JPH0373040A - キャッシュメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置のキャッシュメモリに関し、特に
ライトスルー方式のキヤ・ンシュメモリにおけるライト
バッファの制御に関する。

〔従来の技術〕

第４図を参照すると、従来のｎバイトのデータ幅のライ
トバッファ５を持つライトスルー方式のキャッシュメモ
リ２は、プロセッサ１からのライト制御信号１０２から
つくられたラッチ信号４１によりｎバイ１分のデータ１
０４が一度にライトデータバッファ５にラッチされ、そ
の後ライトデータバッファ５のデータをライトアドレス
バッファ７にストアされたワードアドレス１０１と共に
ドライバ９．８を介してシステムバス８０１を使って主
記憶１０へ書き込んでいた。

〔発明が解決しようとする課題〕

上述した従来のキャッシュメモリではプロセッサ１から
の１回のライトアクセスごとに主記憶装置１０に書き込
みに行くので、ストリング処理の場合のように順番に連
続したアドレスのパイトライトアクセスが連続する場合
でも、１ノベイトデータコトニライトバツフア５にラッ
チされ、その都度ｎバイト幅のシステムバス８０１を使
って主記＋！１０に書き込まれるためシステムバス８０
１の使用効率が悪いという欠点があった。

〔課題を解決するための手段〕

本発明のキャッシュメモリは、１バイトごとにラッチ制
御を持つｎバイト幅のライトデータバッファと、プロセ
ッサ側からのバイト制御信号からライトデータバッファ
の各バイトへのラッチ信号をつくる手段（たとえばデコ
ーダ）と、バイトライトアクセスの場合に直ちに主記憶
装置へ書き込むのではなくプロセッサの次のアクセスが
リードアクセスまたは異なるワード（ｎバイトアドレス
）へのライトアクセスであることを検知してその時にラ
イトデータバッファのライトデータを主記憶装置へ書き
込みに行くライトバッファ制御回路とを有することを特
徴とする。

なお、ｎバイトアドレスのライトアドレスバッファをも
備え、そこに格納されたライトアドレスをライトデータ
と共にシステムバスへ送り出す制御も同時に行わせるの
が好ましい。

本発明のキャッシュメモリではｎバイト幅のライトデー
タバッファへのデータの格納を１バイトごとに制御し、
順番に連続したアドレスのバイトアクセスが連続した場
合はｎバイトのデータが格納されてライトバッファがフ
ルになるまではライトデータバッファからシステムバス
を用いての主記憶への書き込みを行なわないことによっ
て、システムバスの使用効率を従来のｎ倍に高めること
ができる。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示し、本発明に係る部分の
みを示している。本実施例では３２ビツト（４バイト）
のデータ幅を持ったシステムについて説明する。

第１図において、プロセッサ１はワードアドレス信号１
０１．リードライト制御信号１０２．バイトアドレス信
号１０３．３２ビツトのライトデータ信号１０４を出力
する。キャッシュメモリ２はライトビット時にキャッシ
ュメモリ内をライトデータで更新する。本発明によるデ
コーダ３はバイトアドレス１０３によって示されるバイ
ト位置を示し該当するバイト制御信号３０１，３０２゜
３０３．３０４を出力する。ライトバッファ制御回路４
０はリード／ライト制御信号１０２．アドレス遷移検出
回路６の出力６０１を入力し、リードアクセスの場合ま
たはワードアドレス〈４バイト）が変化した場合に主記
憶へのバスリクエストを開如し、バスコントローラから
の応答があればドライバ制御信号４０１を出力し、ライ
トデータバッファ５０のデータを主記憶装置　１０に書
き込む、ライトデータバッファ５０は■バイトごとにラ
ッチ制御を持ちデコーダ３の出力３０１゜３０２．３０
３，３０４が入力されたバイトのデータをラッチする。

アドレス遷移検出回路６はワードアドレス（４バイト）
１０１の変化を検出し、検出信号６０１をライトバッフ
ァ制御回路４０へ出力する。ライトアドレスバッファ７
はライトアドレス１０１を格納する。アドレスドライバ
８、データドライバ９はライトバッファ制御回路４０の
出力４０１がアクティブな場合にライトアドレスバッフ
ァ７およびライトデータバッファ５０の内容をシステム
バス８０１を通して主記憶１０へ出力する０次に第２図
のタイミングチャートを参照して説明する。プロセッサ
のサイクルはＩＴでメモリサイクルとする。この例では
Ｔ１からＴ４の間はワードアドレス１０１は変化せずバ
イト制御によりバイトライトアクセスが行なわれている
とする。この場合、ライトデータ１０４のうちＴ１サイ
クルではＤｏ〜Ｄ７の８ビツトのデータＡが、Ｔ２サイ
クルではＤ８〜Ｄ１５の８ビツトデータＢが、Ｔ３サイ
クルではＤ１６〜Ｄ２３の８ビツトデータＣが、Ｔ４サ
イクルではＤ２４〜Ｄ３１の８ビツトデータＤがそれぞ
れ有効なデータとする。これらのデータＡ〜Ｄはデコー
ダ３からのバイト制御信号３０１〜３０４によってそれ
ぞれライトデータバッファ５ｏの各バイトに書き込まれ
る。すなわちバイト制御信号がアクティグになっている
バイトのみ書き込まれる。またライト・データバッファ
５０の各バイトの出力データ５０１，５０２，５０３，
５０４も書き込みに応じて図示のように変化する。プロ
セッササイクルＴ５でワードアドレス１０１が変化して
いるのでアドレス遷移検出回路６の出力信号６０１がア
クティブになり、ライトバッファ制御回路４０の出力４
０１によりライトバッファの内容すなわちＡ、Ｂ、Ｃ，
Ｄの４バイトのデータ（Ｄｏ〜Ｄ３□）がシステムバス
８０１に出力される。

第３図は本発明の第２の実施例のブロック図である。こ
の実施例はライトアドレスバッファ、ライトデータバッ
ファをそれぞれ２段（７および１２．５０および１１〉
有する例である。この例では前段のライトデータバッフ
ァ５０がフル、またはリードアクセスまたはワードが異
なるバイトライトアクセスの場合、ライトバッファ制御
回路４０の出力信号４０２により前段のライトデータバ
ッファ５０の内容が後段のライトデータバッファ１１ヘ
ラツチされる。次にライトデータバッファ５０がフルま
たはリードアクセスまたはワードが異なるバイトライト
アクセスがあった場合に後段のライトデータバッファ１
１の内容１１○１がシステムバス８０１に出力されて主
記憶１０に書き込まれる。

〔発明の効果〕

以上説明したように、本発明はキャッシュメモリのｎバ
イト幅のライトデータバッファを１バイトごとに制御し
、ライトデータバッファにｎバイトのデータが格納され
た後にシステムバスを使って主記憶への書き込みを行な
うようにすることにより、ストリング処理のようなバイ
トライトアクセスが連続する場合にもｎバイト幅のシス
テムバスを１バイトごとのアクセスに比べｎ倍効率良く
使える効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の要部ブロック図、第２
図は第１図の実施例のタイミングチャート、第３図は第
２の実施例２の要部プロ１．り図、第４図は従来例のブ
ロック図である。 １１１．プロセッサ、２・・・キャッシュメモリ、３・
・・デコーダ、４．４０・・・ライトバッファ制御回路
、５．５０．１１・・・ライトデータバッファ、６・・
・アドレス遷移検出回路、７．１２・・・ライトアドレ
スバッファ、８・・・アドレスドライバ、９・・・デー
タドライバ、１０・・・主記憶、１０１・・・ワードア
ドレス信号、１０２・・・リード／ライト制御信号、１
０３・・・バイトアドレス信号、１０４・・・ライトデ
ータ信号、３０１，３０２，３０３，３０４・・・バイ
ト制御信号、４０１・・・ドライバイネーブル信号、５
０１．５０２，５０３，５０４・・・ライトデータバッ
ファ５出力信号、６０１・・・アドレス遷移検出回路出
力信号、８０１・・・システムバス、１１０１・・・ラ
イトデータバッファ１１の出力信号。 第４循

Claims (1)

【特許請求の範囲】
1. ｎバイトのデータ幅を持つライトスルー方式のキャッシ
   ュメモリにおいて、１バイトごとのラッチ制御が可能な
   ｎバイト幅のライトデータバッファと、プロセッサ側か
   らのバイト制御信号を受けて前記ライトデータバッフア
   へのラッチ信号をつくる手段と、プロセッサの次のアク
   セスがｎバイト幅の異なるワードのアドレスへのライト
   アクセスであることを少くとも検知して既に前記ライト
   データバッファへ格納済みのライトデータを主記憶装置
   へ書き込む制御をするライトバッファ制御回路とを有す
   ることを特徴とするキャッシュメモリ。