JPH02149150A - 通信データバッファ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮五公ヱ 本発明は通信データバッファ制御方式に関し、特にプロ
セッサ間通信のための通信データバッフ１制御方式に関
する。

良嵐弦韮 第４図は従来のプロセッサ間通信のシステム構成を示す
図であり、ＣＰＵ５０が送信側、ＣＰＵ５１が受信側と
し、主記憶７４の通信データバッファ７５を介して通信
データの授受がなされる。

ＣＰＵ５０から通信コードのみを送信する場合は、制御
記憶５６内で通信コードを生成してプロセッサ間通信送
受信制御部５２内の送信レジスタＡ６２にこれをセット
する。プロセッサ間通信送受信制御部５２は池の全ての
ＣＰＵに対して上記通信コードを送信する。

ＣＰｔＪ５１のプロセッサ間通信送受信制御部５３はＣ
ＰＵ５０から送信された通信コードを受信レジスタＢ６
５にセットし、通信コード内の通信先ＣＰＵ番号と自分
のＣＰＵ番号がセットされているレジスタ６７の内容と
を比較器７３により比較し、通信先が自分であるか否か
判断する。自分でない場合は無視し、自分である場合は
比較器７３からの制御信号７７により通信コードＷｌ歴
メモリ制御回路６１およびデータ制御部５５に割込みが
発生する。

通信コードＭＷメモリ制御回路６１においては、ＣＰＵ
５０から送信された通信コードを通信コード履歴メモリ
５９ヘアドレス信号７９が示すアドレスに５９０→５９
１→５９２→５９３→５９０→・・・・、・の順に書込
み、履歴として残すようにする。

またデータ制御部５５においては、制御記憶５７内マイ
クロプログラム制御によりＣＰＵ５０がらの通信コード
をもとに所定の処理を実行し、終了後ＣＰＵ５０に対す
るリプライ通信コードを生成し、プロセッサ間通信送受
信制御部５３内の送信レジスタ６３にこれをセットする
。プロセッサ間通信送受信制御部５３は曲の全てのＣＰ
Ｕに対して上記リプライ通信コードを送信する。

ＣＰＵ５０のプロセッサ間通信送受信制御部５２はＣＰ
Ｕ５１から送信されたリプライ通信コードを受信レジス
タ６４にセットし、通信コード内の通信先ＣＰｔＪＰｔ
上自分のＣＰＵ番号がセットされているレジスタ６６の
内容とを比較器７２により比較し、その制御信号７６に
より通信コード履歴メモリ制御回路６０およびデータ制
御部５４に割込みが発生し、リプライ通信コードを通信
コード履歴メモリ５８へアドレス信号７８が示すアドレ
スに、５８０→５８１→５８２→５８３→５８０→・・
・・・・の順に書込み履歴として残す。

また、制御記憶５６内のマイクロプログラム制御によっ
てデータ制御部５４にリプライ通信コードが取入れられ
、リプライ通信待ちをして一時処を中断していたＣＰＵ
５０は再び後続の処理を順次実行する。

通信コードのみならず通信データも送信する必要のある
場合、送信側は制御記憶５６内のマイクロプログラム制
御により主、記憶装置７４上の通信データバッファ７５
へ、アドレスレジスタＡ６８が示すアドレスに従ってデ
ータレジスタＡ７０から通信データを送ることにより予
め格納しておき、格納終了後データ制御部５４で生成し
た通信コードをプロセッサ間通信送受信制御部５２内の
送信レジスタＡ６２にセットする。プロセッサ間通信送
受信制御部５２は他の全てのＣＰＵに対して上記通信コ
ードを送信する。

受信側であるＣＰＵ５１のプロセッサ間通信送受信制御
部５３はＣＰＵ５０から送信された通信コードを受信レ
ジスタＢ６５にセットし、通信コード内の通信先ＣＰＵ
番号と自分のＣＰＵ番号がセットされているレジスタ６
７の内容とを比較器７３により比較し、通信先が自分で
あるか否か判断する。自分でない場合は無視し、自分で
ある場合は前述した通信コードのみ送信する場合と同様
に通信コードを通信コードＭＷメモリ５９へ書込み履歴
として残す。

データ制御部５５においては、ＣＰＵ５０が通信データ
を格納した主記憶装置７４上の通信データバッファ７５
から、制御部１５７内のマイクロプログラム制御によっ
てアドレスレジスタＢ６９が示すアドレスに従ってデー
タレジスタＢ７１へ読出し、通信コードと読出した通信
データとをもとに所定の処理を実行し、終了後ＣＰＵ５
０に対するリプライ通信コードを生成し、プロセッサ間
通信送受信制御部５３内の送信レジスタ８６３にこれを
セットする。プロセッサ間通信送受信制御部５３は他の
全てのＣＰＵに対して上記リプライ通信コードを送信す
る。

ＣＰＵ５０は前述した通信コードのみ送信する場合と同
様に、リプライ通信コードを受信して所定の処理を実行
する。

このような方式では、通信データバッファ７５が１回分
の通信データ領域である４ワード×４バイトの格納領域
を有しているのであるから、通信コードは最新４個分（
ｎ＝４）がＨＦＭして残るが、通信データに関しては通
信データバッファのアドレスレジスタ６８．６９が常に
固定アドレスを示しているので、後続のプロセッサ間通
ず８が通信データバッファを使用する場合は、前のデー
タが書き換えられることになり、通信データは最新１個
分のデータしか履歴として残らない。

上述した従来の方式では、例えば障害が発生したような
時にプロセッサ間通信の履歴を調べたい場合、１個分の
データしか残ってないことになるので、もしその前のデ
ータに障害要因があるとしたならば、解析が困難になる
ばかりか、問題解決に非常に手間がかかつてしまうし、
各種デバッグにおいてもデータが少ないため効率が悪く
なるという欠点がある。

ｉ匪立旦預 そこで、本発明は従来技術のかかる欠点を解決すべくな
されたものであって、その目的とするとろは、複数回分
の通信データを格納し得るようにして、常にプロセッサ
間通信の履歴情報量を多（することが可能な通信データ
バッファ制御方式を堤供することにある。

九肌△亘羞 本発明によれば、複数のプロセッサの間において、共通
の通信データバッファを介して相互にデータ通信をなす
ようにしたプロセッサ間通信システムにおける通信デー
タバッファ制御方式であって、前記通信データバッファ
として複数回分の通信データを格納するに充分な複数ワ
ードを格納可能な領域を設け、前記通信データのワード
数に応じて順次前記通信データバッファのアドレスを可
変制御するようにしたことを特徴とする通信データバッ
ファ制御方式が得られる。

Ｋ鳳１ 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明の実施例を示すブロック図であり、プロ
セッサ間通信はＣＰＵＩが送信側、ＣＰＵ２が受信側と
し、主記憶装置２９上の通信データバッファ３０は１６
ワード（１ワードは４バイト）分の通信データ領域を有
するものてする。またＣＰｔＪｌ、ＣＰＵ２にはそれぞ
れ通信データバッファのアドレスを格納するアドレスレ
ジスタＡ２１およびアドレスレジスタＣ２２を設け、更
にそれぞれのレジスタに通信データのワード数分だけ加
算するアドレス修飾回路１３．１４を設ける構成とする
。

ＣＰｔＪｌから通信コードのみ送信する場合は、制御記
憶７内マイクロプログラム制御により、データ制御部５
にて通信コードを生成し、プロセッサ間通信送受信制御
部３内の送信レジスタＡ１５にこれをセットする。

通信コードのみを送信する場合は、通信コードの制御ビ
ットＳを“０”にセットしておく０通信コードは第３図
に示すように、通信先ＣＰＵ番号４３、通信元ＣＰＵ番
号４４、通信コマンド４５、制御ビット３４６、通信デ
ータ４７を有する０通信先ｃｐｕ番号４４、通信元ｃｐ
ｕ番号４５はＣＰＵの数だけビットを設け、各ＣＰＵに
対応するビットを制御することにより通信先および通信
元ＣＰｔＪ番号を設定する。

Ｓ＝０のときは通信データフィールドのデータは通信に
使用されるデータそのものを示し、Ｓ＝１のきは主記憶
装置上の通信データバッファに格納される通信データの
ワード数を示す、制御ビットＳを“０″にセットするこ
とによりアドレスレジスタＡ２１の内容は更新されない
（第２図参照）、プロセッサ間通信送受信制御部３は池
の全てのＣＰＵに対し上記通信コードを送信する。

ＣＰＵ２のプロセッサ間通信送受信制御部４はＣＰＵＩ
から送信された通信コードを受信レジスタ８１８にセッ
トし、通信コード内の通信先ＣＰＵ番号と自分のＣＰＵ
番号がセットされているレジスタ２６の内容を比較器２
８により比較し、通信先が自分であるか否か判断するが
、この判断にかかわらず制御ビットＳがＯであることに
よりアドレスレジスタＣ２２の内容は更新されない。

自分でない場合は無視し、自分である場合は比較器２８
からの制御信号３２により通信コード履歴メモリ制御回
路１２およびデータ制御部６に割込みが発生し、通信コ
ード履歴メモリ制御回路１２においては、ＣＰＵＩから
送信された通信コードを通信コード履歴メモリ１０ヘア
ドレス信号３４が示すアドレスに１００→１０１→１０
２→１０３→１００→・・・・・・の順に書込み、履歴
として残すようにする。

またデータ制御部６においては、制御記憶８内マイクロ
プログラム制御で、ＣＰｔＪｌからの通信コードをもと
に所定の処理を実行し、終了後ＣＰＵ１に対するリプラ
イ通信コードを生成し、プロセッサ間通信送受信制御部
４内の送信レジスタＢ１６にセットする。プロセッサ間
通信送受信制御部４は他の全てのＣＰＵに対して上記リ
プライ通信コードを送信する。

ｃｐｔｒｉのプロセッサ間通信送受信制御部３はＣＰＵ
２から送信されたリプライ通信コードを受信レジスタＡ
１７にセットし、通信コード内の通信先ＣＰＵ番号と自
分のＣＰＵ番号がセットされているレジスタ１９の内容
とを比較器２７により比較し、その制御信号３１により
通信コード履歴メモリ制御回路１１およびデータ制御部
５に割込みが発生し、リプライ通信コードを通信コード
履歴メモリ９ヘアドレス信号３３が示すアドレスに９０
→９１→９２→９３→９０→・・・・・・の順に書込み
履歴として残す。

また制御記憶７内のマイクロプログラム制御により、デ
ータ制御部５にリプライ通信コードが取入れられ、リプ
ライ通信待ちをして一時処理を中断していたＣＰｔＪｌ
は再び後続の処理を順次実行する。

通信コードのみならず通信データも送信する必要のある
場合、送信側は制御記憶７内のマイクロプログラム制御
によりプロセッサ間通信送受信制御部３内のアドレスジ
スタＡ２１の内容をデータ制御部５内のアドレスレジス
タ８２３にセットし、主記憶装置２９上の通信データバ
ッファ３０ヘアドレスレジスタＢが示すアドレスに従っ
てデータレジスタＡ２５から通信データを送り格納して
おく。

格納終了後、データ制御部５において、通信データバッ
ファに格納した通信データのワード数および制御ビット
Ｓを１”にセットした通信コードを生成しく第３図参照
）、プロセッサ間通１８送受信制御部３内の送信レジス
タＡ１５にセットする。この制御部３は他の全、てのＣ
ＰＵに対して上記通信コードを送信するとともに、アド
レス修飾口Ｆ＃１１３にて通信データのワード数分だけ
アドレスを加算し、アドレスレジスタＡの内容を更新し
ておく。

受信側であるＣＰＵ２のプロセッサ間通信送受信制御部
４はｃｐｕｔから送信された通信コードを受信レジスタ
Ｂ１８にセットし、通信コード内の通信先ＣＰＵ番号と
自分のＣＰＵ番号がセットされているレジスタ２８の内
容とを比較器２８により比較し、通信先が自分であるか
否か判断するが、この判断にかかわらず制御ビットＳが
１であることより、アドレス修飾回路１４において通信
データバッファに格納された通信データのワード数分だ
けアドレスが加算され、アドレスレジスタＣ２２の更新
が行われる。

自分でない場合はアドレスレジスタＣ２２の更新のみ行
われるが、自分である場合は通信コードのみ送信する場
合と同様に、通信コードを通信コード履歴メモリ１０の
書込み履歴として残す。

またデータ制御部６においては、制御記憶８内のマイク
ロプログラム制御により、更新されたアドレスレジスタ
Ｃ２２の内容をアドレスレジスタＤ２４にセットし、主
記憶装置上の通信データバッファからアドレスレジスタ
Ｄが示すアドレスに従ってワード数分だけデータレジス
タＢ２６へ順次読出し、通信コードと読出した通信デー
タをもとに所定の処理を実行し、終了後ＣＰＵＩに対す
るリプライ通信コードを生成し、プロセッサ間通信送受
信制御部４内の送信レジスタＢ１６にセットする。プロ
セッサ間通信送受信制御部４は他の全てのＣＰＵに対し
て上記リプライ通信コードを送信する。

ＣＰＵＩは前述した通信コードのみ送信する場合と同様
にリプライ通信コードを受信し、所定の処理を実行する
。

第２図にアドレス修飾回路図例を示す、制御ビットＳ＝
０のときはセレクタ４１によりアドレスレジスタ４２の
下位６ビツトが選択される。つまりアドレスレジスタの
内容は変化しない、制御ビットＳ＝ｔのときは通信デー
タフィールドにセットされている通信データのワード数
（４ビツト）の下位側に“００″を２ビツト付加し、６
ビツトに拡張したデータとアドレスレジスタの下位６ビ
ツトを加算器４０により加算した結果が選択され、アド
レスレジスタの内容が更新される。尚、加算器の桁上げ
は無視する。

アドレスレジスタの内容は通信データのワード数に従っ
て更新されていくが、アドレスの下位６ビツトについて
演算する回路構成となっており、それ以外の上位ビット
は固定にしであるのでそのアドレスは３００→３０１→
３０２→・・・・・・３０Ｆ→３００→の順に各領域に
先頭アドレスを示すようなサイクリックなアドレスとな
る。

以上のように、主記憶装置上の通信データバッファを介
さない通信の場合には送信側が生成する通信コードは通
信コード内の制御ビットＳを“０″にし、アドレスレジ
スタＡおよびアドレスレジスタＣの内容は更新せず、受
信側につしては通信先が自分であるときのみ通信コード
を履歴としして残す、また通信データ制御部を介する通
信の場合には送信側は制御ビットＳを“１”にし、アド
レス修飾回路において送信側のアドレスレジスタＡの更
新を行い、受信側については通信先が自分である、ない
にかかわらずアドレスレジスタＣの更新を行い、さらに
通信先が自分である時は通信コードを履歴として残すと
ともに、データ制御１部に通信データバッファから通信
データを読出し所定の処理を実行する。

このような方法により、通信のたびに通信コードは最新
の４個が履歴として残り、通信データバッファを利用す
る通信のたびに通信データは最新の最小個〜餞大１６個
が履歴として残る。

１肌Ω盈１ 以上説明したように本発明によれば、プロセッサ間通信
が主記憶装置上の通信データバツアアを必要とする通信
のときは、通信コードを通信コード履歴メモリに履歴と
して残すと共に通信データのワード数に従ってアドレス
レジスタを制御し、通信データバッファに空領域をつく
ることなく有効に利用することができ、最新の通信デー
タを複数回分の通信データとしてｍワード主記憶装置上
の通信データバッファに履歴として残すことができると
いう効果がある。また、通信データバッファを必要とし
ない通信のときは通信コードのみを通信コード履歴メモ
リに履歴として残す。

これにより、各種デバッグおよび障害解析において手間
のかかつていた問題等も、通信コードが最新ｎ個分、通
信データが最新ｍワード分効率よく履歴として残ってい
るので、その問題解決の有効な手段の一つとなり、早期
問題解決を可能とする効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のシステムブロック図、第２図
はアドレス修飾回路の回路例を示す図、第３図は通信コ
ードの詳細を示す図、第４図は従来技術を示すプロセッ
サ間通信システム図である。 主要部分の符号の説明 １．２・・・・・・ＣＰＵ ３．４・・・・・・プロセッサ間通信送受信制御部５．
６・・・・・・データ制御部 ７．８・・・・・・制御記憶 ９．１０・・・・・・通信コード履歴メモリ１３．１４
・・・・・・アドレス修飾回路２９・・・・・・主記憶
装置 ３０・・・・・・通信データバッファ 出願人　日本電気株式会社（外１名）

Claims (1)

【特許請求の範囲】
1. （１）複数のプロセッサの間において、共通の通信デー
   タバッファを介して相互にデータ通信をなすようにした
   プロセッサ間通信システムにおける通信データバッファ
   制御方式であつて、前記通信データバッファとして複数
   回分の通信データを格納するに充分な複数ワードを格納
   可能な領域を設け、前記通信データのワード数に応じて
   順次前記通信データバッファのアドレスを可変制御する
   ようにしたことを特徴とする通信データバッファ制御方
   式。