JP3635169B2 - データ伝送装置 - Google Patents
データ伝送装置 Download PDFInfo
- Publication number
- JP3635169B2 JP3635169B2 JP30890396A JP30890396A JP3635169B2 JP 3635169 B2 JP3635169 B2 JP 3635169B2 JP 30890396 A JP30890396 A JP 30890396A JP 30890396 A JP30890396 A JP 30890396A JP 3635169 B2 JP3635169 B2 JP 3635169B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- output
- transmission
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005540 biological transmission Effects 0.000 title claims description 73
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 18
- 238000000034 method Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000008707 rearrangement Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000007781 pre-processing Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 210000000707 wrist Anatomy 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Television Signal Processing For Recording (AREA)
- Communication Control (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、例えば、映像をあらわすデータ、音声をあらわすデータ、およびこれら以外の補助データを情報記録再生装置とコンピュータ間で入出力する場合に利用可能な、データ伝送方法、データ伝送装置及び媒体に関するものである。
【０００２】
【従来の技術】
映像および音声などの情報を記録あるいは再生する装置（ＶＴＲ，ビデオカメラ、ハードディスク、光ディスクなど）を、専用のインタフェースやネットワークを介してコンピュータと接続し、データを伝送することにより、コンピュータ上で映像や音声等の編集作業が行われている（例えば、特許出願番号８−１７６９３４の記録再生装置など）。
【０００３】
【発明が解決しようとする課題】
しかしながら、コンピュータにおけるハードウェアおよびオペレーティングシステムなどのソフトウェアのシステム構成に依存して、全体のデータ転送レートの内、各種処理に割り当てられる、単位時間内に伝送可能なデータ量がそれぞれ変化するため、システム構成が変わると伝送が不可能になったり、再生映像がフレーム落ちするなどの現象が生じたり、逆に、伝送可能なデータ量よりも少ないデータ量でしか伝送できず、効率が悪くなる現象がある。また、システム構成が変わる度にハードウェアあるいはソフトウェアを変更しなければならないという問題がある。さらに、データを伝送しながら編集作業を同時に行うような場合などに、伝送されるデータを取りこぼしてしまうなどという課題がある。
【０００４】
本発明は、上記従来の課題を解決するためになされたものであり、システム構成に依存せず、情報記録再生装置に対して効率的にデータを高速伝送出来、あるいは、信頼性をより一層高めることが出来るデータ伝送装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
第１の本発明は、映像、音声または補助データのうち少なくとも１つを含むデータを第１のデータとして入出力する入出力手段と、
前記第１のデータを蓄積するためのメモリ手段と、
前記入出力手段と前記メモリ手段の間でデータを伝送する伝送手段と、
前記入出力手段と前記メモリ手段との間のデータの前記伝送を制御する第１の制御手段と、
前記第１のデータの伝送が行われる際、前記伝送手段を介して特定の期間に転送可能なデータ量を検出し、前記第１のデータが前記転送可能なデータ量を超える場合には、前記第１のデータを前記データ量を超えない大きさのデータブロックに分割して伝送するように、少なくとも前記入出力手段と前記メモリ手段と前記第１の制御手段とを制御する第２の制御手段と、
前記データブロックの分割の際に利用される、それらデータブロックの少なくとも各データ量を表したリストを作成するリスト作成手段と、
前記リストの内容に基づいて前記データブロックに分割された前記第１のデータを前記伝送手段に転送する、前記入出力手段内又は前記第２の制御手段内の転送手段とを備え、
前記リストは、前記各データ量に加えて、前記入出力手段から前記メモリ手段へ前記各データブロックの伝送が行われる際には、それらデータブロックの転送先のアドレス情報を含むものであり、又、前記メモリ手段から前記入出力手段へ前記各データブロックの伝送が行われる際には、それらデータブロックの転送元のアドレス情報を含むものであり、且つ、前記リストに含まれる前記転送先又は転送元のアドレス情報は、前記ブロックデータの伝送の結果、そのデータ並びが前記メモリ手段又は前記入出力手段でのデータ並びに適合するように作成されることを特徴とするデータ伝送装置である。
【０００８】
又、第２の本発明は、上記入出力手段は、（１）前記第１のデータを一時記憶する第１のバッファと、（２）前記第１のバッファとは異なるビット幅で前記第１のデータを一時記憶する第２のバッファと、（３）前記第１のバッファと前記第２のバッファとの間でビット幅の変換を行って前記第１のデータを入出力する第１のインタフェースと、（４）前記伝送手段からの信号に従って前記第２のバッファと前記伝送手段との間の前記第１のデータの入出力を行う第２のインタフェースとを具備し、
前記入出力手段は、外部のデータ入出力装置とも接続されており、前記第１のデータが、前記データ入出力装置に対して記録され及び／又は前記データ入出力装置により再生されるものであり、
前記第１のインタフェースは、前記データ入出力装置から発生された第１の同期信号に従って、前記第１のバッファとのデータ入出力の同期を取り、さらに前記第２のインタフェースに対する第２の同期信号を発生し、
前記第２のインタフェースは、前記発生された第２の同期信号に従って、前記伝送手段とのデータ入出力の同期を取り、さらに前記伝送手段から転送が要求されている場合に前記伝送手段に対してデータの入出力を行うデータ伝送装置である。
【００１２】
又、第３の本発明は、上記データ入出力装置は、ＤＶＣ形式のデータを通常の４倍の速度で記録再生可能な記録再生装置であるデータ伝送装置である。
【００２３】
又、第４の本発明は、上記リストは、その内容に前記入出力手段あるいは前記第２のインタフェースの制御を行うコマンドを有するデータ伝送装置である。
【００２４】
又、第５の本発明は、上記第１のデータは、少なくとも前記映像及び音声データを含むデータであり、前記アドレス情報に基づいて、前記伝送中において前記映像データ及び前記音声データのデータ並びが変更されることを特徴とする上記第１〜４の本発明の何れかのデータ伝送装置である。
【００２６】
上述の構成により、システム構成に依存せず、効率の良い高速データ伝送が可能となる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２８】
（実施の形態１）
図１は本発明の第１の実施の形態を示すシステム構成図である。
【００２９】
ＶＴＲ１は、映像データ、音声データ、その他の補助データを含むＤＶＣ形式のデータを記録再生する（ＤＶＣ形式については、特許出願番号８−１７６９３４などに記載がある）。インタフェース２は、ＶＴＲ１とＰＣＩバス４とのインタフェースであり、ＶＴＲ１から出力されたデータをＰＣＩバス形式に変換する。ＰＣＩバス４上のデータは、メモリ３上のソフトウェア６とＣＰＵ５により制御され、メモリ３のデータ領域７へ、後述する様にデータブロック単位で伝送される。ソフトウェア６は、ＰＣＩバス４を介して転送可能なデータ量を検出し、転送要求のあったデータを、その転送可能なデータ量を超えない大きさのデータブロックに分割する転送手段８を有している。また、データ領域７からＶＴＲ１への伝送も逆順で同様に行われる。
【００３０】
さらに、データ領域７のデータは、ソフトウェア６により処理された後、ＰＣＩバス４に接続されているＶＧＡインタフェース１０を介して、モニター１１に出力されることが可能であり、同様にＰＣＩバス４に接続されたＳＣＳＩインタフェース９を介してハードディスク１２に対して入出力を行うことも可能である。
【００３１】
利用者は、図示しないキーボードやマウスを利用して上述の操作を行うことが出来る。
【００３２】
なお、第１の実施の形態ではＰＣＩバスを用いているが、ＩＳＡバスなどの他のバスであっても構わない。
【００３３】
また、記録再生装置としてＶＴＲを用いているが、光ディスクやハードディスクなどの他の記録再生装置であっても構わない。
【００３４】
また、記録再生装置ではなく、ネットワークであっても構わない。
【００３５】
また、データは、公知のＤＶＣ形式を用いているが、これに限らず他の形式のデータでも構わない。
【００３６】
また、ソフトウェア６は、アプリケーションプログラム、デバイスドライバ、オペレーションシステムのいずれであってもよい。
【００３７】
また、ハードディスク１２とのインタフェースは、ＩＤＥ、ＥＩＤＥなど他のインタフェースであってもよい。
【００３８】
図２は、ソフトウェア６の動作の一例を示すフローチャートである。
【００３９】
ソフトウェア６は、データの転送要求を受け取る（２１）と、転送要求量（２２）とバスが許容する転送可能データ量の獲得（２３）を行う。この転送可能データ量の獲得については後述する。その後、転送要求量と転送可能データ量の大きさを比較（２４）し、転送可能データ量が転送要求量よりも小さい場合には、要求されたデータを、転送可能データ量を超えないデータサイズのデータブロックに分割（２５）し、それら分割された複数のデータブロックについて、各ブロックを一単位として転送を行い（２６）、そうでない場合は、要求されたすべてのデータを一度に転送する。
【００４０】
なお、転送可能データ量の獲得は、オペレーションシステムに用意されている関数から獲得してもよいし、バスを介しての転送用に確保されているメモリ領域、即ち、図１に示すデータ領域７の未使用部分量から割り出してもよい。
【００４１】
（実施の形態２）
図３は本発明の第２の実施の形態を示すシステム構成図である。
【００４２】
図３において、図１と同番号のものは説明を省く。
【００４３】
リスト１３は、ソフトウェア６により作成されるものであり、実施の形態１で示したようなデータを分割する必要がある際に、分割ブロックの先頭アドレス（転送先のアドレス又は転送元のアドレス）と大きさ（データサイズ）をリストとして記憶している。リストの形式としては、例えば図４のようなものがあげられるが、ソフトウェア６からアクセスできる形式であれば、どのような形式でも構わない。リストの作成については、後述する実施の形態で更に述べる。
【００４４】
例えば、ＶＴＲ１からメモリ３へデータが転送される場合は、作成されたリスト１３の分割ブロックの先頭アドレス（転送先となるメモリ３内のアドレスに対応する）と大きさが、転送手段８によって順に読み出され、それに応じてＣＰＵ５は、インタフェース２及びＰＣＩバス４を介して、ＶＴＲ１のデータが、上記分割ブロック毎に、上記転送先のアドレスに格納される様に、メモリ３に伝送する。
【００４５】
又、これとは逆に、メモリ３からＶＴＲ１へデータが転送される場合は、作成されたリスト１３の分割ブロックの先頭アドレス（転送元であるメモリ３のアドレスに対応する）と大きさが、転送手段８によって順に読み出されることにより、ＣＰＵ５は、メモリ３の該当するアドレスから該当する大きさのデータブロックを読み出して、ＰＣＩバス４を介してインタフェース２に伝送する。
【００４６】
(実施の形態３）
図５は本発明の第３の実施の形態を示すシステム構成図である。
【００４７】
図５において、図１と同番号のものは説明を省く。
【００４８】
リスト１４と転送手段１５は、インタフェース２内に設けられており、リスト１４には、転送されるデータの分割ブロックの先頭アドレスと大きさを示す情報がソフトウェア６によりリスト形式で作成され、実施の形態２で示したのと同様なリストを構成する。例えば、ＶＴＲ１からメモリ３へデータが転送される場合について説明すると、転送手段１５は、リスト１４中に示された、分割ブロック毎に割り当てられた転送先のアドレスを参照して、そのブロック毎に割り当てられたデータサイズのデータを一単位として、ＶＴＲ１からインタフェース２を介して、メモリ３内のデータ領域７内の上記アドレスに対して転送する。データ伝送は、転送手段１５により行われるため（一般的にＤＭＡ転送と呼ばれる）、ＣＰＵ５は、その間に他の処理を行うことが可能であり、利用者に効率の良い作業を提供できる。尚、これとは逆にメモリ３からＶＴＲ１へデータが転送される場合も、上記実施の形態２で述べたものと基本的には同様である。
【００４９】
（実施の形態４）
図６は本発明の第４の実施の形態を示すシステム構成図である。
【００５０】
図６において、図１と同番号のものは説明を省く。
【００５１】
リスト１３は、ソフトウェア６によりメモリ３内に作成され、インタフェース２内に設けられた転送手段１５からアクセス可能となっている。作成される内容は、実施の形態２に示したものと同様である。
【００５２】
データを伝送する際には、転送手段１５がリスト１３の内容を参照し、実施の形態３と同様にＣＰＵ５を介さずにデータ伝送を行う。
【００５３】
（実施の形態５）
図７は本発明の第５の実施の形態を示すシステム構成図である。
【００５４】
実施の形態５において、全体のシステム構成は、実施の形態４の図６と同様であるが、図６のＶＴＲ１が図７の４倍速ＤＶＣデッキ７１に相当し、図６のインタフェース２が図７のＤＶＣ−ＰＣＩインタフェース７２に相当する。
【００５５】
４倍速ＤＶＣデッキ７１は、通常の４倍の速度でＤＶＣ信号の記録再生が可能であり、１フレーム期間（１／３０秒）に４フレーム分のＤＶＣデータを入出力する。また、４倍速ＤＶＣデッキ７１は、ＤＶＣ信号のＳＤフォーマット（特許出願番号８−１７６９３４参照）に対応しており、１フレームのＤＶＣ信号の大きさは、１２００００バイト（以下１２０ｋＢのように書く）である。よって、１フレーム期間に４８０ｋＢの大きさのデータを入出力する。４倍速ＤＶＣデッキ７１とＤＶＣ−ＰＣＩインタフェース７２との間でやり取りされるデータは、８ビット幅であり、入出力の際、ＦＩＦＯ７２１に一時的に蓄えられる。ビット幅変換インタフェース７２２は、８ビット幅のＦＩＦＯ７２１と３２ビット幅のＦＩＦＯ７２３との間を取り持つインタフェースであり、入出力されるデータのビット幅を８ビットから３２ビットあるいはその逆に変換する。ＰＣＩインタフェース７２４は、図６におけるＰＣＩバス４とＦＩＦＯ７２３との間でデータの入出力を制御するインタフェースである。ＰＣＩインタフェース７２４は、図６の転送手段１５に相当する機能を有しており、図６のリスト１３に相当する情報にアクセスすることで、転送先と転送サイズを獲得し、４倍速ＤＶＣデッキ７１と同期を取りながらデータ伝送を行う。
【００５６】
４倍速ＤＶＣデッキ７１はまた、伝送の同期を取るために、フレーム同期信号７３を発生する。この信号は、１フレーム期間（１／３０秒＝約３３．３ｍｓ）毎に発生され、ＤＶＣ−ＰＣＩインタフェース７２のビット幅変換インタフェース７２２に入力される。ビット幅変換インタフェース７２２は、フレーム同期信号７３を参照して新たな同期信号である転送同期信号７４を生成し、ＰＣＩインタフェース７２４に入力する。ＰＣＩインタフェース７２４は、この転送同期信号７４を参照して、ＰＣＩバスに対して入出力を行うことにより、非同期形式で動作するコンピュータと同期形式で動作するＶＴＲとの間でのデータ伝送を実現している。
【００５７】
上述のデータ伝送手順を図８のタイミングチャートおよび図７を用いてさらに詳しく説明し、本発明にかかるデータ伝送方法の一実施の形態についても同時に述べる。ここでは、ＶＴＲからデータを伝送する場合を例に取る。尚、ＶＴＲへデータを転送する場合にも同様な手順を用いて伝送可能である。但し、その場合、リスト１３中に作成されるアドレスは、転送元のアドレスとなることは上述した通りである。
【００５８】
パルス８１は、フレーム同期信号７３に相当するもので、約３３．３ｍｓ毎に発生される。この期間に４倍速ＤＶＣデッキ７１からデータ８２が４フレーム分出力され、ＦＩＦＯ７２１、ビット幅変換インタフェース７２２を介してＦＩＦＯ７２３に転送される。パルス８１を参照して、ビット幅変換インタフェースが、パルス８３を発生する。パルス８３は、転送同期信号７４に相当するものである。ＰＣＩインタフェース７２４は、ＣＰＵ５から転送要求信号８６を受けていると、パルス８３を検知すると同時に、ＰＣＩバス４に対してデータ８４１の転送を行う。図８に示すデータ８４１は、分割された複数個のデータブロックを含むものである。この時、ＰＣＩインタフェース７２４は、メモリ３内のリスト１３を参照し、指定された大きさのデータをそのデータブロックを一単位として、メモリ３内のデータ領域７の指定されたアドレスへ転送する。一つの転送要求信号に対応した、これら複数のデータブロックの転送が終了するとＰＣＩインタフェース７２４が、割り込みパルス８５１を発生し、ＣＰＵ５がこれを検知し、一つの転送要求信号に対応した１つの転送が終了する。ソフトウェア６は、伝送完了したデータのサイズを確認し、必要なサイズの伝送が完了していなければ、再度リスト１３を作成し、次の転送要求を行う。データ８４２、割り込みパルス８５２は、この要求を受けて上記と同様に転送されたものである。この手順を繰り返すことで、ＶＴＲ１からのデータ伝送が実現される。
【００５９】
なお、図７では、ＦＩＦＯ７２１は１つであったが、図９（ａ）に示すように、切替スイッチ１５０と、４つのＦＩＦＯ１１１〜ＦＩＦＯ１１４を持ったＦＩＦＯ群１１０を設けて、フレーム毎にＦＩＦＯを切り替えたり、特定の手順に従ってＦＩＦＯ１１１〜ＦＩＦＯ１１４にデータを振り分けて転送を行ってもよい。あるいは、図９（ｂ）に示すように複数のＶＴＲ１０１〜ＶＴＲ１０４に接続してもよい。この時、ＰＣＩインタフェース１４０は、ＦＩＦＯ切替コマンド１６０として、どのＦＩＦＯに対して何バイトのデータを入出力するかという情報をビット幅変換インタフェース１２０に送ることにより、ＦＩＦＯ群１１０とＦＩＦＯ１３０との間でデータの入出力を行う。ＦＩＦＯ切替コマンド１６０は、図９（ａ）、（ｂ）に示したように、ＰＣＩインタフェース１４０からビット幅変換インタフェース１２０へ直接出力しても構わないし、データと同様にＰＣＩインタフェース１４０から、ＦＩＦＯ１３０を介してビット幅変換インタフェースに出力しても構わない。
【００６０】
また、４倍速ＤＶＣデッキから出力されるフレーム同期信号は、１フレーム期間に１回であったが、ビット幅変換インタフェースで対応していれば、１フレーム期間に複数回発行してもよい。
【００６１】
また、リスト１３は、図１０に示すように、１つのブロック２００には、転送先の先頭アドレス２０１、転送サイズ２０２、転送コマンド２０３より構成されている。先頭アドレス２０１および転送サイズ２０２は、上述の実施の形態２で示した図２と同様である。転送コマンド２０３は、転送の方向（ＶＴＲ１からメモリ３へ転送する方向かその逆方向か）や、何ｋＢ毎に割り込み信号を発生するか、あるいは、上記のＦＩＦＯの切替などの情報を持つものである。
【００６２】
例えば、転送先アドレス２０１およびデータサイズ２０２は１０進数で表記され、コマンド２０３は、図１１に示すように左端の１ビット２１１が、ブロック２００で指示された転送が終了した後、割り込みを発生するか否かを示すフラグ（割り込み発生なら１、そうでなければ０）、左端から２番目の１ビット２１２が、伝送の方向を示すフラグ（ＶＴＲからメモリなら１、そうでなければ０）、左端から３番目と４番目の２ビット２１３がＦＩＦＯの番号（０〜３）を示すものとする。このとき、転送先アドレス０番地から６００００番地の領域に、ＶＴＲからメモリ３に、転送要求のあった６０ｋＢのデータを、その時点における転送可能なデータ単位である４ｋＢのサイズのブロックに分割して転送する際には、図１２に示すようなリストとなる。ここで、その時点における転送可能なデータ単位が、４ｋＢであると言う情報は、上述した様に、オペレーションシステムに用意されている関数から獲得した値である。
【００６３】
なお、上記の例では、ブロックの構成を図１１に示す形式としたが、この構成は、転送先アドレス、データサイズ、必要なコマンドを含んでいれば、どのような順序あるいは形式で構成されても良い。
【００６４】
次に、図１３は、データの並びを変更する方法を説明した図である。
【００６５】
データ転送に用いるリストを用いて、ＶＴＲから入出力されるデータと、メモリから入出力されるデータのデータ並びを変更することが可能である。図１３（ａ）は、その一例を示すものであり、データ１３０はＶＴＲから入出力されるデータを、データ１４０はメモリから入出力されるデータをそれぞれ示している。データ１３０は、８ｋＢサイズの映像データ部１３１、１３３と４ｋＢサイズの音声データ部１３２、１３４から構成され、映像データ部と音声データ部が交互に並んでいる形式である。データ１４０は、１６ｋＢサイズの映像データ部１４１と、８ｋＢサイズの音声データ部１４２から構成される。この時、図１３（ｂ）に示すようなリストを作成することにより、ＶＴＲから一旦カードメモリへデータを送り、そのカードメモリからメインメモリへデータを伝送する際、その伝送中において映像データ、音声データのデータ並びを変更することが可能となる。よって、従来と異なりメインメモリ内でデータ並びを変更する必要がなくなるので、メインメモリへ伝送した後の処理時間を節約できる。ここで、図１３に示したデータ並びは、理解を容易にするために単純化したデータ並びを示したものである。
【００６６】
尚、これとは逆方向へデータを伝送する場合、即ち、メインメモリからカードメモリへデータを伝送する際についても、基本的に同様の方法により、その伝送中において映像データ、音声データのデータ並びを変更することが可能となる。但し、逆方向へ伝送する場合は、上述した伝送後の処理時間の節約ではなく、伝送前の処理時間を節約出来るものである。
【００６７】
ここで、伝送前の処理時間を節約出来ると言う点について更に述べる。即ち、従来では、例えばコンピュータからＶＴＲへデータを出力する場合であってデータの並びを変更する必要がある場合は、コンピュータのメインメモリにおいて、一旦データ並びを変更した上で、カードメモリを介してＶＴＲへ出力していた。従って、メインメモリからカードメモリへデータを伝送する前に、データ並びを変更するための前処理の時間が必要であった。
【００６８】
しかしながら、上述した本実施の形態によれば、逆方向へデータを伝送する場合でも、従来必要としていた伝送前のデータ並びを変更するための処理時間は必要としない。
【００６９】
従って、上述した通り、逆方向へ伝送する場合は、伝送前の処理時間を節約出来ることとなる。
【００７０】
尚、上記実施の形態では、ＶＴＲとメモリ間のデータ並びの変更であったが、これに限らず例えば、ネットワークを伝送してくるデータとメモリとのデータ並びの変更も可能である。
【００７１】
又、以上述べた各手段（又はステップ）の全部又は一部の手段の機能（ステップ）をコンピュータに実行させるためのプログラムを記録した媒体を作成し、その媒体を利用することにより、上述した各種手段（ステップ）の機能をコンピュータに簡単に実行させることが出来る。
【００７２】
ところで、上述した実施の形態のデータ伝送装置は、映像、音声または補助データのうち少なくとも１つを構成要素とするデータを伝送するデータ伝送装置であって、データを入出力する入出力手段と、データを蓄積するメモリ手段と、入出力手段とメモリ手段の間でデータを伝送する伝送手段と、入出力手段とメモリ手段の間のデータ伝送を制御する第１の制御手段と、入出力手段とメモリ手段と第１の制御手段とを制御する第２の制御手段と、伝送手段を介して特定の期間に転送可能なデータ量を検出して、データを転送可能なデータ量を超えない大きさの複数のデータブロックに分割して伝送する手段とを具備しており、これにより上記目的を達成する。
【００７３】
又、ある実施の形態では、データを転送可能なデータ量を超えない大きさの複数のデータブロックに分割したリストを作成し、そのリストの内容に従って転送する手段を備えている。
【００７４】
又、ある実施の形態では、前記入出力手段が、データを一時記憶する第１のバッファと、それとは異なるビット幅でデータを一時記憶する第２のバッファと、第１のバッファと第２のバッファとのビット幅の変換を行ってデータを入出力する第１のインタフェースと、伝送手段からの信号に従って第２のバッファと伝送手段との間のデータの入出力を行う第２のインタフェースとを備えている。
【００７５】
又、ある実施の形態では、伝送手段に接続されたデータ入出力装置をさらに備えており、データは、このデータ入出力装置に対して記録再生される。
【００７６】
又、ある実施の形態では、前記データ入出力装置は、第１の同期信号を発生し、
この同期信号に従って、第１のインタフェースが、第１のバッファとのデータ入出力の同期を取り、さらに第２のインタフェースに対する第２の同期信号を発生し、第２の同期信号に従って、第２のインタフェースが、伝送手段とのデータ入出力の同期を取り、さらに伝送手段から転送が要求されている場合に伝送手段に対してデータの入出力を行う。
【００７７】
又、ある実施の形態では、前記データ入出力装置は、１フレーム期間中に１つの同期信号を発生し、さらに１フレーム期間中に整数の複数フレーム分のデータを入力あるいは出力する。
【００７８】
又、ある実施の形態では、前記データ入出力装置は、ＤＶＣ形式のデータを通常の４倍の速度で記録再生可能な記録再生装置である。
【００７９】
又、ある実施の形態では、前記入出力手段は、ＤＶＣ方式のデータをＰＣＩバス形式に、またはその逆に変換するインタフェースである。
【００８０】
又、ある実施の形態では、前記入出力手段は、ネットワークを介して伝送されるデータをＰＣＩバス形式に、またはその逆に変換するインタフェースである。
【００８１】
又、ある実施の形態では、前記メモリ手段は、コンピュータの主記憶である。
【００８２】
又、ある実施の形態では、前記伝送手段は、ＰＣＩバスである。
【００８３】
又、ある実施の形態では、前記第１の制御手段は、マイクロプロセッサである。
【００８４】
又、ある実施の形態では、前記第２の制御手段は、アプリケーションソフトウェアあるいはデバイスドライバあるいはオペレーティングシステムである。
【００８５】
又、ある実施の形態では、前記リストは、入出力手段からアクセス可能である。
【００８６】
又、ある実施の形態では、前記リストは、入出力手段あるいは第２のインタフェースに入出力されるデータと、メモリ手段に入出力されるデータのデータ並びが異なるように構成された内容を有している。
【００８７】
又、ある実施の形態では、前記リストは、その内容に入出力手段あるいは第２のインタフェースの制御を行うコマンドを有している。
【００８８】
上述の構成により、システム構成に依存せず、伝送されるデータがネットワークにより入出力される場合や、ＶＴＲなどの記録再生装置により入出力される場合などに、効率の良い高速データ伝送が可能となる。さらに、データの伝送中に編集などの他の作業を行っても、データの取りこぼしが発生せず、信頼性が向上する。
【００８９】
以上のように上記実施の形態によれば、以下のような効果が得られる。
（１）システム構成に依存せず、システムが有する転送能力を最大限活かすことが可能である。
（２）高速記録再生ＶＴＲや複数のＶＴＲとの接続あるいはネットワークとの接続を可能とし、効率が良く、フレーム落ちなどがない信頼性の高い高速伝送装置を実現可能である。
（３）ＶＴＲあるいはネットワークとメモリとの間でデータ並びの変更が可能であり、メモリ内での再並べ替えが必要ないため、処理時間の短縮が図れる。
【００９０】
【発明の効果】
以上述べたところから明らかなように本発明は、システム構成に依存せず、システムが有する転送能力を従来に比べてより一層効率的に利用出来ると言う長所を有する。
【００９１】
又、本発明は、従来に比べてより一層効率的にデータ伝送が出来、より一層信頼性の高い高速伝送が出来ると言う長所を有する。
【００９２】
又、本発明は、従来に比べてより一層データ並びの処理時間が短いと言う長所を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すシステム構成図
【図２】第１の実施の形態におけるソフトウェア６の動作の一例を示すフローチャートを表した図
【図３】本発明の第２の実施の形態を示すシステム構成図
【図４】第２の実施の形態におけるリスト１３の形式の一例を示す図
【図５】本発明の第３の実施の形態を示すシステム構成図
【図６】本発明の第４の実施の形態を示すシステム構成図
【図７】本発明の第５の実施の形態を示すシステム構成図
【図８】第５の実施の形態におけるデータ転送を示すタイミングチャートを示した図
【図９】（ａ）は第５の実施の形態におけるその他の構成を示す第１の例の構成図
（ｂ）は第５の実施の形態におけるその他の構成を示す第２の例の構成図
【図１０】第５の実施の形態におけるリストのブロックの構成例を示す図
【図１１】第５の実施の形態におけるリストの転送コマンドの構成例を示す図
【図１２】第５の実施の形態におけるリスト１３の具体例を示す図
【図１３】（ａ）第５の実施の形態のデータ並び変更におけるデータ構成図
（ｂ）第５の実施の形態のデータ並び変更におけるリスト１３の構成例を示す図
【符号の説明】
１ ＶＴＲ
２ インタフェース
３ メモリ
４ ＰＣＩバス
５ ＣＰＵ
６ ソフトウェア
７ データ領域
９ ＳＣＳＩインタフェース
１０ ＶＧＡインタフェース
１１ モニター
１２ ハードディスク
【発明の属する技術分野】
本発明は、例えば、映像をあらわすデータ、音声をあらわすデータ、およびこれら以外の補助データを情報記録再生装置とコンピュータ間で入出力する場合に利用可能な、データ伝送方法、データ伝送装置及び媒体に関するものである。
【０００２】
【従来の技術】
映像および音声などの情報を記録あるいは再生する装置（ＶＴＲ，ビデオカメラ、ハードディスク、光ディスクなど）を、専用のインタフェースやネットワークを介してコンピュータと接続し、データを伝送することにより、コンピュータ上で映像や音声等の編集作業が行われている（例えば、特許出願番号８−１７６９３４の記録再生装置など）。
【０００３】
【発明が解決しようとする課題】
しかしながら、コンピュータにおけるハードウェアおよびオペレーティングシステムなどのソフトウェアのシステム構成に依存して、全体のデータ転送レートの内、各種処理に割り当てられる、単位時間内に伝送可能なデータ量がそれぞれ変化するため、システム構成が変わると伝送が不可能になったり、再生映像がフレーム落ちするなどの現象が生じたり、逆に、伝送可能なデータ量よりも少ないデータ量でしか伝送できず、効率が悪くなる現象がある。また、システム構成が変わる度にハードウェアあるいはソフトウェアを変更しなければならないという問題がある。さらに、データを伝送しながら編集作業を同時に行うような場合などに、伝送されるデータを取りこぼしてしまうなどという課題がある。
【０００４】
本発明は、上記従来の課題を解決するためになされたものであり、システム構成に依存せず、情報記録再生装置に対して効率的にデータを高速伝送出来、あるいは、信頼性をより一層高めることが出来るデータ伝送装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
第１の本発明は、映像、音声または補助データのうち少なくとも１つを含むデータを第１のデータとして入出力する入出力手段と、
前記第１のデータを蓄積するためのメモリ手段と、
前記入出力手段と前記メモリ手段の間でデータを伝送する伝送手段と、
前記入出力手段と前記メモリ手段との間のデータの前記伝送を制御する第１の制御手段と、
前記第１のデータの伝送が行われる際、前記伝送手段を介して特定の期間に転送可能なデータ量を検出し、前記第１のデータが前記転送可能なデータ量を超える場合には、前記第１のデータを前記データ量を超えない大きさのデータブロックに分割して伝送するように、少なくとも前記入出力手段と前記メモリ手段と前記第１の制御手段とを制御する第２の制御手段と、
前記データブロックの分割の際に利用される、それらデータブロックの少なくとも各データ量を表したリストを作成するリスト作成手段と、
前記リストの内容に基づいて前記データブロックに分割された前記第１のデータを前記伝送手段に転送する、前記入出力手段内又は前記第２の制御手段内の転送手段とを備え、
前記リストは、前記各データ量に加えて、前記入出力手段から前記メモリ手段へ前記各データブロックの伝送が行われる際には、それらデータブロックの転送先のアドレス情報を含むものであり、又、前記メモリ手段から前記入出力手段へ前記各データブロックの伝送が行われる際には、それらデータブロックの転送元のアドレス情報を含むものであり、且つ、前記リストに含まれる前記転送先又は転送元のアドレス情報は、前記ブロックデータの伝送の結果、そのデータ並びが前記メモリ手段又は前記入出力手段でのデータ並びに適合するように作成されることを特徴とするデータ伝送装置である。
【０００８】
又、第２の本発明は、上記入出力手段は、（１）前記第１のデータを一時記憶する第１のバッファと、（２）前記第１のバッファとは異なるビット幅で前記第１のデータを一時記憶する第２のバッファと、（３）前記第１のバッファと前記第２のバッファとの間でビット幅の変換を行って前記第１のデータを入出力する第１のインタフェースと、（４）前記伝送手段からの信号に従って前記第２のバッファと前記伝送手段との間の前記第１のデータの入出力を行う第２のインタフェースとを具備し、
前記入出力手段は、外部のデータ入出力装置とも接続されており、前記第１のデータが、前記データ入出力装置に対して記録され及び／又は前記データ入出力装置により再生されるものであり、
前記第１のインタフェースは、前記データ入出力装置から発生された第１の同期信号に従って、前記第１のバッファとのデータ入出力の同期を取り、さらに前記第２のインタフェースに対する第２の同期信号を発生し、
前記第２のインタフェースは、前記発生された第２の同期信号に従って、前記伝送手段とのデータ入出力の同期を取り、さらに前記伝送手段から転送が要求されている場合に前記伝送手段に対してデータの入出力を行うデータ伝送装置である。
【００１２】
又、第３の本発明は、上記データ入出力装置は、ＤＶＣ形式のデータを通常の４倍の速度で記録再生可能な記録再生装置であるデータ伝送装置である。
【００２３】
又、第４の本発明は、上記リストは、その内容に前記入出力手段あるいは前記第２のインタフェースの制御を行うコマンドを有するデータ伝送装置である。
【００２４】
又、第５の本発明は、上記第１のデータは、少なくとも前記映像及び音声データを含むデータであり、前記アドレス情報に基づいて、前記伝送中において前記映像データ及び前記音声データのデータ並びが変更されることを特徴とする上記第１〜４の本発明の何れかのデータ伝送装置である。
【００２６】
上述の構成により、システム構成に依存せず、効率の良い高速データ伝送が可能となる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２８】
（実施の形態１）
図１は本発明の第１の実施の形態を示すシステム構成図である。
【００２９】
ＶＴＲ１は、映像データ、音声データ、その他の補助データを含むＤＶＣ形式のデータを記録再生する（ＤＶＣ形式については、特許出願番号８−１７６９３４などに記載がある）。インタフェース２は、ＶＴＲ１とＰＣＩバス４とのインタフェースであり、ＶＴＲ１から出力されたデータをＰＣＩバス形式に変換する。ＰＣＩバス４上のデータは、メモリ３上のソフトウェア６とＣＰＵ５により制御され、メモリ３のデータ領域７へ、後述する様にデータブロック単位で伝送される。ソフトウェア６は、ＰＣＩバス４を介して転送可能なデータ量を検出し、転送要求のあったデータを、その転送可能なデータ量を超えない大きさのデータブロックに分割する転送手段８を有している。また、データ領域７からＶＴＲ１への伝送も逆順で同様に行われる。
【００３０】
さらに、データ領域７のデータは、ソフトウェア６により処理された後、ＰＣＩバス４に接続されているＶＧＡインタフェース１０を介して、モニター１１に出力されることが可能であり、同様にＰＣＩバス４に接続されたＳＣＳＩインタフェース９を介してハードディスク１２に対して入出力を行うことも可能である。
【００３１】
利用者は、図示しないキーボードやマウスを利用して上述の操作を行うことが出来る。
【００３２】
なお、第１の実施の形態ではＰＣＩバスを用いているが、ＩＳＡバスなどの他のバスであっても構わない。
【００３３】
また、記録再生装置としてＶＴＲを用いているが、光ディスクやハードディスクなどの他の記録再生装置であっても構わない。
【００３４】
また、記録再生装置ではなく、ネットワークであっても構わない。
【００３５】
また、データは、公知のＤＶＣ形式を用いているが、これに限らず他の形式のデータでも構わない。
【００３６】
また、ソフトウェア６は、アプリケーションプログラム、デバイスドライバ、オペレーションシステムのいずれであってもよい。
【００３７】
また、ハードディスク１２とのインタフェースは、ＩＤＥ、ＥＩＤＥなど他のインタフェースであってもよい。
【００３８】
図２は、ソフトウェア６の動作の一例を示すフローチャートである。
【００３９】
ソフトウェア６は、データの転送要求を受け取る（２１）と、転送要求量（２２）とバスが許容する転送可能データ量の獲得（２３）を行う。この転送可能データ量の獲得については後述する。その後、転送要求量と転送可能データ量の大きさを比較（２４）し、転送可能データ量が転送要求量よりも小さい場合には、要求されたデータを、転送可能データ量を超えないデータサイズのデータブロックに分割（２５）し、それら分割された複数のデータブロックについて、各ブロックを一単位として転送を行い（２６）、そうでない場合は、要求されたすべてのデータを一度に転送する。
【００４０】
なお、転送可能データ量の獲得は、オペレーションシステムに用意されている関数から獲得してもよいし、バスを介しての転送用に確保されているメモリ領域、即ち、図１に示すデータ領域７の未使用部分量から割り出してもよい。
【００４１】
（実施の形態２）
図３は本発明の第２の実施の形態を示すシステム構成図である。
【００４２】
図３において、図１と同番号のものは説明を省く。
【００４３】
リスト１３は、ソフトウェア６により作成されるものであり、実施の形態１で示したようなデータを分割する必要がある際に、分割ブロックの先頭アドレス（転送先のアドレス又は転送元のアドレス）と大きさ（データサイズ）をリストとして記憶している。リストの形式としては、例えば図４のようなものがあげられるが、ソフトウェア６からアクセスできる形式であれば、どのような形式でも構わない。リストの作成については、後述する実施の形態で更に述べる。
【００４４】
例えば、ＶＴＲ１からメモリ３へデータが転送される場合は、作成されたリスト１３の分割ブロックの先頭アドレス（転送先となるメモリ３内のアドレスに対応する）と大きさが、転送手段８によって順に読み出され、それに応じてＣＰＵ５は、インタフェース２及びＰＣＩバス４を介して、ＶＴＲ１のデータが、上記分割ブロック毎に、上記転送先のアドレスに格納される様に、メモリ３に伝送する。
【００４５】
又、これとは逆に、メモリ３からＶＴＲ１へデータが転送される場合は、作成されたリスト１３の分割ブロックの先頭アドレス（転送元であるメモリ３のアドレスに対応する）と大きさが、転送手段８によって順に読み出されることにより、ＣＰＵ５は、メモリ３の該当するアドレスから該当する大きさのデータブロックを読み出して、ＰＣＩバス４を介してインタフェース２に伝送する。
【００４６】
(実施の形態３）
図５は本発明の第３の実施の形態を示すシステム構成図である。
【００４７】
図５において、図１と同番号のものは説明を省く。
【００４８】
リスト１４と転送手段１５は、インタフェース２内に設けられており、リスト１４には、転送されるデータの分割ブロックの先頭アドレスと大きさを示す情報がソフトウェア６によりリスト形式で作成され、実施の形態２で示したのと同様なリストを構成する。例えば、ＶＴＲ１からメモリ３へデータが転送される場合について説明すると、転送手段１５は、リスト１４中に示された、分割ブロック毎に割り当てられた転送先のアドレスを参照して、そのブロック毎に割り当てられたデータサイズのデータを一単位として、ＶＴＲ１からインタフェース２を介して、メモリ３内のデータ領域７内の上記アドレスに対して転送する。データ伝送は、転送手段１５により行われるため（一般的にＤＭＡ転送と呼ばれる）、ＣＰＵ５は、その間に他の処理を行うことが可能であり、利用者に効率の良い作業を提供できる。尚、これとは逆にメモリ３からＶＴＲ１へデータが転送される場合も、上記実施の形態２で述べたものと基本的には同様である。
【００４９】
（実施の形態４）
図６は本発明の第４の実施の形態を示すシステム構成図である。
【００５０】
図６において、図１と同番号のものは説明を省く。
【００５１】
リスト１３は、ソフトウェア６によりメモリ３内に作成され、インタフェース２内に設けられた転送手段１５からアクセス可能となっている。作成される内容は、実施の形態２に示したものと同様である。
【００５２】
データを伝送する際には、転送手段１５がリスト１３の内容を参照し、実施の形態３と同様にＣＰＵ５を介さずにデータ伝送を行う。
【００５３】
（実施の形態５）
図７は本発明の第５の実施の形態を示すシステム構成図である。
【００５４】
実施の形態５において、全体のシステム構成は、実施の形態４の図６と同様であるが、図６のＶＴＲ１が図７の４倍速ＤＶＣデッキ７１に相当し、図６のインタフェース２が図７のＤＶＣ−ＰＣＩインタフェース７２に相当する。
【００５５】
４倍速ＤＶＣデッキ７１は、通常の４倍の速度でＤＶＣ信号の記録再生が可能であり、１フレーム期間（１／３０秒）に４フレーム分のＤＶＣデータを入出力する。また、４倍速ＤＶＣデッキ７１は、ＤＶＣ信号のＳＤフォーマット（特許出願番号８−１７６９３４参照）に対応しており、１フレームのＤＶＣ信号の大きさは、１２００００バイト（以下１２０ｋＢのように書く）である。よって、１フレーム期間に４８０ｋＢの大きさのデータを入出力する。４倍速ＤＶＣデッキ７１とＤＶＣ−ＰＣＩインタフェース７２との間でやり取りされるデータは、８ビット幅であり、入出力の際、ＦＩＦＯ７２１に一時的に蓄えられる。ビット幅変換インタフェース７２２は、８ビット幅のＦＩＦＯ７２１と３２ビット幅のＦＩＦＯ７２３との間を取り持つインタフェースであり、入出力されるデータのビット幅を８ビットから３２ビットあるいはその逆に変換する。ＰＣＩインタフェース７２４は、図６におけるＰＣＩバス４とＦＩＦＯ７２３との間でデータの入出力を制御するインタフェースである。ＰＣＩインタフェース７２４は、図６の転送手段１５に相当する機能を有しており、図６のリスト１３に相当する情報にアクセスすることで、転送先と転送サイズを獲得し、４倍速ＤＶＣデッキ７１と同期を取りながらデータ伝送を行う。
【００５６】
４倍速ＤＶＣデッキ７１はまた、伝送の同期を取るために、フレーム同期信号７３を発生する。この信号は、１フレーム期間（１／３０秒＝約３３．３ｍｓ）毎に発生され、ＤＶＣ−ＰＣＩインタフェース７２のビット幅変換インタフェース７２２に入力される。ビット幅変換インタフェース７２２は、フレーム同期信号７３を参照して新たな同期信号である転送同期信号７４を生成し、ＰＣＩインタフェース７２４に入力する。ＰＣＩインタフェース７２４は、この転送同期信号７４を参照して、ＰＣＩバスに対して入出力を行うことにより、非同期形式で動作するコンピュータと同期形式で動作するＶＴＲとの間でのデータ伝送を実現している。
【００５７】
上述のデータ伝送手順を図８のタイミングチャートおよび図７を用いてさらに詳しく説明し、本発明にかかるデータ伝送方法の一実施の形態についても同時に述べる。ここでは、ＶＴＲからデータを伝送する場合を例に取る。尚、ＶＴＲへデータを転送する場合にも同様な手順を用いて伝送可能である。但し、その場合、リスト１３中に作成されるアドレスは、転送元のアドレスとなることは上述した通りである。
【００５８】
パルス８１は、フレーム同期信号７３に相当するもので、約３３．３ｍｓ毎に発生される。この期間に４倍速ＤＶＣデッキ７１からデータ８２が４フレーム分出力され、ＦＩＦＯ７２１、ビット幅変換インタフェース７２２を介してＦＩＦＯ７２３に転送される。パルス８１を参照して、ビット幅変換インタフェースが、パルス８３を発生する。パルス８３は、転送同期信号７４に相当するものである。ＰＣＩインタフェース７２４は、ＣＰＵ５から転送要求信号８６を受けていると、パルス８３を検知すると同時に、ＰＣＩバス４に対してデータ８４１の転送を行う。図８に示すデータ８４１は、分割された複数個のデータブロックを含むものである。この時、ＰＣＩインタフェース７２４は、メモリ３内のリスト１３を参照し、指定された大きさのデータをそのデータブロックを一単位として、メモリ３内のデータ領域７の指定されたアドレスへ転送する。一つの転送要求信号に対応した、これら複数のデータブロックの転送が終了するとＰＣＩインタフェース７２４が、割り込みパルス８５１を発生し、ＣＰＵ５がこれを検知し、一つの転送要求信号に対応した１つの転送が終了する。ソフトウェア６は、伝送完了したデータのサイズを確認し、必要なサイズの伝送が完了していなければ、再度リスト１３を作成し、次の転送要求を行う。データ８４２、割り込みパルス８５２は、この要求を受けて上記と同様に転送されたものである。この手順を繰り返すことで、ＶＴＲ１からのデータ伝送が実現される。
【００５９】
なお、図７では、ＦＩＦＯ７２１は１つであったが、図９（ａ）に示すように、切替スイッチ１５０と、４つのＦＩＦＯ１１１〜ＦＩＦＯ１１４を持ったＦＩＦＯ群１１０を設けて、フレーム毎にＦＩＦＯを切り替えたり、特定の手順に従ってＦＩＦＯ１１１〜ＦＩＦＯ１１４にデータを振り分けて転送を行ってもよい。あるいは、図９（ｂ）に示すように複数のＶＴＲ１０１〜ＶＴＲ１０４に接続してもよい。この時、ＰＣＩインタフェース１４０は、ＦＩＦＯ切替コマンド１６０として、どのＦＩＦＯに対して何バイトのデータを入出力するかという情報をビット幅変換インタフェース１２０に送ることにより、ＦＩＦＯ群１１０とＦＩＦＯ１３０との間でデータの入出力を行う。ＦＩＦＯ切替コマンド１６０は、図９（ａ）、（ｂ）に示したように、ＰＣＩインタフェース１４０からビット幅変換インタフェース１２０へ直接出力しても構わないし、データと同様にＰＣＩインタフェース１４０から、ＦＩＦＯ１３０を介してビット幅変換インタフェースに出力しても構わない。
【００６０】
また、４倍速ＤＶＣデッキから出力されるフレーム同期信号は、１フレーム期間に１回であったが、ビット幅変換インタフェースで対応していれば、１フレーム期間に複数回発行してもよい。
【００６１】
また、リスト１３は、図１０に示すように、１つのブロック２００には、転送先の先頭アドレス２０１、転送サイズ２０２、転送コマンド２０３より構成されている。先頭アドレス２０１および転送サイズ２０２は、上述の実施の形態２で示した図２と同様である。転送コマンド２０３は、転送の方向（ＶＴＲ１からメモリ３へ転送する方向かその逆方向か）や、何ｋＢ毎に割り込み信号を発生するか、あるいは、上記のＦＩＦＯの切替などの情報を持つものである。
【００６２】
例えば、転送先アドレス２０１およびデータサイズ２０２は１０進数で表記され、コマンド２０３は、図１１に示すように左端の１ビット２１１が、ブロック２００で指示された転送が終了した後、割り込みを発生するか否かを示すフラグ（割り込み発生なら１、そうでなければ０）、左端から２番目の１ビット２１２が、伝送の方向を示すフラグ（ＶＴＲからメモリなら１、そうでなければ０）、左端から３番目と４番目の２ビット２１３がＦＩＦＯの番号（０〜３）を示すものとする。このとき、転送先アドレス０番地から６００００番地の領域に、ＶＴＲからメモリ３に、転送要求のあった６０ｋＢのデータを、その時点における転送可能なデータ単位である４ｋＢのサイズのブロックに分割して転送する際には、図１２に示すようなリストとなる。ここで、その時点における転送可能なデータ単位が、４ｋＢであると言う情報は、上述した様に、オペレーションシステムに用意されている関数から獲得した値である。
【００６３】
なお、上記の例では、ブロックの構成を図１１に示す形式としたが、この構成は、転送先アドレス、データサイズ、必要なコマンドを含んでいれば、どのような順序あるいは形式で構成されても良い。
【００６４】
次に、図１３は、データの並びを変更する方法を説明した図である。
【００６５】
データ転送に用いるリストを用いて、ＶＴＲから入出力されるデータと、メモリから入出力されるデータのデータ並びを変更することが可能である。図１３（ａ）は、その一例を示すものであり、データ１３０はＶＴＲから入出力されるデータを、データ１４０はメモリから入出力されるデータをそれぞれ示している。データ１３０は、８ｋＢサイズの映像データ部１３１、１３３と４ｋＢサイズの音声データ部１３２、１３４から構成され、映像データ部と音声データ部が交互に並んでいる形式である。データ１４０は、１６ｋＢサイズの映像データ部１４１と、８ｋＢサイズの音声データ部１４２から構成される。この時、図１３（ｂ）に示すようなリストを作成することにより、ＶＴＲから一旦カードメモリへデータを送り、そのカードメモリからメインメモリへデータを伝送する際、その伝送中において映像データ、音声データのデータ並びを変更することが可能となる。よって、従来と異なりメインメモリ内でデータ並びを変更する必要がなくなるので、メインメモリへ伝送した後の処理時間を節約できる。ここで、図１３に示したデータ並びは、理解を容易にするために単純化したデータ並びを示したものである。
【００６６】
尚、これとは逆方向へデータを伝送する場合、即ち、メインメモリからカードメモリへデータを伝送する際についても、基本的に同様の方法により、その伝送中において映像データ、音声データのデータ並びを変更することが可能となる。但し、逆方向へ伝送する場合は、上述した伝送後の処理時間の節約ではなく、伝送前の処理時間を節約出来るものである。
【００６７】
ここで、伝送前の処理時間を節約出来ると言う点について更に述べる。即ち、従来では、例えばコンピュータからＶＴＲへデータを出力する場合であってデータの並びを変更する必要がある場合は、コンピュータのメインメモリにおいて、一旦データ並びを変更した上で、カードメモリを介してＶＴＲへ出力していた。従って、メインメモリからカードメモリへデータを伝送する前に、データ並びを変更するための前処理の時間が必要であった。
【００６８】
しかしながら、上述した本実施の形態によれば、逆方向へデータを伝送する場合でも、従来必要としていた伝送前のデータ並びを変更するための処理時間は必要としない。
【００６９】
従って、上述した通り、逆方向へ伝送する場合は、伝送前の処理時間を節約出来ることとなる。
【００７０】
尚、上記実施の形態では、ＶＴＲとメモリ間のデータ並びの変更であったが、これに限らず例えば、ネットワークを伝送してくるデータとメモリとのデータ並びの変更も可能である。
【００７１】
又、以上述べた各手段（又はステップ）の全部又は一部の手段の機能（ステップ）をコンピュータに実行させるためのプログラムを記録した媒体を作成し、その媒体を利用することにより、上述した各種手段（ステップ）の機能をコンピュータに簡単に実行させることが出来る。
【００７２】
ところで、上述した実施の形態のデータ伝送装置は、映像、音声または補助データのうち少なくとも１つを構成要素とするデータを伝送するデータ伝送装置であって、データを入出力する入出力手段と、データを蓄積するメモリ手段と、入出力手段とメモリ手段の間でデータを伝送する伝送手段と、入出力手段とメモリ手段の間のデータ伝送を制御する第１の制御手段と、入出力手段とメモリ手段と第１の制御手段とを制御する第２の制御手段と、伝送手段を介して特定の期間に転送可能なデータ量を検出して、データを転送可能なデータ量を超えない大きさの複数のデータブロックに分割して伝送する手段とを具備しており、これにより上記目的を達成する。
【００７３】
又、ある実施の形態では、データを転送可能なデータ量を超えない大きさの複数のデータブロックに分割したリストを作成し、そのリストの内容に従って転送する手段を備えている。
【００７４】
又、ある実施の形態では、前記入出力手段が、データを一時記憶する第１のバッファと、それとは異なるビット幅でデータを一時記憶する第２のバッファと、第１のバッファと第２のバッファとのビット幅の変換を行ってデータを入出力する第１のインタフェースと、伝送手段からの信号に従って第２のバッファと伝送手段との間のデータの入出力を行う第２のインタフェースとを備えている。
【００７５】
又、ある実施の形態では、伝送手段に接続されたデータ入出力装置をさらに備えており、データは、このデータ入出力装置に対して記録再生される。
【００７６】
又、ある実施の形態では、前記データ入出力装置は、第１の同期信号を発生し、
この同期信号に従って、第１のインタフェースが、第１のバッファとのデータ入出力の同期を取り、さらに第２のインタフェースに対する第２の同期信号を発生し、第２の同期信号に従って、第２のインタフェースが、伝送手段とのデータ入出力の同期を取り、さらに伝送手段から転送が要求されている場合に伝送手段に対してデータの入出力を行う。
【００７７】
又、ある実施の形態では、前記データ入出力装置は、１フレーム期間中に１つの同期信号を発生し、さらに１フレーム期間中に整数の複数フレーム分のデータを入力あるいは出力する。
【００７８】
又、ある実施の形態では、前記データ入出力装置は、ＤＶＣ形式のデータを通常の４倍の速度で記録再生可能な記録再生装置である。
【００７９】
又、ある実施の形態では、前記入出力手段は、ＤＶＣ方式のデータをＰＣＩバス形式に、またはその逆に変換するインタフェースである。
【００８０】
又、ある実施の形態では、前記入出力手段は、ネットワークを介して伝送されるデータをＰＣＩバス形式に、またはその逆に変換するインタフェースである。
【００８１】
又、ある実施の形態では、前記メモリ手段は、コンピュータの主記憶である。
【００８２】
又、ある実施の形態では、前記伝送手段は、ＰＣＩバスである。
【００８３】
又、ある実施の形態では、前記第１の制御手段は、マイクロプロセッサである。
【００８４】
又、ある実施の形態では、前記第２の制御手段は、アプリケーションソフトウェアあるいはデバイスドライバあるいはオペレーティングシステムである。
【００８５】
又、ある実施の形態では、前記リストは、入出力手段からアクセス可能である。
【００８６】
又、ある実施の形態では、前記リストは、入出力手段あるいは第２のインタフェースに入出力されるデータと、メモリ手段に入出力されるデータのデータ並びが異なるように構成された内容を有している。
【００８７】
又、ある実施の形態では、前記リストは、その内容に入出力手段あるいは第２のインタフェースの制御を行うコマンドを有している。
【００８８】
上述の構成により、システム構成に依存せず、伝送されるデータがネットワークにより入出力される場合や、ＶＴＲなどの記録再生装置により入出力される場合などに、効率の良い高速データ伝送が可能となる。さらに、データの伝送中に編集などの他の作業を行っても、データの取りこぼしが発生せず、信頼性が向上する。
【００８９】
以上のように上記実施の形態によれば、以下のような効果が得られる。
（１）システム構成に依存せず、システムが有する転送能力を最大限活かすことが可能である。
（２）高速記録再生ＶＴＲや複数のＶＴＲとの接続あるいはネットワークとの接続を可能とし、効率が良く、フレーム落ちなどがない信頼性の高い高速伝送装置を実現可能である。
（３）ＶＴＲあるいはネットワークとメモリとの間でデータ並びの変更が可能であり、メモリ内での再並べ替えが必要ないため、処理時間の短縮が図れる。
【００９０】
【発明の効果】
以上述べたところから明らかなように本発明は、システム構成に依存せず、システムが有する転送能力を従来に比べてより一層効率的に利用出来ると言う長所を有する。
【００９１】
又、本発明は、従来に比べてより一層効率的にデータ伝送が出来、より一層信頼性の高い高速伝送が出来ると言う長所を有する。
【００９２】
又、本発明は、従来に比べてより一層データ並びの処理時間が短いと言う長所を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すシステム構成図
【図２】第１の実施の形態におけるソフトウェア６の動作の一例を示すフローチャートを表した図
【図３】本発明の第２の実施の形態を示すシステム構成図
【図４】第２の実施の形態におけるリスト１３の形式の一例を示す図
【図５】本発明の第３の実施の形態を示すシステム構成図
【図６】本発明の第４の実施の形態を示すシステム構成図
【図７】本発明の第５の実施の形態を示すシステム構成図
【図８】第５の実施の形態におけるデータ転送を示すタイミングチャートを示した図
【図９】（ａ）は第５の実施の形態におけるその他の構成を示す第１の例の構成図
（ｂ）は第５の実施の形態におけるその他の構成を示す第２の例の構成図
【図１０】第５の実施の形態におけるリストのブロックの構成例を示す図
【図１１】第５の実施の形態におけるリストの転送コマンドの構成例を示す図
【図１２】第５の実施の形態におけるリスト１３の具体例を示す図
【図１３】（ａ）第５の実施の形態のデータ並び変更におけるデータ構成図
（ｂ）第５の実施の形態のデータ並び変更におけるリスト１３の構成例を示す図
【符号の説明】
１ ＶＴＲ
２ インタフェース
３ メモリ
４ ＰＣＩバス
５ ＣＰＵ
６ ソフトウェア
７ データ領域
９ ＳＣＳＩインタフェース
１０ ＶＧＡインタフェース
１１ モニター
１２ ハードディスク
Claims (5)
- 映像、音声または補助データのうち少なくとも１つを含むデータを第１のデータとして入出力する入出力手段と、
前記第１のデータを蓄積するためのメモリ手段と、
前記入出力手段と前記メモリ手段の間でデータを伝送する伝送手段と、
前記入出力手段と前記メモリ手段との間のデータの前記伝送を制御する第１の制御手段と、
前記第１のデータの伝送が行われる際、前記伝送手段を介して特定の期間に転送可能なデータ量を検出し、前記第１のデータが前記転送可能なデータ量を超える場合には、前記第１のデータを前記データ量を超えない大きさのデータブロックに分割して伝送するように、少なくとも前記入出力手段と前記メモリ手段と前記第１の制御手段とを制御する第２の制御手段と、
前記データブロックの分割の際に利用される、それらデータブロックの少なくとも各データ量を表したリストを作成するリスト作成手段と、
前記リストの内容に基づいて前記データブロックに分割された前記第１のデータを前記伝送手段に転送する、前記入出力手段内又は前記第２の制御手段内の転送手段とを備え、
前記リストは、前記各データ量に加えて、前記入出力手段から前記メモリ手段へ前記各データブロックの伝送が行われる際には、それらデータブロックの転送先のアドレス情報を含むものであり、又、前記メモリ手段から前記入出力手段へ前記各データブロックの伝送が行われる際には、それらデータブロックの転送元のアドレス情報を含むものであり、且つ、前記リストに含まれる前記転送先又は転送元のアドレス情報は、前記ブロックデータの伝送の結果、そのデータ並びが前記メモリ手段又は前記入出力手段でのデータ並びに適合するように作成されることを特徴とするデータ伝送装置。 - 前記入出力手段は、（１）前記第１のデータを一時記憶する第１のバッファと、（２）前記第１のバッファとは異なるビット幅で前記第１のデータを一時記憶する第２のバッファと、（３）前記第１のバッファと前記第２のバッファとの間でビット幅の変換を行って前記第１のデータを入出力する第１のインタフェースと、（４）前記伝送手段からの信号に従って前記第２のバッファと前記伝送手段との間の前記第１のデータの入出力を行う第２のインタフェースとを具備し、
前記入出力手段は、外部のデータ入出力装置とも接続されており、前記第１のデータが、前記データ入出力装置に対して記録され及び／又は前記データ入出力装置により再生されるものであり、
前記第１のインタフェースは、前記データ入出力装置から発生された第１の同期信号に従って、前記第１のバッファとのデータ入出力の同期を取り、さらに前記第２のインタフェースに対する第２の同期信号を発生し、
前記第２のインタフェースは、前記発生された第２の同期信号に従って、前記伝送手段とのデータ入出力の同期を取り、さらに前記伝送手段から転送が要求されている場合に前記伝送手段に対してデータの入出力を行うことを特徴とする請求項１に記載のデータ伝送装置。 - 前記データ入出力装置は、ＤＶＣ形式のデータを通常の４倍の速度で記録再生可能な記録再生装置であることを特徴とする請求項１または２に記載のデータ伝送装置。
- 前記リストは、その内容に前記入出力手段あるいは前記第２のインタフェースの制御を行うコマンドを有することを特徴とする請求項３に記載のデータ伝送装置。
- 前記第１のデータは、少なくとも前記映像及び音声データを含むデータであり、前記アドレス情報に基づいて、前記伝送中において前記映像データ及び前記音声データのデータ並びが変更されることを特徴とする請求項１〜４の何れかに記載のデータ伝送装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30890396A JP3635169B2 (ja) | 1996-11-20 | 1996-11-20 | データ伝送装置 |
| EP97120133A EP0844566B1 (en) | 1996-11-20 | 1997-11-17 | Interface apparatus for adapting data width to system bus width |
| DE1997630399 DE69730399T2 (de) | 1996-11-20 | 1997-11-17 | Schnittstellengerät zur Anpassung von Datenbreite an Systembusbreite |
| KR1019970061475A KR100283528B1 (ko) | 1996-11-20 | 1997-11-20 | 데이터전송방법, 데이터전송장치및 매체 |
| US08/975,533 US6047340A (en) | 1996-11-20 | 1997-11-20 | Method for transmitting data, and apparatus for transmitting data and medium |
| CNB971198446A CN1175346C (zh) | 1996-11-20 | 1997-11-20 | 发送数据的设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30890396A JP3635169B2 (ja) | 1996-11-20 | 1996-11-20 | データ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10149618A JPH10149618A (ja) | 1998-06-02 |
| JP3635169B2 true JP3635169B2 (ja) | 2005-04-06 |
Family
ID=17986664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30890396A Expired - Fee Related JP3635169B2 (ja) | 1996-11-20 | 1996-11-20 | データ伝送装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6047340A (ja) |
| EP (1) | EP0844566B1 (ja) |
| JP (1) | JP3635169B2 (ja) |
| KR (1) | KR100283528B1 (ja) |
| CN (1) | CN1175346C (ja) |
| DE (1) | DE69730399T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10254811A (ja) * | 1997-03-12 | 1998-09-25 | Sony Corp | 電子機器制御装置および方法 |
| US6615282B1 (en) * | 1999-05-21 | 2003-09-02 | Intel Corporation | Adaptive messaging |
| FI108383B (fi) | 1999-10-05 | 2002-01-15 | Nokia Oyj | Tiedonsiirtomenetelmõ |
| EP1251460A1 (en) * | 2001-04-19 | 2002-10-23 | TELEFONAKTIEBOLAGET L M ERICSSON (publ) | Adaptive method for allocation of random access memory |
| US7032042B2 (en) * | 2003-09-10 | 2006-04-18 | Intel Corporation | Request conversion |
| CN100358252C (zh) * | 2004-04-02 | 2007-12-26 | 明基电通股份有限公司 | 数据速率调整装置及其系统 |
| JP4631359B2 (ja) * | 2004-09-02 | 2011-02-16 | パナソニック株式会社 | 再生装置 |
| JP4343814B2 (ja) * | 2004-11-04 | 2009-10-14 | キヤノン株式会社 | 情報処理装置及びその制御方法及びプログラム |
| US20060123167A1 (en) * | 2004-12-08 | 2006-06-08 | Jeppsen Roger C | Request conversion |
| JP5477927B2 (ja) * | 2011-01-28 | 2014-04-23 | 日本電気株式会社 | ストレージシステム |
| US8578069B2 (en) * | 2012-04-04 | 2013-11-05 | International Business Machines Corporation | Prefetching for a shared direct memory access (DMA) engine |
| US9338517B2 (en) | 2012-04-07 | 2016-05-10 | Samsung Electronics Co., Ltd. | Method and system for reproducing contents, and computer-readable recording medium thereof |
| US8682248B2 (en) | 2012-04-07 | 2014-03-25 | Samsung Electronics Co., Ltd. | Method and system for reproducing contents, and computer-readable recording medium thereof |
| CN104079368B (zh) * | 2013-03-26 | 2019-03-01 | 腾讯科技（深圳）有限公司 | 一种应用软件的测试数据传输方法及服务器 |
| CN104536946B (zh) * | 2014-12-08 | 2018-03-27 | 广东欧珀移动通信有限公司 | 一种表格生成方法及终端 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4489378A (en) * | 1981-06-05 | 1984-12-18 | International Business Machines Corporation | Automatic adjustment of the quantity of prefetch data in a disk cache operation |
| JPH0772886B2 (ja) * | 1986-08-01 | 1995-08-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | データ処理システム |
| US5218670A (en) * | 1990-08-31 | 1993-06-08 | Texas Instruments Incorporated | Apparatus and methods for the handling of banded frame buffer overflows |
| JP2836283B2 (ja) * | 1991-04-11 | 1998-12-14 | 日本電気株式会社 | バッファ管理方式 |
| JP2836321B2 (ja) * | 1991-11-05 | 1998-12-14 | 三菱電機株式会社 | データ処理装置 |
| WO1993012486A1 (en) * | 1991-12-09 | 1993-06-24 | Tandy Corporation | Direct memory access interface for buses of different width |
| US5745789A (en) * | 1992-01-23 | 1998-04-28 | Hitachi, Ltd. | Disc system for holding data in a form of a plurality of data blocks dispersed in a plurality of disc units connected by a common data bus |
| GB9300913D0 (en) * | 1993-01-19 | 1993-03-10 | Madge Networks Ltd | Interface apparatus |
| DE69531017T2 (de) * | 1994-03-09 | 2004-05-19 | Matsushita Electric Industrial Co., Ltd., Kadoma | Datenübertragungssystem und Verfahren |
| JP3529429B2 (ja) * | 1994-06-10 | 2004-05-24 | 富士通株式会社 | データ送信装置、データ受信装置、データ伝送装置及びデータ伝送方法 |
| JPH08205078A (ja) * | 1995-01-25 | 1996-08-09 | Victor Co Of Japan Ltd | 同期信号発生回路 |
-
1996
- 1996-11-20 JP JP30890396A patent/JP3635169B2/ja not_active Expired - Fee Related
-
1997
- 1997-11-17 DE DE1997630399 patent/DE69730399T2/de not_active Expired - Fee Related
- 1997-11-17 EP EP97120133A patent/EP0844566B1/en not_active Expired - Lifetime
- 1997-11-20 US US08/975,533 patent/US6047340A/en not_active Expired - Fee Related
- 1997-11-20 CN CNB971198446A patent/CN1175346C/zh not_active Expired - Fee Related
- 1997-11-20 KR KR1019970061475A patent/KR100283528B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0844566A1 (en) | 1998-05-27 |
| EP0844566B1 (en) | 2004-08-25 |
| CN1188929A (zh) | 1998-07-29 |
| KR19980042632A (ko) | 1998-08-17 |
| KR100283528B1 (ko) | 2001-03-02 |
| CN1175346C (zh) | 2004-11-10 |
| DE69730399D1 (de) | 2004-09-30 |
| JPH10149618A (ja) | 1998-06-02 |
| US6047340A (en) | 2000-04-04 |
| DE69730399T2 (de) | 2005-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3635169B2 (ja) | データ伝送装置 | |
| US6292878B1 (en) | Data recorder and method of access to data recorder | |
| US7194548B1 (en) | Data transmission apparatus, receiving apparatus, and sending apparatus | |
| EP1094637B1 (en) | IEEE 1394 bus interface | |
| KR100659915B1 (ko) | 데이터 전송 방법 및 장치 | |
| JP3484056B2 (ja) | データ転送装置及びデータ転送システム | |
| US20020084999A1 (en) | Information recording and replaying apparatus and method of controlling same | |
| JPH0778102A (ja) | 擬似ｃｄ−ｒｏｍ装置 | |
| JPH04345985A (ja) | マルチメディアレコーダ | |
| JP2000251394A (ja) | 映像・音声データ変換装置及びそれを用いたディスク装置 | |
| EP0858025B1 (en) | Data recorder and method of access to data recorder | |
| JP2001211411A (ja) | 高速ａｖ情報サーバー及び高速ａｖ情報記録再生方法 | |
| JPH11331209A (ja) | データ収集装置およびメモリコントローラ | |
| JP3123366B2 (ja) | 情報記憶管理装置 | |
| KR100258334B1 (ko) | 광 디스크 기록 및 재생장치의 인터페이스 장치 | |
| JP2001337913A (ja) | データ転送システムとそのデバイス | |
| JP3731926B2 (ja) | Ｍｐｅｇ２データ転送方法 | |
| JP4457440B2 (ja) | データ記録／再生システム及びデータ記録／再生方法 | |
| JPH10228726A (ja) | データ伝送方法、及び装置 | |
| JP2971931B2 (ja) | 画像検索方法 | |
| JP2001067306A (ja) | バスインターフェース装置およびデータ転送装置 | |
| JP2570986B2 (ja) | データ転送制御装置及び方法 | |
| JP2776455B2 (ja) | 多入出力ファイル装置の制御方式 | |
| JPH08185668A (ja) | マルチメディア処理装置 | |
| JPH05159031A (ja) | 静止画処理方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031224 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040330 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040531 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041221 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041228 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080107 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100107 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |