JPH05289931A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 プロセッサとメモリを有する情報装置におい
て、メモリ内の任意のエリアから任意のエリアへデータ
を移す場合、転送元のアドレスと転送先のアドレスをプ
ロセッサが設定するのみで疑似的にデータ転送を完了
し、プロセッサの負荷軽減を図る。 【構成】 プロセッサよりの指示により、プロセッサが
出力するアドレスを変換する際の、変換前のアドレスを
記憶する手段１１ｂと、アドレスを変換する際の、変換
後のアドレスを記憶する手段１１ｄと、記憶した変換前
のアドレスとプロセッサが出力したアドレスを比較する
手段１１ｇと、比較結果により、記憶した変換後のアド
レスとプロセッサが出力したアドレスとを切替える手段
１１ｆとを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プロセッサとメモリを
有する情報処理装置に関し、特にメモリ内の任意のエリ
アから任意のエリアへのデータ転送が頻発する、また
は、データの転送量が多い情報処理装置に関する。

【０００２】

【従来の技術】従来の情報処理装置は、メモリ内の任意
のエリアから任意のエリアへデータを移す場合、単純に
プロセッサが個々に転送元のエリアからデータを読みだ
し、転送先のエリアへ書き込んでいた。

【０００３】

【発明が解決しようとする課題】従来の情報処理装置で
は、前述の従来の技術で述べたようにメモリ内の任意の
エリアから任意のエリアへデータを移す場合、プロセッ
サが個々に転送元のエリアからデータを読みだし、転送
先のエリアへ書き込んでいたため、データの転送量が多
い、または、データ転送が頻発する場合、著しくプロセ
ッサの負荷が増大していた。

【０００４】本発明の目的は、プロセッサとメモリを有
する情報処理装置においてデータ転送が頻発する場合又
はデータ転送量が多い場合、プロセッサの負荷を軽減す
ることにある。

【０００５】

【課題を解決するための手段】本発明の情報処理装置
は、メモリ内の任意のエリアから任意のエリアへデータ
を移す場合、プロセッサよりの指示により、プロセッサ
が出力するアドレスを変換する際の変換前のアドレスを
記憶する手段と、プロセッサよりの指示により、プロセ
ッサが出力するアドレスを変換する際の変換後のアドレ
スを記憶する手段と、記憶した変換前のアドレスとプロ
セッサが出力したアドレスとを比較する手段と、アドレ
ス比較結果により、記憶した変換後のアドレスとプロセ
ッサが出力したアドレスとを切り替える手段とを具備し
ている。

【０００６】

【実施例】次に本発明の一実施例について、図面を参照
して説明する。

【０００７】図２は本発明のアドレス変換手段を備え
た、プロセッサとメモリを有するシステムの全体ブロッ
ク図である。

【０００８】アドレスバス（２）に５本のアドレスを備
えるシステムであり、このシステムのメモリマップを図
３に示す。

【０００９】図２のメモリ（１３）は、図３に示す通り
容量１６バイトであり、下位４本のアドレス（Ａ３，Ａ
２，Ａ１，Ａ０）で番地を指示される。このメモリが４
バイトの独立したバッファを有していると仮定し、バッ
ファＡ、バッファＢ、バッファＣ、バッファＤと定義す
る。ここで、バッファＢからバッファＣへデータを転送
する作業を、本発明を利用して疑似的に行う場合につい
て説明する。

【００１０】図２において、プロセッサ（１２）が図３
に示すアドレス’１００００’の変換前レジスタへ転送
先であるバッファＣのアドレスを書き込み、図３に示す
アドレス’１０００１’の変換後レジスタへ転送元であ
るバッファＢのアドレスを書き込む事によって、以降図
２に示すプロセッサ（１２）より出力されるアドレス
（２ａ）は、アドレス変換部（１１）を通ると、変換さ
れたアドレス（２ｂ）となり、このアドレス変換により
疑似的にデータを転送した如く見せかける。

【００１１】このアドレス変換部（１１）の詳細を図１
に示す。

【００１２】図３に示すバッファＢのデータをバッファ
Ｃに疑似的に転送するために、アドレス’１００００’
の変換前レジスタに図２に示すプロセッサ（１２）が図
３に示すバッファＣのアドレスを書き込む。図１におい
て、アドレスデコード部（１１ａ）がアクセスされたア
ドレスを判定し、アドレス’１００００’の変換前レジ
スタへのアクセスの場合で、なおかつコントロールバス
（３）よりのライト信号（３ａ）を判定し、ライト動作
の場合、変換前レジスタ（１１ｂ）へのライト信号（１
１ｃ）を発生し、データバス（１）よりのデータ（１
ａ，１ｂ）が書き込まれる。同様に、図３に示すアドレ
ス’１０００１’の変換後レジスタへのライトアクセス
の場合、図１に示す変換後レジスタ（１１ｄ）へのライ
ト信号（１１ｅ）を発生し、バッファＢのアドレスが書
き込まれる。ここで、図３に示す最上位アドレス（Ａ
４）はメモリか否かのデコードに使われ、最下位２ビッ
ト（Ａ１，Ａ０）はバッファＡ，バッファＢ，バッファ
Ｃ，バッファＤそれぞれの相対アドレスを示すものであ
るため、バッファＡ，バッファＢ，バッファＣ，バッフ
ァＤのアドレスを示すＡ３，Ａ２が変換の対象となる。

【００１３】こうする事により、以降図２に示すプロセ
ッサ（１２）よりメモリ（１３）へのアクセスのための
アドレスバス（２）は、図１の変換部（１１ｆ）内にて
変換される。具体的には、図２に示すプロセッサ（１
２）が図３に示すバッファＣをアクセスする場合、図１
において、入力されるアドレス線の（２ａ３）は’
１’，（２ａ２）は’０’となり、バッファＣのアドレ
スを記憶した変換前レジスタ（１１ｂ）と一致するた
め、比較部（１１ｇ）が一致信号（１１ｈ）を発生す
る。よって、３ビット目の入力アドレス線（２ａ３）は
変換部（１１ｆ）内の（１１ｆ３ｂ）が動作し、（１１
ｆ３ａ）が禁止となるため、バッファＢのアドレスを記
憶した変換後レジスタ（１１ｄ）の内容で出力（２ｂ
３）され、２ビット目の入力アドレス線（２ａ２）は変
換部（１１ｆ）内の（１１ｆ２ｂ）が動作し、（１１ｆ
２ａ）が禁止となるため、バッファＢのアドレスを記憶
した変換後レジスタ（１１ｄ）の内容で出力（２ｂ２）
される。

【００１４】こうする事で、図４のアドレス変換例に示
す通り、入力されたアドレスバス’０１０ＸＸ’は’０
０１ＸＸ’となり、図２に示すプロセッサ（１２）の出
力したアドレス（２ａ）は図３に示すバッファＣを指し
ているが、図２に示す変換されたアドレス（２ｂ）は、
図３に示すバッファＢを指すため、疑似的にバッファＢ
からバッファＣへ転送された形となり、図２に示すプロ
セッサ（１２）が個々に図３に示すバッファＢのデータ
をバッファＣへ転送する必要がなく、プロセッサ（１
２）の大幅な負荷軽減となる。

【００１５】

【発明の効果】以上説明したように、本発明はメモリ内
の任意のエリアから任意のエリアへデータを移す場合、
転送元のアドレスと転送先のアドレスをプロセッサが設
定するのみで疑似的にデータ転送を完了するので、プロ
セッサの大幅な負荷軽減につながる。

【図面の簡単な説明】

【図１】本発明のアドレス変換部のブロック図である。

【図２】本発明のシステムの全体ブロック図である。

【図３】図２のシステムのメモリマップである。

【図４】図２のアドレス変換例である。

【符号の説明】

（１） データバス （１ａ，１ｂ） データ線 （２） アドレスバス （２ａ） 変換前のアドレスバス （２ａ４） ４ビット目の変換前アドレス線 （２ａ３） ３ビット目の変換前アドレス線 （２ａ２） ２ビット目の変換前アドレス線 （２ａ１） １ビット目の変換前アドレス線 （２ａ０） ０ビット目の変換前アドレス線 （２ｂ） 変換後のアドレスバス （２ｂ４） ４ビット目の変換後アドレス線 （２ｂ３） ３ビット目の変換後アドレス線 （２ｂ２） ２ビット目の変換後アドレス線 （２ｂ１） １ビット目の変換後アドレス線 （２ａ０） ０ビット目の変換後アドレス線 （３） コントロールバス （３ａ） ライト信号線 （１１） アドレス変換部 （１１ａ） アドレスデコード部 （１１ｂ） 変換前レジスタ （１１ｃ） 変換前レジスタライト信号 （１１ｄ） 変換後レジスタ （１１ｅ） 変換後レジスタライト信号 （１１ｆ） アドレス変換部 （１１ｆ３ａ，１１ｆ３ｂ） ３ビット目のアドレス変
換部 （１１ｆ２ａ，１１ｆ２ｂ） ２ビット目のアドレス変
換部 （１１ｇ） アドレス比較部 （１１ｈ） アドレス一致信号線 （１２） プロセッサ （１３） メモリ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 プロセッサとメモリを有する情報処理装
   置において、前述のプロセッサよりの指示により、前述
   のプロセッサが出力するアドレスを変換する際の変換前
   のアドレスを記憶する手段と、前述のプロセッサよりの
   指示により、前述のプロセッサが出力するアドレスを変
   換する際の変換後のアドレスを記憶する手段と、前述の
   記憶した変換前のアドレスと前述のプロセッサが出力し
   たアドレスとを比較する手段と、前述のアドレス比較結
   果により、前述の記憶した変換後のアドレスと前述のプ
   ロセッサが出力したアドレスとを切り替える手段とを具
   備した情報処理装置。