JP2819240B2 - 浅い接合のソース／ドレーン領域とシリサイドを有するｍｏｓトランジスタの製造方法 - Google Patents
浅い接合のソース／ドレーン領域とシリサイドを有するｍｏｓトランジスタの製造方法Info
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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Description
【０００１】
【産業上の利用分野】本発明はＭＯＳトランジスタの製
造方法に関し、特に１回の金属熱処理工程により薄膜の
シリサイドを形成し、通常のイオン注入装置を利用して
浅い接合のソース／ドレーン領域を形成するＭＯＳトラ
ンジスタの製造方法に関する。
造方法に関し、特に１回の金属熱処理工程により薄膜の
シリサイドを形成し、通常のイオン注入装置を利用して
浅い接合のソース／ドレーン領域を形成するＭＯＳトラ
ンジスタの製造方法に関する。
【０００２】
【従来の技術】半導体集積技術の発達によって数ミクロ
ン以下のＭＯＳトランジスタが集積可能になった。高集
積化によりＭＯＳトランジスタの大きさが小さくなり、
かつＭＯＳトランジスタのソース／ドレーン領域の接合
深さも次第に浅くなった。接合の面抵抗は、接合深さに
反比例するソース／ドレーン領域の接合深さが徐々に浅
くなることにより、接合の面抵抗が増加されて素子の寄
生抵抗が増加した。
ン以下のＭＯＳトランジスタが集積可能になった。高集
積化によりＭＯＳトランジスタの大きさが小さくなり、
かつＭＯＳトランジスタのソース／ドレーン領域の接合
深さも次第に浅くなった。接合の面抵抗は、接合深さに
反比例するソース／ドレーン領域の接合深さが徐々に浅
くなることにより、接合の面抵抗が増加されて素子の寄
生抵抗が増加した。
【０００３】近年、超高集積回路を製造するにあたっ
て、寄生抵抗を減少させ素子特性を向上させるためにソ
ース／ドレーン領域にシリサイドを形成した。面抵抗は
比抵抗に比例し、接合深さに反比例する。例えばシリコ
ンの比抵抗は２００μΩcm程度であり、シリサイドの比
抵抗は、物質によって異なるが、５０μΩcm前後であ
る。したがって、浅い接合のソース／ドレーン領域にシ
リサイドを形成することにより寄生抵抗である接合の面
抵抗を減少させることができるようになった。
て、寄生抵抗を減少させ素子特性を向上させるためにソ
ース／ドレーン領域にシリサイドを形成した。面抵抗は
比抵抗に比例し、接合深さに反比例する。例えばシリコ
ンの比抵抗は２００μΩcm程度であり、シリサイドの比
抵抗は、物質によって異なるが、５０μΩcm前後であ
る。したがって、浅い接合のソース／ドレーン領域にシ
リサイドを形成することにより寄生抵抗である接合の面
抵抗を減少させることができるようになった。
【０００４】このようなシリサイド膜としてチタニウム
シリサイド（ＴｉＳｉ2） が広く知られている。ソース
／ドレーン領域にシリサイドを形成するというのは、下
記式のように接合を構成するシリコン基板との反応によ
る結果であるので、シリサイドの形成は、形成されたシ
リサイド膜厚さに対応する深さのシリコンからなるソー
ス／ドレーン領域の消耗を招く。Ｔｉ＋２Ｓｉ−ＴｉＳ
ｉ2したがって、形成されたシリサイド厚さ、すなわち
ソース／ドレーン領域の消耗された部分までも接合深さ
に加算されるので、超高集積素子を製造するには、厚さ
が薄く、かつ安定なシリサイド膜の形成技術が要求され
た。また電気的な面においても浅い接合のソース／ドレ
ーン領域に形成されるシリサイド膜は、シリサイドとシ
リコンとの界面が均一でなければならない。
シリサイド（ＴｉＳｉ2） が広く知られている。ソース
／ドレーン領域にシリサイドを形成するというのは、下
記式のように接合を構成するシリコン基板との反応によ
る結果であるので、シリサイドの形成は、形成されたシ
リサイド膜厚さに対応する深さのシリコンからなるソー
ス／ドレーン領域の消耗を招く。Ｔｉ＋２Ｓｉ−ＴｉＳ
ｉ2したがって、形成されたシリサイド厚さ、すなわち
ソース／ドレーン領域の消耗された部分までも接合深さ
に加算されるので、超高集積素子を製造するには、厚さ
が薄く、かつ安定なシリサイド膜の形成技術が要求され
た。また電気的な面においても浅い接合のソース／ドレ
ーン領域に形成されるシリサイド膜は、シリサイドとシ
リコンとの界面が均一でなければならない。
【０００５】シリサイドは、高融点金属とポリシリコン
との反応によって形成されるポリサイド（ｐｏｌｙｃｉ
ｄｅ）と、高融点金属とシリコンとの反応によって形成
されるサリサイド（ＳＡＬＩＣＩＤＥ．ｓｅｌｆ−ａｌ
ｉｇｎｅｄ ｓｉｌｉｃｉｄｅ）とに分けられる。図１
〜５は従来の浅い接合のソース／ドレーン領域にシリサ
イド膜が形成されたＭＯＳトランジスタの製造工程図で
ある。図１を参照すれば、一般の二重拡散法により基板
１１に低濃度のソース／ドレーン領域１５と高濃度のソ
ース／ドレーン領域１７を形成する。すなわちシリコン
基板１１上に一般のフィールド酸化工程を利用して素子
分離用フィールド酸化膜１２を形成し、チャネル領域上
方の基板１１上にゲート絶縁膜１３とポリシリコンから
なるゲート１４を順次形成する。ゲート１４をマスクと
して基板とは反対導電型を有する不純物をイオン注入し
て低濃度のソース／ドレーン領域１５を形成する。一般
の側壁スペーサ形成工程によりゲート１４の側壁にスペ
ーサ１６を形成した後、この側壁スペーサ１６とゲート
１４をマスクとして基板とは反対導電型を有する不純物
をイオン注入して高濃度のソース／ドレーン領域１７
を、前記低濃度のソース／ドレーン領域１５に隣接する
ように形成する。
との反応によって形成されるポリサイド（ｐｏｌｙｃｉ
ｄｅ）と、高融点金属とシリコンとの反応によって形成
されるサリサイド（ＳＡＬＩＣＩＤＥ．ｓｅｌｆ−ａｌ
ｉｇｎｅｄ ｓｉｌｉｃｉｄｅ）とに分けられる。図１
〜５は従来の浅い接合のソース／ドレーン領域にシリサ
イド膜が形成されたＭＯＳトランジスタの製造工程図で
ある。図１を参照すれば、一般の二重拡散法により基板
１１に低濃度のソース／ドレーン領域１５と高濃度のソ
ース／ドレーン領域１７を形成する。すなわちシリコン
基板１１上に一般のフィールド酸化工程を利用して素子
分離用フィールド酸化膜１２を形成し、チャネル領域上
方の基板１１上にゲート絶縁膜１３とポリシリコンから
なるゲート１４を順次形成する。ゲート１４をマスクと
して基板とは反対導電型を有する不純物をイオン注入し
て低濃度のソース／ドレーン領域１５を形成する。一般
の側壁スペーサ形成工程によりゲート１４の側壁にスペ
ーサ１６を形成した後、この側壁スペーサ１６とゲート
１４をマスクとして基板とは反対導電型を有する不純物
をイオン注入して高濃度のソース／ドレーン領域１７
を、前記低濃度のソース／ドレーン領域１５に隣接する
ように形成する。
【０００６】図２，３はチタニウムシリサイド膜（Ｔｉ
Ｓｉ2） の形成工程図を示したものである。基板全面に
わたって高融点金属であるチタニウム膜（Ｔｉ）１８を
薄く蒸着させた後、７００℃程の温度で１次熱処理工程
を行う。熱処理工程の際、シリコン原子（Ｓｉ）がチタ
ニウム膜１８へ移動して薄膜のチタニウム膜１８とシリ
コン基板１１との界面と、チタニウム膜１８とゲート膜
１４との界面においてシリコン（Ｓｉ）とチタニウム
（Ｔｉ）とが反応して、Ｃ49相を有するチタニウムシリ
サイド膜１９，２０が形成される。
Ｓｉ2） の形成工程図を示したものである。基板全面に
わたって高融点金属であるチタニウム膜（Ｔｉ）１８を
薄く蒸着させた後、７００℃程の温度で１次熱処理工程
を行う。熱処理工程の際、シリコン原子（Ｓｉ）がチタ
ニウム膜１８へ移動して薄膜のチタニウム膜１８とシリ
コン基板１１との界面と、チタニウム膜１８とゲート膜
１４との界面においてシリコン（Ｓｉ）とチタニウム
（Ｔｉ）とが反応して、Ｃ49相を有するチタニウムシリ
サイド膜１９，２０が形成される。
【０００７】図４を参照すれば、ＮＨ4ＯＨ／Ｈ2Ｏ2 溶
液でチタニウムシリサイド膜１９，２０以外のチタニウ
ム膜１８を全部除去する。これによりソース／ドレーン
領域１７上に形成されたチタニウムシリサイド膜１９は
サリサイドであり、ゲート１４上に形成されたチタニウ
ムシリサイド膜２０はポリサイドとなる。図５を参照す
れば、８００℃以上の温度で２次熱処理工程を行ってＣ
54相を有するチタニウムシリサイド膜１９′，２０′を
形成する。したがって浅い接合のソース／ドレーン領域
１７に薄膜のチタニウムシリサイド膜が形成されたＭＯ
Ｓトランジスタが得られる。
液でチタニウムシリサイド膜１９，２０以外のチタニウ
ム膜１８を全部除去する。これによりソース／ドレーン
領域１７上に形成されたチタニウムシリサイド膜１９は
サリサイドであり、ゲート１４上に形成されたチタニウ
ムシリサイド膜２０はポリサイドとなる。図５を参照す
れば、８００℃以上の温度で２次熱処理工程を行ってＣ
54相を有するチタニウムシリサイド膜１９′，２０′を
形成する。したがって浅い接合のソース／ドレーン領域
１７に薄膜のチタニウムシリサイド膜が形成されたＭＯ
Ｓトランジスタが得られる。
【０００８】２次熱処理工程を行ってチタニウムシリサ
イド膜を形成する理由は次の通りである。薄膜のチタニ
ウム膜を形成した後高温で熱処理すると、シリコン原子
が薄膜のチタニウム膜１８へ移動して図６に示すよう
に、Ｃ54相のチタニウムシリコン膜１９がソース／ドレ
ーン領域１７の表面のみならず、側壁スペーサ１６に沿
って不要な金属脚２１が形成される。この金属脚２１は
導電性物質であるので短絡の発生を招く。
イド膜を形成する理由は次の通りである。薄膜のチタニ
ウム膜を形成した後高温で熱処理すると、シリコン原子
が薄膜のチタニウム膜１８へ移動して図６に示すよう
に、Ｃ54相のチタニウムシリコン膜１９がソース／ドレ
ーン領域１７の表面のみならず、側壁スペーサ１６に沿
って不要な金属脚２１が形成される。この金属脚２１は
導電性物質であるので短絡の発生を招く。
【０００９】したがって低温で１次熱処理を行ってソー
ス／ドレーン領域１７の表面にのみチタニウムシリサイ
ド膜１９を形成し、残りのチタニウム膜を除去した後、
２次高温の熱処理を行って、金属脚の発生をなくしてチ
タニウムシリサイド膜を形成する。
ス／ドレーン領域１７の表面にのみチタニウムシリサイ
ド膜１９を形成し、残りのチタニウム膜を除去した後、
２次高温の熱処理を行って、金属脚の発生をなくしてチ
タニウムシリサイド膜を形成する。
【００１０】チタニウムシリサイド膜は、２つの同質異
像が存在する。１つはａ＝３．６２Å、ｂ＝１３．７６
Å、ｃ＝３．６０５Åの格子常数を有するＣ49斜方構造
のチタニウムシリサイド膜であり、もう１つはａ＝８．
２３６Å、ｂ＝４．７７３Å、ｃ＝８．５２３Åの格子
常数を有するＣ54構造のチタニウムシリサイド膜であ
る。半導体素子の製造時には、Ｃ54のＴｉＳｉが安定
し、かつ比抵抗が低いので、Ｃ54のＴｉＳｉを使用す
る。
像が存在する。１つはａ＝３．６２Å、ｂ＝１３．７６
Å、ｃ＝３．６０５Åの格子常数を有するＣ49斜方構造
のチタニウムシリサイド膜であり、もう１つはａ＝８．
２３６Å、ｂ＝４．７７３Å、ｃ＝８．５２３Åの格子
常数を有するＣ54構造のチタニウムシリサイド膜であ
る。半導体素子の製造時には、Ｃ54のＴｉＳｉが安定
し、かつ比抵抗が低いので、Ｃ54のＴｉＳｉを使用す
る。
【００１１】このように、ソース／ドレーン領域１７に
チタニウムシリサイド膜を形成する場合、形成されたシ
リサイド膜の厚さすなわち消耗した領域がソース／ドレ
ーン領域１７の接合深さに含まれるのでシリコンの消耗
は小さくなければならない。またシリサイド膜の厚さが
増加すれば増加するほどコンタクト抵抗は増加するので
シリサイド膜を３００Å以下の厚さで薄く形成すること
がよい。薄膜のシリサイド膜を形成するためには、その
前の工程においてチタニウム膜を薄く蒸着しなければな
らない。
チタニウムシリサイド膜を形成する場合、形成されたシ
リサイド膜の厚さすなわち消耗した領域がソース／ドレ
ーン領域１７の接合深さに含まれるのでシリコンの消耗
は小さくなければならない。またシリサイド膜の厚さが
増加すれば増加するほどコンタクト抵抗は増加するので
シリサイド膜を３００Å以下の厚さで薄く形成すること
がよい。薄膜のシリサイド膜を形成するためには、その
前の工程においてチタニウム膜を薄く蒸着しなければな
らない。
【００１２】しかしながら、薄膜のチタニウム膜とシリ
サイド膜の熱的特性が不安定であるので、後工程の２次
熱処理工程においてアグロメレーションが起こって素子
特性が低下するという問題点があった。また、従来方法
により形成されたチタニウムシリサイド膜は、その厚さ
が薄くなることによって発生する熱的不安定性に起因し
て、チタニウムシリサイド膜とシリコンからなるソース
／ドレーン領域１７間の界面において急激な屈曲が発生
される問題点があった。
サイド膜の熱的特性が不安定であるので、後工程の２次
熱処理工程においてアグロメレーションが起こって素子
特性が低下するという問題点があった。また、従来方法
により形成されたチタニウムシリサイド膜は、その厚さ
が薄くなることによって発生する熱的不安定性に起因し
て、チタニウムシリサイド膜とシリコンからなるソース
／ドレーン領域１７間の界面において急激な屈曲が発生
される問題点があった。
【００１３】浅い接合のソース／ドレーン領域と薄膜の
シリサイド膜を形成する方法の中、拡散ソースとしてシ
リサイドを利用する方法、すなわちＳＡＤＳ（Ｓｉｌｉ
ｃｉｄｅ Ａｓ Ｄｉｆｆｕｓｉｏｎ Ｓｏｕｒｃｅ）
方法が最も優れたものと知られてきた。このＳＡＤＳ方
法はＪ．ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｅｃ．１３９，１
９６，１９９２．によく開示されている。ＳＡＤＳ方法
はシリコン基板上にあらかじめシリサイド膜を形成さ
せ、このシリサイド膜にドーパントをイオン注入し、熱
処理してシリサイド内にあるドーパントをシリコン基板
へ拡散させて浅い接合のソース／ドレーン領域を形成す
る方法で、図１〜図５においてのソース／ドレーン領域
を形成した後にシリサイドをソース／ドレーン領域に形
成する方法とはその工程順序が異なる。
シリサイド膜を形成する方法の中、拡散ソースとしてシ
リサイドを利用する方法、すなわちＳＡＤＳ（Ｓｉｌｉ
ｃｉｄｅ Ａｓ Ｄｉｆｆｕｓｉｏｎ Ｓｏｕｒｃｅ）
方法が最も優れたものと知られてきた。このＳＡＤＳ方
法はＪ．ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｅｃ．１３９，１
９６，１９９２．によく開示されている。ＳＡＤＳ方法
はシリコン基板上にあらかじめシリサイド膜を形成さ
せ、このシリサイド膜にドーパントをイオン注入し、熱
処理してシリサイド内にあるドーパントをシリコン基板
へ拡散させて浅い接合のソース／ドレーン領域を形成す
る方法で、図１〜図５においてのソース／ドレーン領域
を形成した後にシリサイドをソース／ドレーン領域に形
成する方法とはその工程順序が異なる。
【００１４】図７〜１３は従来のＳＡＤＳ工程を利用し
たＭＯＳトランジスタの製造工程図である。図７を参照
すれば、シリコン基板３１上に一般のフィールド酸化工
程により素子分離用フィールド酸化膜３２を形成し、チ
ャネル領域の上部にゲート絶縁膜３３とポリシリコン膜
とからなるゲート３４を順次形成する。次に絶縁膜から
なるスペーサ３５をゲート３４の側壁に形成する。
たＭＯＳトランジスタの製造工程図である。図７を参照
すれば、シリコン基板３１上に一般のフィールド酸化工
程により素子分離用フィールド酸化膜３２を形成し、チ
ャネル領域の上部にゲート絶縁膜３３とポリシリコン膜
とからなるゲート３４を順次形成する。次に絶縁膜から
なるスペーサ３５をゲート３４の側壁に形成する。
【００１５】図８〜１１はシリサイド膜を形成する工程
を示すものである。これは図２〜５に示したシリサイド
膜の形成工程と同じである。すなわち基板全面にわたっ
て薄膜のチタニウム膜３６を蒸着させ、７００℃程の温
度で１次熱処理工程を行ってチタニウム膜３６とシリコ
ン基板３１との界面にＣ49相を有するチタニウムシリサ
イド膜３７を形成すると共に、ゲート３４とチタニウム
膜３６との界面にチタニウムシリサイド膜３８を形成す
る。
を示すものである。これは図２〜５に示したシリサイド
膜の形成工程と同じである。すなわち基板全面にわたっ
て薄膜のチタニウム膜３６を蒸着させ、７００℃程の温
度で１次熱処理工程を行ってチタニウム膜３６とシリコ
ン基板３１との界面にＣ49相を有するチタニウムシリサ
イド膜３７を形成すると共に、ゲート３４とチタニウム
膜３６との界面にチタニウムシリサイド膜３８を形成す
る。
【００１６】反応しないチタニウム膜３６をＮＨ4ＯＨ
／Ｈ2Ｏ2 溶液で全部除去した後、８００℃以上の温度
で２次熱処理工程を行ってＣ54相を有するチタニウムシ
リサイド膜３７′，３８′を形成する。図１２を参照す
れば、チタニウムシリサイド膜３７′，３８′を形成し
た後１０ＫｅＶ程の低加速エネルギーを利用して基板と
反対導電型の不純物をチタニウムシリサイド膜３７′，
３８′にイオン注入する。この時ｎ型基板（ＮＭＯＳ）
の場合にはＡｓ+イオンを注入し、ｐ型基板（ＰＭＯ
Ｓ）の場合にはＢＦ+イオンを注入する。
／Ｈ2Ｏ2 溶液で全部除去した後、８００℃以上の温度
で２次熱処理工程を行ってＣ54相を有するチタニウムシ
リサイド膜３７′，３８′を形成する。図１２を参照す
れば、チタニウムシリサイド膜３７′，３８′を形成し
た後１０ＫｅＶ程の低加速エネルギーを利用して基板と
反対導電型の不純物をチタニウムシリサイド膜３７′，
３８′にイオン注入する。この時ｎ型基板（ＮＭＯＳ）
の場合にはＡｓ+イオンを注入し、ｐ型基板（ＰＭＯ
Ｓ）の場合にはＢＦ+イオンを注入する。
【００１７】図１３を参照すれば、１０００℃の温度で
熱処理工程を行ってチタニウムシリサイド膜３７′，３
８′にイオン注入された不純物を基板３１へ拡散させ
る。これにより浅い接合のソース／ドレーン領域３９が
形成されてシリサイドと浅い接合のソース／ドレーン領
域を有するＭＯＳトランジスタが得られる。このＳＡＤ
Ｓ方法は、イオン注入の直後のドーパントはチタニウム
シリサイド内にのみ分布されなければならない。
熱処理工程を行ってチタニウムシリサイド膜３７′，３
８′にイオン注入された不純物を基板３１へ拡散させ
る。これにより浅い接合のソース／ドレーン領域３９が
形成されてシリサイドと浅い接合のソース／ドレーン領
域を有するＭＯＳトランジスタが得られる。このＳＡＤ
Ｓ方法は、イオン注入の直後のドーパントはチタニウム
シリサイド内にのみ分布されなければならない。
【００１８】通常のイオン注入工程は、３０ＫｅＶ以上
の加速エネルギーのみで可能である。もしイオン注入エ
ネルギーが大き過ぎてシリコン基板までドーパントが分
布されるとイオン注入時のノックオン効果によってリー
ク電流が増加することとなる。これを防止するために
は、３０ｎｍ以下の薄膜のシリサイド膜内にのみドーパ
ントが分布されるように、１０ＫｅＶ前後の低エネルギ
ーイオン注入装置を利用しなければならない。
の加速エネルギーのみで可能である。もしイオン注入エ
ネルギーが大き過ぎてシリコン基板までドーパントが分
布されるとイオン注入時のノックオン効果によってリー
ク電流が増加することとなる。これを防止するために
は、３０ｎｍ以下の薄膜のシリサイド膜内にのみドーパ
ントが分布されるように、１０ＫｅＶ前後の低エネルギ
ーイオン注入装置を利用しなければならない。
【００１９】
【発明が解決しようとする課題】しかしながら、このよ
うな場合、スールプットおよび安定性の面から、大きな
問題がある。すなわち１０ＫｅＶ程の低い加速エネルギ
ーを利用してチタニウムシリサイド膜内にのみドーパン
トを分布させるためには、Ｇｅ+ 等のイオンを、先に基
板にイオン注入して基板を初期非晶質化（ｐｒｅａｍｏ
ｒｐｈｉｚａｔｉｏｎ）させなければならない。又、Ｓ
ＡＤＳ方法を利用する場合にも、２回の熱処理によりチ
タニウムシリサイド膜を形成させなければならないの
で、図１〜図５の従来方法における問題点も発生され
る。本発明は上記問題点を解消するためのもので、工程
を単純化し特性を向上させた薄膜のシリサイドのような
浅い接合のソース／ドレーン領域を有するＭＯＳトラン
ジスタの製造方法を提供することを目的とする。
うな場合、スールプットおよび安定性の面から、大きな
問題がある。すなわち１０ＫｅＶ程の低い加速エネルギ
ーを利用してチタニウムシリサイド膜内にのみドーパン
トを分布させるためには、Ｇｅ+ 等のイオンを、先に基
板にイオン注入して基板を初期非晶質化（ｐｒｅａｍｏ
ｒｐｈｉｚａｔｉｏｎ）させなければならない。又、Ｓ
ＡＤＳ方法を利用する場合にも、２回の熱処理によりチ
タニウムシリサイド膜を形成させなければならないの
で、図１〜図５の従来方法における問題点も発生され
る。本発明は上記問題点を解消するためのもので、工程
を単純化し特性を向上させた薄膜のシリサイドのような
浅い接合のソース／ドレーン領域を有するＭＯＳトラン
ジスタの製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に本発明によれば、シリコン基板上にフィールド酸化工
程により素子分離用フィールド酸化膜を形成するステッ
プと、シリコン基板上にゲート絶縁膜とポリシリコン膜
とからなるゲートを形成するステップと、ゲート側壁に
スペーサを形成するステップと、基板全面にわたってチ
タニウム過剰のチタニウム窒化膜を蒸着させるステップ
と、熱処理工程を行ってチタニウム窒化膜とゲートとの
界面、およびシリコン基板とチタニウム窒化膜との界面
にチタニウムシリサイド膜をそれぞれ形成し、フィール
ド酸化膜及び側壁スペーサとチタニウム膜との界面にＴ
ｉｘＯｙＮｚ膜を形成するステップと、基板全面にわた
ってドーパントをイオン注入するステップと、熱処理工
程を行ってチタニウム窒化膜内にイオン注入されたドー
パントをシリコン基板に拡散させて浅い接合のソース／
ドレーン領域を形成するステップと、チタニウムシリサ
イド膜を除いた非反応チタニウム窒化膜と反応されたＴ
ｉｘＯｙＮｚ膜をＮＨ4ＯＨ／Ｈ2Ｏ2 溶液で選択的に除
去するステップと、を含む薄膜のシリサイドと浅い接合
のソース／ドレーン領域を有するＭＯＳトランジスタの
製造方法を提供する。
に本発明によれば、シリコン基板上にフィールド酸化工
程により素子分離用フィールド酸化膜を形成するステッ
プと、シリコン基板上にゲート絶縁膜とポリシリコン膜
とからなるゲートを形成するステップと、ゲート側壁に
スペーサを形成するステップと、基板全面にわたってチ
タニウム過剰のチタニウム窒化膜を蒸着させるステップ
と、熱処理工程を行ってチタニウム窒化膜とゲートとの
界面、およびシリコン基板とチタニウム窒化膜との界面
にチタニウムシリサイド膜をそれぞれ形成し、フィール
ド酸化膜及び側壁スペーサとチタニウム膜との界面にＴ
ｉｘＯｙＮｚ膜を形成するステップと、基板全面にわた
ってドーパントをイオン注入するステップと、熱処理工
程を行ってチタニウム窒化膜内にイオン注入されたドー
パントをシリコン基板に拡散させて浅い接合のソース／
ドレーン領域を形成するステップと、チタニウムシリサ
イド膜を除いた非反応チタニウム窒化膜と反応されたＴ
ｉｘＯｙＮｚ膜をＮＨ4ＯＨ／Ｈ2Ｏ2 溶液で選択的に除
去するステップと、を含む薄膜のシリサイドと浅い接合
のソース／ドレーン領域を有するＭＯＳトランジスタの
製造方法を提供する。
【００２１】
【実施例】以下、本発明の実施例を図面に基づいて詳述
する。図１４〜１８は本発明のＳＡＤＳ工程を利用し
た、薄膜のシリサイドと浅い接合のソース／ドレーン領
域を有するＭＯＳトランジスタの製造工程図である。図
１４のように、シリコン基板４１上にフィールド酸化工
程によりフィールド酸化膜４２を形成し、チャネル領域
上にゲート絶縁膜４３とポリシリコン膜とからなるゲー
ト４４を順次形成する。またゲート３４の側壁に酸化膜
からなるスペーサ４５を形成する。
する。図１４〜１８は本発明のＳＡＤＳ工程を利用し
た、薄膜のシリサイドと浅い接合のソース／ドレーン領
域を有するＭＯＳトランジスタの製造工程図である。図
１４のように、シリコン基板４１上にフィールド酸化工
程によりフィールド酸化膜４２を形成し、チャネル領域
上にゲート絶縁膜４３とポリシリコン膜とからなるゲー
ト４４を順次形成する。またゲート３４の側壁に酸化膜
からなるスペーサ４５を形成する。
【００２２】図１５のように、基板全面にわたって過剰
のチタニウムが含まれたチタニウム窒化膜（Ｔｉ−ｅｘ
ｃｅｓｓｅｄ ＴｉＮＸ．０＜ｘ＜１）４６を反応性ス
パッタリング法により薄く蒸着させる。図１６のよう
に、窒素あるいはアンモニア雰囲気において８００℃程
の温度で急速な熱処理工程を行う。
のチタニウムが含まれたチタニウム窒化膜（Ｔｉ−ｅｘ
ｃｅｓｓｅｄ ＴｉＮＸ．０＜ｘ＜１）４６を反応性ス
パッタリング法により薄く蒸着させる。図１６のよう
に、窒素あるいはアンモニア雰囲気において８００℃程
の温度で急速な熱処理工程を行う。
【００２３】この熱処理の相分離現象によりシリコン基
板４１とチタニウム窒化膜４６との界面においては、シ
リサイドであるＣ５４相のチタニウムシリサイド膜４７
が形成され、ポリシリコン膜からなるゲート４４とチタ
ニウム窒化膜４６との界面においてはポリサイドである
Ｃ５４相のチタニウムシリサイド膜４９が形成される。
また、フィールド酸化膜４２とチタニウム窒化膜４６と
の界面、および側壁スペーサ４５とチタニウム窒化膜４
６との界面においては、チタニウムの大きい酸化エネル
ギーによりＴｉｘＯｙＮｚ膜４８が形成される。これは
チタニウム（Ｔｉ）の酸化エネルギーがシリコン酸化膜
（ＳｉＯ２）に比べて大きいためである。この時、相分
離現象により形成されるチタニウムシリサイド膜４７は
薄膜のチタニウム窒化膜（ＴｉＮｘ）のｘ値に依存す
る。すなわちｘ値が大きければ大きいほど、形成される
ＴｉＳｉ膜の厚さは厚くなる。 ｘ＝０．３である時ＴｉＮ／ＴｉＳｉ２の厚さ比は約
１：１となる。
板４１とチタニウム窒化膜４６との界面においては、シ
リサイドであるＣ５４相のチタニウムシリサイド膜４７
が形成され、ポリシリコン膜からなるゲート４４とチタ
ニウム窒化膜４６との界面においてはポリサイドである
Ｃ５４相のチタニウムシリサイド膜４９が形成される。
また、フィールド酸化膜４２とチタニウム窒化膜４６と
の界面、および側壁スペーサ４５とチタニウム窒化膜４
６との界面においては、チタニウムの大きい酸化エネル
ギーによりＴｉｘＯｙＮｚ膜４８が形成される。これは
チタニウム（Ｔｉ）の酸化エネルギーがシリコン酸化膜
（ＳｉＯ２）に比べて大きいためである。この時、相分
離現象により形成されるチタニウムシリサイド膜４７は
薄膜のチタニウム窒化膜（ＴｉＮｘ）のｘ値に依存す
る。すなわちｘ値が大きければ大きいほど、形成される
ＴｉＳｉ膜の厚さは厚くなる。 ｘ＝０．３である時ＴｉＮ／ＴｉＳｉ２の厚さ比は約
１：１となる。
【００２４】３０ＫｅＶ以上の加速エネルギーを利用し
たイオン注入工程においても、すべてのドーパントが薄
膜のチタニウム窒化膜４７内に拘束されるので、イオン
注入の後熱処理を行ってドーパントを基板に拡散させる
としても、電気的な特性を変化させない。したがって、
本発明の実施例においては、８００℃以上の高温で急速
な熱処理工程を行っても、前述したような金属脚は形成
されない。これは高温での熱処理時にチタニウム窒化膜
４６と側壁スペーサ４５との界面において、相分離現象
により酸化膜４８が形成されるから、チタニウムシリサ
イド膜４７がシリコン基板４１にのみ形成されて、側壁
スペーサ４５の方に金属脚は形成されないこととなる。
たイオン注入工程においても、すべてのドーパントが薄
膜のチタニウム窒化膜４７内に拘束されるので、イオン
注入の後熱処理を行ってドーパントを基板に拡散させる
としても、電気的な特性を変化させない。したがって、
本発明の実施例においては、８００℃以上の高温で急速
な熱処理工程を行っても、前述したような金属脚は形成
されない。これは高温での熱処理時にチタニウム窒化膜
４６と側壁スペーサ４５との界面において、相分離現象
により酸化膜４８が形成されるから、チタニウムシリサ
イド膜４７がシリコン基板４１にのみ形成されて、側壁
スペーサ４５の方に金属脚は形成されないこととなる。
【００２５】図１７に示すように、基板全面にわたっ
て、ドーパントすなわち基板４１とは反対導電型の不純
物をイオン注入する。熱処理工程を行うと、チタニウム
シリサイド膜４７内にイオン注入されている不純物が基
板４１へ拡散されて浅い接合のソース／ドレーン領域５
０が形成される。図１８のように、ＮＨ4ＯＨ／Ｈ2Ｏ2
溶液またはその他酸溶液でチタニウムシリサイド膜４
８，４９以外の残っているチタニウム窒化膜４６とＴｉ
ｘＯｙＮｚ膜５０を選択的に除去すると、浅い接合のソ
ース／ドレーン領域５１とシリサイド膜を有するＭＯＳ
トランジスタが得られる。
て、ドーパントすなわち基板４１とは反対導電型の不純
物をイオン注入する。熱処理工程を行うと、チタニウム
シリサイド膜４７内にイオン注入されている不純物が基
板４１へ拡散されて浅い接合のソース／ドレーン領域５
０が形成される。図１８のように、ＮＨ4ＯＨ／Ｈ2Ｏ2
溶液またはその他酸溶液でチタニウムシリサイド膜４
８，４９以外の残っているチタニウム窒化膜４６とＴｉ
ｘＯｙＮｚ膜５０を選択的に除去すると、浅い接合のソ
ース／ドレーン領域５１とシリサイド膜を有するＭＯＳ
トランジスタが得られる。
【００２６】
【発明の効果】以上説明したように、本発明の浅い接合
のソース／ドレーン領域とシリサイドを有するＭＯＳト
ランジスタの製造方法によれば、チタニウム過剰のチタ
ニウム窒化膜が相分離される現象を利用して、１回の急
速な熱処理工程により、薄膜のシリサイド膜を形成する
ことができるので、従来２回の熱処理工程に比べて工程
の単純化が達成され、消耗が最小化されて浅い接合に適
合なチタニウムシリサイド膜を得ることが出来かつ、コ
ンタクト抵抗の増加が防止される。又、高温の熱処理を
施しても相分離現象により金属脚の形成を防止すること
ができ、これにより特性を向上させることができるよう
になる。しかも３０ＫｅＶ以上の加速エネルギーを有す
る通常のイオン注入装置を利用して浅い接合のソース／
ドレーン領域を形成することができるので、接合の面抵
抗などの寄生抵抗が減少でき、特性が向上される。
のソース／ドレーン領域とシリサイドを有するＭＯＳト
ランジスタの製造方法によれば、チタニウム過剰のチタ
ニウム窒化膜が相分離される現象を利用して、１回の急
速な熱処理工程により、薄膜のシリサイド膜を形成する
ことができるので、従来２回の熱処理工程に比べて工程
の単純化が達成され、消耗が最小化されて浅い接合に適
合なチタニウムシリサイド膜を得ることが出来かつ、コ
ンタクト抵抗の増加が防止される。又、高温の熱処理を
施しても相分離現象により金属脚の形成を防止すること
ができ、これにより特性を向上させることができるよう
になる。しかも３０ＫｅＶ以上の加速エネルギーを有す
る通常のイオン注入装置を利用して浅い接合のソース／
ドレーン領域を形成することができるので、接合の面抵
抗などの寄生抵抗が減少でき、特性が向上される。
【図１】 従来の浅い接合のソース／ドレーン領域とシ
リサイドを有するＭＯＳトランジスタの製造工程図であ
る。
リサイドを有するＭＯＳトランジスタの製造工程図であ
る。
【図２】 従来の浅い接合のソース／ドレーン領域とシ
リサイドを有するＭＯＳトランジスタの製造工程図であ
る。
リサイドを有するＭＯＳトランジスタの製造工程図であ
る。
【図３】 従来の浅い接合のソース／ドレーン領域とシ
リサイドを有するＭＯＳトランジスタの製造工程図であ
る。
リサイドを有するＭＯＳトランジスタの製造工程図であ
る。
【図４】 従来の浅い接合のソース／ドレーン領域とシ
リサイドを有するＭＯＳトランジスタの製造工程図であ
る。
リサイドを有するＭＯＳトランジスタの製造工程図であ
る。
【図５】 従来の浅い接合のソース／ドレーン領域とシ
リサイドを有するＭＯＳトランジスタの製造工程図であ
る。
リサイドを有するＭＯＳトランジスタの製造工程図であ
る。
【図６】 従来のシリサイド膜の形成の際、金属脚の生
成を説明するための図である。
成を説明するための図である。
【図７】 従来のＳＡＤＳ工程を利用したＭＯＳトラン
ジスタの製造工程図である。
ジスタの製造工程図である。
【図８】 従来のＳＡＤＳ工程を利用したＭＯＳトラン
ジスタの製造工程図である。
ジスタの製造工程図である。
【図９】 従来のＳＡＤＳ工程を利用したＭＯＳトラン
ジスタの製造工程図である。
ジスタの製造工程図である。
【図１０】 従来のＳＡＤＳ工程を利用したＭＯＳトラ
ンジスタの製造工程図である。
ンジスタの製造工程図である。
【図１１】 従来のＳＡＤＳ工程を利用したＭＯＳトラ
ンジスタの製造工程図である。
ンジスタの製造工程図である。
【図１２】 従来のＳＡＤＳ工程を利用したＭＯＳトラ
ンジスタの製造工程図である。
ンジスタの製造工程図である。
【図１３】 従来のＳＡＤＳ工程を利用したＭＯＳトラ
ンジスタの製造工程図である。
ンジスタの製造工程図である。
【図１４】 本発明のＳＡＤＳ工程を利用したＭＯＳト
ランジスタの製造工程図である。
ランジスタの製造工程図である。
【図１５】 本発明のＳＡＤＳ工程を利用したＭＯＳト
ランジスタの製造工程図である。
ランジスタの製造工程図である。
【図１６】 本発明のＳＡＤＳ工程を利用したＭＯＳト
ランジスタの製造工程図である。
ランジスタの製造工程図である。
【図１７】 本発明のＳＡＤＳ工程を利用したＭＯＳト
ランジスタの製造工程図である。
ランジスタの製造工程図である。
【図１８】 本発明のＳＡＤＳ工程を利用したＭＯＳト
ランジスタの製造工程図である。
ランジスタの製造工程図である。
４１…シリコン基板、４２…フィールド酸化膜、４３…
ゲート絶縁膜、４４…ゲート、４５…側壁スペーサ、４
６…チタニウム窒化膜、４７…チタニウムシリコン膜
（サリサイド）、４８…ＴｉｘＯｙＮｚ膜、４９…チタ
ニウムシリサイド膜（ポリサイド）、５０…浅い接合の
ソース／ドレーン領域。
ゲート絶縁膜、４４…ゲート、４５…側壁スペーサ、４
６…チタニウム窒化膜、４７…チタニウムシリコン膜
（サリサイド）、４８…ＴｉｘＯｙＮｚ膜、４９…チタ
ニウムシリサイド膜（ポリサイド）、５０…浅い接合の
ソース／ドレーン領域。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78
Claims (4)
- 【請求項１】 シリコン基板（４１）上にフィールド酸
化工程によりフィールド酸化膜（４２）を形成するステ
ップと、 シリコン基板（４１）上に薄膜の絶縁膜とポリシリコン
膜を蒸着させパターニングしてゲート絶縁膜（４３）と
ゲート（４４）を形成し、ゲート（４４）の形成された
部分をのぞいたシリコン基板（４１）を露出させるステ
ップと、 ゲート（４４）の側壁に酸化膜からなるスペーサ（４
５）を形成するステップと、 その上に薄いチタニウム窒化膜（４６）を蒸着させるス
テップと、 基板全面にわたって８００℃以上で急速な熱処理工程を
行って露出されたシリコン基板（４１）とチタニウム窒
化膜（４６）との界面、及びゲート（４４）とチタニウ
ム窒化膜（４６）との界面にチタニウムシリサイド膜
（４７），（４９）をそれぞれ形成し、かつフィールド
酸化膜（４２）及び側壁スペーサ（４５）とチタニウム
窒化膜（４６）との界面にＴｉｘＯｙＮｚ膜（４８）を
形成するステップと、 基板全面にわたって基板とは反対導電型を有する不純物
をイオン注入するステップと、 熱処理工程を行ってチタニウムシリサイド膜（４７）内
にイオン注入された不純物を基板（４１）に拡散させて
浅い接合のソース／ドレーン領域（５０）を形成するス
テップと、 チタニウムシリサイド膜（４８），（４９）以外の残っ
ているチタニウム窒化膜（４６）とＴｉｘＯｙＮｚ膜
（４８）を除去するステップと、 を含む浅い接合のソース／ドレーン領域とシリサイドを
有するＭＯＳトランジスタの製造方法。 - 【請求項２】 チタニウム窒化膜（４６）は、反応性ス
パッタリング法で蒸着させる請求項１記載の浅い接合の
ソース／ドレーン領域とシリサイドを有するＭＯＳトラ
ンジスタの製造方法。 - 【請求項３】 急速な熱処理工程は、窒素またはアンモ
ニア雰囲気で行う請求項１記載の浅い接合のソース／ド
レーン領域とシリサイドを有するＭＯＳトランジスタの
製造方法。 - 【請求項４】 イオン注入時、３０ＫｅＶ程度の加速エ
ネルギーを有する通常のイオン注入装置を利用する請求
項１記載の浅い接合のソース／ドレーン領域とシリサイ
ドを有するＭＯＳトランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR28018/1993 | 1993-12-16 | ||
| KR1019930028018A KR0135163B1 (ko) | 1993-12-16 | 1993-12-16 | 얕은 접합의 소오스/드레인영역과 실리사이드를 갖는 모스트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202195A JPH07202195A (ja) | 1995-08-04 |
| JP2819240B2 true JP2819240B2 (ja) | 1998-10-30 |
Family
ID=19371247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6163338A Expired - Fee Related JP2819240B2 (ja) | 1993-12-16 | 1994-06-23 | 浅い接合のソース／ドレーン領域とシリサイドを有するｍｏｓトランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5607884A (ja) |
| JP (1) | JP2819240B2 (ja) |
| KR (1) | KR0135163B1 (ja) |
| DE (1) | DE4406849C2 (ja) |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5849634A (en) * | 1994-04-15 | 1998-12-15 | Sharp Kk | Method of forming silicide film on silicon with oxygen concentration below 1018 /cm3 |
| US5648673A (en) * | 1994-12-28 | 1997-07-15 | Nippon Steel Corporation | Semiconductor device having metal silicide film on impurity diffused layer or conductive layer |
| JP2785772B2 (ja) * | 1995-11-20 | 1998-08-13 | 日本電気株式会社 | 半導体装置の製造方法 |
| TW353206B (en) | 1997-05-17 | 1999-02-21 | United Microelectronics Corp | Process for producing self-aligned salicide having high temperature stability |
| US5953614A (en) * | 1997-10-09 | 1999-09-14 | Lsi Logic Corporation | Process for forming self-aligned metal silicide contacts for MOS structure using single silicide-forming step |
| US6242330B1 (en) * | 1997-12-19 | 2001-06-05 | Advanced Micro Devices, Inc. | Process for breaking silicide stringers extending between silicide areas of different active regions |
| KR100510472B1 (ko) * | 1998-06-30 | 2005-10-25 | 삼성전자주식회사 | 반도체소자에서의 얕은 접합 형성방법 |
| US6297115B1 (en) | 1998-11-06 | 2001-10-02 | Advanced Micro Devices, Inc. | Cmos processs with low thermal budget |
| US6225173B1 (en) | 1998-11-06 | 2001-05-01 | Advanced Micro Devices, Inc. | Recessed channel structure for manufacturing shallow source/drain extensions |
| US6180476B1 (en) * | 1998-11-06 | 2001-01-30 | Advanced Micro Devices, Inc. | Dual amorphization implant process for ultra-shallow drain and source extensions |
| US6200869B1 (en) | 1998-11-06 | 2001-03-13 | Advanced Micro Devices, Inc. | Method of fabricating an integrated circuit with ultra-shallow source/drain extensions |
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