JPH0611074B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0611074B2 JPH0611074B2 JP60056409A JP5640985A JPH0611074B2 JP H0611074 B2 JPH0611074 B2 JP H0611074B2 JP 60056409 A JP60056409 A JP 60056409A JP 5640985 A JP5640985 A JP 5640985A JP H0611074 B2 JPH0611074 B2 JP H0611074B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- semiconductor device
- refractory metal
- impurity concentration
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000000034 method Methods 0.000 title description 6
- 239000012535 impurity Substances 0.000 claims description 35
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 23
- 229910052710 silicon Inorganic materials 0.000 claims description 23
- 239000010703 silicon Substances 0.000 claims description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 19
- 229910021332 silicide Inorganic materials 0.000 claims description 15
- 239000003870 refractory metal Substances 0.000 claims description 14
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 14
- 238000010438 heat treatment Methods 0.000 claims description 11
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 10
- 229910052719 titanium Inorganic materials 0.000 claims description 10
- 239000010936 titanium Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 2
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 239000011733 molybdenum Substances 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 229910052787 antimony Inorganic materials 0.000 claims 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims 1
- 229910052785 arsenic Inorganic materials 0.000 claims 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims 1
- 239000000203 mixture Substances 0.000 claims 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 8
- 238000000137 annealing Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置、特にＭＯＳ型トランジスタとそ
の集積回路のゲート電極及び配線に高融点金属シリサイ
ドを用いた装置の製造方法に関するものである。
の集積回路のゲート電極及び配線に高融点金属シリサイ
ドを用いた装置の製造方法に関するものである。
第２図は、ＭＯＳ型トランジスタにおける従来の高融点
金属シリサイド電極及び配線膜の製造方法を説明するた
めの半導体基板の断面図である。第２図(a)において、
１はシリコン基板、２はフィールド酸化膜、３はゲート
酸化膜、４は多結晶シリコンである。この第２図(a)に
示すようにパターニングした後、第２電導形の不純物を
イオン注入し、さらにイオン注入層のアニールのための
熱処理を行なってソース，ドレイン不純物層５ａ，５ｂ
を形成する（第２図(b)）。次に、第２図(c)に示すよう
にＣＶＤ法等によりシリコン酸化膜６を形成する。この
後、リアクティイブイオンエッチング法で全面エッチン
グすることにより、第２図(d)に示すようなシリコン酸
化膜のサイドウォールを形成する。そして、第２図(e)
に示すように、スパッタリング法，蒸着法，ＣＶＤ法等
によりチタン膜７を形成する。これを６００℃程度の温
度でアニールし、第２図(f)に示すようにチタンとシリ
コンの接触する部分のみ反応させ、チタンシリサイド膜
８を形成する。次に、Ｈ2Ｏ：Ｈ2Ｏ2：ＮＨ4ＯＨ＝５：
１：１の溶液をエッチング液として選択的に未反応チタ
ン７のみを除去し、第２図(g)のようにする。この後、
８００℃でアニールしてチタンシリサイド膜８のシート
抵抗を下げる。
金属シリサイド電極及び配線膜の製造方法を説明するた
めの半導体基板の断面図である。第２図(a)において、
１はシリコン基板、２はフィールド酸化膜、３はゲート
酸化膜、４は多結晶シリコンである。この第２図(a)に
示すようにパターニングした後、第２電導形の不純物を
イオン注入し、さらにイオン注入層のアニールのための
熱処理を行なってソース，ドレイン不純物層５ａ，５ｂ
を形成する（第２図(b)）。次に、第２図(c)に示すよう
にＣＶＤ法等によりシリコン酸化膜６を形成する。この
後、リアクティイブイオンエッチング法で全面エッチン
グすることにより、第２図(d)に示すようなシリコン酸
化膜のサイドウォールを形成する。そして、第２図(e)
に示すように、スパッタリング法，蒸着法，ＣＶＤ法等
によりチタン膜７を形成する。これを６００℃程度の温
度でアニールし、第２図(f)に示すようにチタンとシリ
コンの接触する部分のみ反応させ、チタンシリサイド膜
８を形成する。次に、Ｈ2Ｏ：Ｈ2Ｏ2：ＮＨ4ＯＨ＝５：
１：１の溶液をエッチング液として選択的に未反応チタ
ン７のみを除去し、第２図(g)のようにする。この後、
８００℃でアニールしてチタンシリサイド膜８のシート
抵抗を下げる。
第３図には、Ｐ型シリコン基板に砒素を注入したもの
（表面不純物濃度８×１０20／cm3：図中破線）と、し
ていないもの（表面不純物濃度１×１０15／cm3：図中
実線）にチタン膜をスパッタリング法により形成し、６
５０℃でシリサイド化したときの後方散乱スペクトルを
示す。この図より、下地シリコン基板に高濃度の不純物
層がある場合、即ち図中破線で示したものは、シリコン
が表面方向（図中右側）に拡がっておらず、シリサイド
反応が抑制されていることがわかる。また、リン等にお
いても同様である。このことから、シリサイド反応は下
地シリコンの表面不純物濃度に強く依存することがわか
る。
（表面不純物濃度８×１０20／cm3：図中破線）と、し
ていないもの（表面不純物濃度１×１０15／cm3：図中
実線）にチタン膜をスパッタリング法により形成し、６
５０℃でシリサイド化したときの後方散乱スペクトルを
示す。この図より、下地シリコン基板に高濃度の不純物
層がある場合、即ち図中破線で示したものは、シリコン
が表面方向（図中右側）に拡がっておらず、シリサイド
反応が抑制されていることがわかる。また、リン等にお
いても同様である。このことから、シリサイド反応は下
地シリコンの表面不純物濃度に強く依存することがわか
る。
ところで、多結晶シリコン４は、通常閾値電圧の安定化
などのためにリン等の不純物が高濃度（表面不純物濃度
８×１０20／cm3〜１×１０21／cm3）に注入されてい
る。一方、ソース，ドレイン不純物層５ａ，５ｂの表面
不純物濃度は１〜２×１０20／cm3程度である。このよ
うに、多結晶シリコンとシリコン基板の表面不純物濃度
が５〜１０倍程度異なるため、前述したように、得られ
るシリサイドの膜厚がシリコン基板上より多結晶シリコ
ン上の方が薄くなり、その結果多結晶シリコン上のチタ
ンシリサイド膜の方が、高抵抗になるという問題があっ
た。
などのためにリン等の不純物が高濃度（表面不純物濃度
８×１０20／cm3〜１×１０21／cm3）に注入されてい
る。一方、ソース，ドレイン不純物層５ａ，５ｂの表面
不純物濃度は１〜２×１０20／cm3程度である。このよ
うに、多結晶シリコンとシリコン基板の表面不純物濃度
が５〜１０倍程度異なるため、前述したように、得られ
るシリサイドの膜厚がシリコン基板上より多結晶シリコ
ン上の方が薄くなり、その結果多結晶シリコン上のチタ
ンシリサイド膜の方が、高抵抗になるという問題があっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、多結晶シリコン上とシリコン基板上のシリサ
イドの抵抗をほぼ同程度に低抵抗とすることのできる半
導体装置の製造方法を得ることを目的としている。
たもので、多結晶シリコン上とシリコン基板上のシリサ
イドの抵抗をほぼ同程度に低抵抗とすることのできる半
導体装置の製造方法を得ることを目的としている。
この発明に係る半導体装置の製造方法においては、シリ
コン基板上に不純物イオンが導入されたポリシリコンよ
りあるゲート電極を形成する工程と、上記ゲート電極の
不純物濃度とほぼ等しい濃度となるようなイオン注入量
で全面にイオン注入し、熱処理後ソース，ドレイン領域
を形成する工程と、全面にシリコン酸化膜を形成後エッ
チングによりゲート電極にサイドウォールを形成する工
程と、全面に高融点金属層を形成後熱処理により高融点
金属シリサイド膜を形成する工程と、エッチングにより
未反応高融点金属層を除去し、熱処理を行なう工程とを
設けるようにしたものである。
コン基板上に不純物イオンが導入されたポリシリコンよ
りあるゲート電極を形成する工程と、上記ゲート電極の
不純物濃度とほぼ等しい濃度となるようなイオン注入量
で全面にイオン注入し、熱処理後ソース，ドレイン領域
を形成する工程と、全面にシリコン酸化膜を形成後エッ
チングによりゲート電極にサイドウォールを形成する工
程と、全面に高融点金属層を形成後熱処理により高融点
金属シリサイド膜を形成する工程と、エッチングにより
未反応高融点金属層を除去し、熱処理を行なう工程とを
設けるようにしたものである。
この発明においては、多結晶シリコンとシリコン基板の
表面不純物濃度がほぼ等しいことにより、シリサイド反
応速度も均等となり、多結晶シリコン上とシリコン基板
上で得られるシリサイドは、ほぼ等しく低抵抗のものと
なる。
表面不純物濃度がほぼ等しいことにより、シリサイド反
応速度も均等となり、多結晶シリコン上とシリコン基板
上で得られるシリサイドは、ほぼ等しく低抵抗のものと
なる。
以下、この発明の一実施例を図について説明する。第１
図(a)において、１はシリコン基板、２はフィールド酸
化膜、３はゲート酸化膜、４は多結晶シリコンである。
但し、多結晶シリコン４の閾値電圧の安定化などのため
のリン等の表面不純物濃度を１×１０20／cm3程度とす
る。次に、第２導電形の不純物をイオン注入し、さらに
イオン注入層のアニールのための熱処理を行なって、表
面不純物輝度が１×１０20／cm3程度のソース，ドレイ
ン不純物層５ａ，５ｂを形成する（第１図(b)）。この
とき、多結晶シリコン４にもイオンが注入されるので、
該多結晶シリコン４の表面不純物濃度は２×１０20／cm
3となる。この後、第１図(c)に示すようにＣＶＤ法等に
よりシリコン酸化膜６を形成する。次に、リアクティブ
イオンエッチング法により全面エッチングすることによ
り、第１図(d)に示すようなシリコン酸化膜のサイドウ
ォールを形成する。そして第１図(e)に示すように、ス
パッタリング法、蒸着法、ＣＶＤ法等によりチタン層７
を形成する。これを６００℃程度の温度でアニールし、
第１図(f)に示すようにチタンとシリコンの接触する部
分のみ反応させ、チタンシリサイド膜８を形成する。こ
の時、多結晶シリコン４の表面不純物濃度が２×１０20
／cm3、ソース，ドレイン不純物層５ａ，５ｂの表面不
純物濃度が１×１０20／cm3と、ほぼ等しい表面不純物
濃度を有しているため、形成されたチタンシリサイド膜
８の膜厚はほぼ等しくなる。次に、Ｈ2Ｏ：Ｈ2Ｏ2：Ｎ
Ｈ4ＯＨ＝５：１：１の溶液をエッチング液として選択
的に未反応チタン７のみを除去し、第１図(g)のように
する。この後、８００℃でアニールしてチタンシリサイ
ド膜８のシート抵抗を下げる。
図(a)において、１はシリコン基板、２はフィールド酸
化膜、３はゲート酸化膜、４は多結晶シリコンである。
但し、多結晶シリコン４の閾値電圧の安定化などのため
のリン等の表面不純物濃度を１×１０20／cm3程度とす
る。次に、第２導電形の不純物をイオン注入し、さらに
イオン注入層のアニールのための熱処理を行なって、表
面不純物輝度が１×１０20／cm3程度のソース，ドレイ
ン不純物層５ａ，５ｂを形成する（第１図(b)）。この
とき、多結晶シリコン４にもイオンが注入されるので、
該多結晶シリコン４の表面不純物濃度は２×１０20／cm
3となる。この後、第１図(c)に示すようにＣＶＤ法等に
よりシリコン酸化膜６を形成する。次に、リアクティブ
イオンエッチング法により全面エッチングすることによ
り、第１図(d)に示すようなシリコン酸化膜のサイドウ
ォールを形成する。そして第１図(e)に示すように、ス
パッタリング法、蒸着法、ＣＶＤ法等によりチタン層７
を形成する。これを６００℃程度の温度でアニールし、
第１図(f)に示すようにチタンとシリコンの接触する部
分のみ反応させ、チタンシリサイド膜８を形成する。こ
の時、多結晶シリコン４の表面不純物濃度が２×１０20
／cm3、ソース，ドレイン不純物層５ａ，５ｂの表面不
純物濃度が１×１０20／cm3と、ほぼ等しい表面不純物
濃度を有しているため、形成されたチタンシリサイド膜
８の膜厚はほぼ等しくなる。次に、Ｈ2Ｏ：Ｈ2Ｏ2：Ｎ
Ｈ4ＯＨ＝５：１：１の溶液をエッチング液として選択
的に未反応チタン７のみを除去し、第１図(g)のように
する。この後、８００℃でアニールしてチタンシリサイ
ド膜８のシート抵抗を下げる。
このような本実施例では、多結晶シリコンとシリコン基
板の表面不純物濃度をほぼ等しくしたので、得られるチ
タンシリサイド膜８の膜厚は、多結晶シリコン上とシリ
コン基板上とでほぼ等しいものとなり、同程度に低抵抗
のものとなる。
板の表面不純物濃度をほぼ等しくしたので、得られるチ
タンシリサイド膜８の膜厚は、多結晶シリコン上とシリ
コン基板上とでほぼ等しいものとなり、同程度に低抵抗
のものとなる。
なお、上記実施例では表面不純物濃度を１×２×１０20
／cm3としたが、多結晶シリコンとシリコン基板の表面
不純物濃度差が３倍以内であるか、もしくはどちらも１
×１０20／cm3以下であればよく、上記実施例と同様の
効果が得られる。
／cm3としたが、多結晶シリコンとシリコン基板の表面
不純物濃度差が３倍以内であるか、もしくはどちらも１
×１０20／cm3以下であればよく、上記実施例と同様の
効果が得られる。
また、上記実施例では高融点金属としてチタンを用いた
場合について述べたが、タンタル、タングステン、モリ
ブテンのいずれであってもよい。
場合について述べたが、タンタル、タングステン、モリ
ブテンのいずれであってもよい。
以上のように、この発明に係る半導体装置の製造方法に
よれば、シリコン基板上に不純物イオンが導入されたポ
リシリコンよりなるゲート電極を形成する工程と、上記
ゲート電極の不純物濃度とほぼ等しい濃度となるような
イオン注入量で全面にイオン注入し、熱処理後ソース，
ドレイン領域を形成する工程と、全面にシリコン酸化膜
を形成後エッチングによりゲート電極にサイドウォール
を形成する工程と、全面に高融点金属層を形成後熱処理
により高融点金属シリサイド膜を形成する工程と、エッ
チングにより未反応高融点金属層を除去し、熱処理を行
なう工程とを設けるようにしたので、形成されるシリサ
イド膜のシート抵抗をほぼ同程度に低抵抗とすることが
できる効果がある。
よれば、シリコン基板上に不純物イオンが導入されたポ
リシリコンよりなるゲート電極を形成する工程と、上記
ゲート電極の不純物濃度とほぼ等しい濃度となるような
イオン注入量で全面にイオン注入し、熱処理後ソース，
ドレイン領域を形成する工程と、全面にシリコン酸化膜
を形成後エッチングによりゲート電極にサイドウォール
を形成する工程と、全面に高融点金属層を形成後熱処理
により高融点金属シリサイド膜を形成する工程と、エッ
チングにより未反応高融点金属層を除去し、熱処理を行
なう工程とを設けるようにしたので、形成されるシリサ
イド膜のシート抵抗をほぼ同程度に低抵抗とすることが
できる効果がある。
第１図(a)ないし(g)はこの発明の一実施例によるＭＯＳ
型トランジスタにおける高融点金属シリサイド電極・配
線膜の製造方法を説明するための図、第２図(a)ないし
(g)は従来の製造方法を説明するための図、第３図は下
地シリコンの表面不純物濃度差によりシリサイド反応速
度が異なることを説明するための後方散乱スペクトル図
である。 １……シリコン基板、４……多結晶シリコン、５ａ，５
ｂ……第２電導型の不純物層、７……チタン膜、８……
チタンシリサイド膜。 なお図中同一符号は同一又は相当部分を示す。
型トランジスタにおける高融点金属シリサイド電極・配
線膜の製造方法を説明するための図、第２図(a)ないし
(g)は従来の製造方法を説明するための図、第３図は下
地シリコンの表面不純物濃度差によりシリサイド反応速
度が異なることを説明するための後方散乱スペクトル図
である。 １……シリコン基板、４……多結晶シリコン、５ａ，５
ｂ……第２電導型の不純物層、７……チタン膜、８……
チタンシリサイド膜。 なお図中同一符号は同一又は相当部分を示す。
Claims (5)
- 【請求項１】シリコン基板上に不純物イオンが導入され
たポリシリコンよりなるゲート電極を形成する工程と、 上記ゲート電極の不純物濃度とほぼ等しい濃度となるよ
うなイオン注入量で全面にイオン注入し、熱処理後ソー
ス，ドレイン領域を形成する工程と、 全面にシリコン酸化膜を形成後エッチングによりゲート
電極にサイドウォールを形成する工程と、 全面に高融点金属層を形成後熱処理により高融点金属シ
リサイド膜を形成する工程と、 エッチングにより未反応高融点金属層を除去し、熱処理
を行なう工程とを含むことを特徴とする半導体装置の製
造方法。 - 【請求項２】上記多結晶シリコン電極・配線とシリコン
基板の表面不純物濃度を１×１０20／cm3以下とするこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。 - 【請求項３】上記多結晶シリコン電極・配線とシリコン
基板の表面不純物濃度を１×１０20×cm3以上とし、か
つ一方の表面不純物濃度を他方の３倍以内とすることを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。 - 【請求項４】上記不純物として、砒素，リン，アンチモ
ンまたはこれらの混合物を用いることを特徴とする特許
請求の範囲第１項ないし第３項のいずれかに記載の半導
体装置の製造方法。 - 【請求項５】上記高融点金属として、チタン，タンタ
ル，タングステン，又はモリブデンを用いることを特徴
とする特許請求の範囲第１項ないし第４項のいずれかに
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056409A JPH0611074B2 (ja) | 1985-03-20 | 1985-03-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056409A JPH0611074B2 (ja) | 1985-03-20 | 1985-03-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61214542A JPS61214542A (ja) | 1986-09-24 |
| JPH0611074B2 true JPH0611074B2 (ja) | 1994-02-09 |
Family
ID=13026359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60056409A Expired - Lifetime JPH0611074B2 (ja) | 1985-03-20 | 1985-03-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611074B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208472A (en) * | 1988-05-13 | 1993-05-04 | Industrial Technology Research Institute | Double spacer salicide MOS device and method |
| JP2833468B2 (ja) * | 1994-02-17 | 1998-12-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5877880A (en) * | 1996-10-16 | 1999-03-02 | Behavior Tech Computer Corporation | Infrared-transmission apparatus having a transmission angle or direction adjustment device |
| GB2320134A (en) * | 1996-12-04 | 1998-06-10 | United Microelectronics Corp | Salicide electrodes for semiconductor devices |
| JP2006216909A (ja) * | 2005-02-07 | 2006-08-17 | Denso Corp | 半導体装置および半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4486266A (en) | 1983-08-12 | 1984-12-04 | Tektronix, Inc. | Integrated circuit method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197162A (ja) * | 1983-04-22 | 1984-11-08 | Nec Corp | 半導体装置 |
| JPS6068612A (ja) * | 1983-09-26 | 1985-04-19 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
-
1985
- 1985-03-20 JP JP60056409A patent/JPH0611074B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4486266A (en) | 1983-08-12 | 1984-12-04 | Tektronix, Inc. | Integrated circuit method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61214542A (ja) | 1986-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2819240B2 (ja) | 浅い接合のソース／ドレーン領域とシリサイドを有するｍｏｓトランジスタの製造方法 | |
| JP3693081B2 (ja) | 半導体装置のｍｏｓトランジスター及びその製造方法 | |
| US6784506B2 (en) | Silicide process using high K-dielectrics | |
| KR100396692B1 (ko) | 반도체 소자의 제조방법 | |
| KR0162673B1 (ko) | 반도체 도전층 및 반도체소자의 제조방법 | |
| JP2891093B2 (ja) | 半導体集積回路の製造方法 | |
| JPH0611074B2 (ja) | 半導体装置の製造方法 | |
| US6562699B1 (en) | Process for manufacturing semiconductor device | |
| JP2930042B2 (ja) | 半導体装置の製造方法 | |
| JP3376158B2 (ja) | 半導体装置の製造方法 | |
| JP3129867B2 (ja) | 半導体装置の製造方法 | |
| JPH0519979B2 (ja) | ||
| JPH10209291A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP3166911B2 (ja) | 半導体装置の製造方法 | |
| JPH10270384A (ja) | 半導体装置の製造方法 | |
| JPH0831598B2 (ja) | 半導体装置の製造方法 | |
| JPS6362379A (ja) | 半導体装置の製造方法 | |
| JPH07201777A (ja) | 半導体装置の製造方法 | |
| JPH0982949A (ja) | 半導体装置及びその製造方法 | |
| JPH07249763A (ja) | 半導体装置の製造方法 | |
| KR19980070637A (ko) | 반도체 장치 및 그의 제조 방법 | |
| JPH10294459A (ja) | 半導体装置の製造方法 | |
| JP3639745B2 (ja) | 半導体装置の製造方法 | |
| JP2748532B2 (ja) | 半導体装置およびその製造方法 | |
| KR101037691B1 (ko) | 반도체 소자 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| EXPY | Cancellation because of completion of term |