JP3161406B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3161406B2 JP3161406B2 JP03109198A JP3109198A JP3161406B2 JP 3161406 B2 JP3161406 B2 JP 3161406B2 JP 03109198 A JP03109198 A JP 03109198A JP 3109198 A JP3109198 A JP 3109198A JP 3161406 B2 JP3161406 B2 JP 3161406B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にゲート、ソースおよびドレインを自己整
合的にシリサイド化することにより低抵抗化を図るＣＭ
ＯＳＦＥＴの製造方法に関する。
法に関し、特にゲート、ソースおよびドレインを自己整
合的にシリサイド化することにより低抵抗化を図るＣＭ
ＯＳＦＥＴの製造方法に関する。
【０００２】
【従来の技術】ＣＭＯＳ半導体装置の構造はゲート電極
の構造で大きく２つに分けることができ、ひとつはｎ型
ＭＯＳＦＥＴ、ｐ型ＭＯＳＦＥＴ共にｎ型のポリシリコ
ンを用いるｎ−ｎゲート型、他方はｎ型ＭＯＳＦＥＴに
はｎ型ポリシリコン、ｐ型ＭＯＳＦＥＴにはｐ型ポリシ
リコンを用いるｐ−ｎゲート型である。ＭＯＳ半導体装
置では、素子の微細化が進むにつれ、チャージシェアや
パンチスルーの発生によりしきい電圧が低下するいわゆ
る短チャネル効果が顕著になり、これを抑制しやすい構
造であるｐ−ｎゲート型が、現在の微細ＣＭＯＳ開発の
主流となっている。
の構造で大きく２つに分けることができ、ひとつはｎ型
ＭＯＳＦＥＴ、ｐ型ＭＯＳＦＥＴ共にｎ型のポリシリコ
ンを用いるｎ−ｎゲート型、他方はｎ型ＭＯＳＦＥＴに
はｎ型ポリシリコン、ｐ型ＭＯＳＦＥＴにはｐ型ポリシ
リコンを用いるｐ−ｎゲート型である。ＭＯＳ半導体装
置では、素子の微細化が進むにつれ、チャージシェアや
パンチスルーの発生によりしきい電圧が低下するいわゆ
る短チャネル効果が顕著になり、これを抑制しやすい構
造であるｐ−ｎゲート型が、現在の微細ＣＭＯＳ開発の
主流となっている。
【０００３】さて、ＣＭＯＳ半導体装置においては、近
年の素子の微細化とともに、ゲート上およびソースドレ
イン領域上をシリサイド化することにより低抵抗化する
技術がますます必須となってきている。ゲート電極の低
抵抗化は回路スピードの向上のため、またソースドレイ
ン上の低抵抗化は素子のレイアウトの簡略化を目的とす
るものである。このゲート上およびソースドレイン領域
上をシリサイド化するにあたり、例えば従来のｎ−ｎゲ
ート型のＣＭＯＳＦＥＴでは、予めゲートポリシリコン
上にシリサイド層を設けてからゲート電極の加工を行
い、ソースドレイン上のシリサイドは別途形成するポリ
サイド構造の使用も可能であるが、現在の開発の主流と
なっているｐ−ｎゲート型のＣＭＯＳＦＥＴでは、ソー
スドレイン注入と同時にゲート電極へのドーピングを行
うため、ゲート電極上およびソースドレイン領域上を同
時にシリサイド化するサリサイドプロセスが必須とな
る。このサリサイドプロセスの従来例については、例え
ば特開平８−７８３６１号公報等でも示されており、そ
の概要を図４（ａ）乃至図４（ｅ）を例に以下に示す。
年の素子の微細化とともに、ゲート上およびソースドレ
イン領域上をシリサイド化することにより低抵抗化する
技術がますます必須となってきている。ゲート電極の低
抵抗化は回路スピードの向上のため、またソースドレイ
ン上の低抵抗化は素子のレイアウトの簡略化を目的とす
るものである。このゲート上およびソースドレイン領域
上をシリサイド化するにあたり、例えば従来のｎ−ｎゲ
ート型のＣＭＯＳＦＥＴでは、予めゲートポリシリコン
上にシリサイド層を設けてからゲート電極の加工を行
い、ソースドレイン上のシリサイドは別途形成するポリ
サイド構造の使用も可能であるが、現在の開発の主流と
なっているｐ−ｎゲート型のＣＭＯＳＦＥＴでは、ソー
スドレイン注入と同時にゲート電極へのドーピングを行
うため、ゲート電極上およびソースドレイン領域上を同
時にシリサイド化するサリサイドプロセスが必須とな
る。このサリサイドプロセスの従来例については、例え
ば特開平８−７８３６１号公報等でも示されており、そ
の概要を図４（ａ）乃至図４（ｅ）を例に以下に示す。
【０００４】図４（ａ）に示すように、ｐ型シリコン基
板１０１に素子分離領域１０２を形成した後、ｐ型ＭＯ
ＳＦＥＴ形成予定領域にｎ型ウェル領域１０３を形成す
る。その素子分離領域に囲まれた活性領域にゲート酸化
膜１０４を形成し、その後ゲート電極材料として多結晶
シリコン１０５を成長する。その後周知の方法であるフ
ォトリソグラフィー法とドライエッチ法により多結晶シ
リコンをパターニングしてゲート電極１０６を形成す
る。その後、ゲート電極側面に酸化膜からなるサイドウ
ォール１０７を形成する。
板１０１に素子分離領域１０２を形成した後、ｐ型ＭＯ
ＳＦＥＴ形成予定領域にｎ型ウェル領域１０３を形成す
る。その素子分離領域に囲まれた活性領域にゲート酸化
膜１０４を形成し、その後ゲート電極材料として多結晶
シリコン１０５を成長する。その後周知の方法であるフ
ォトリソグラフィー法とドライエッチ法により多結晶シ
リコンをパターニングしてゲート電極１０６を形成す
る。その後、ゲート電極側面に酸化膜からなるサイドウ
ォール１０７を形成する。
【０００５】その後、図４（ｂ）に示すように、フォト
リソグラフィー法とイオン注入法によりｎ+ 型ソースド
レイン領域１０８とｐ+ 型ソースドレイン領域１０９を
形成する。尚この際ゲート電極もそれぞれドーピングさ
れ、ｎ+ 型ゲート電極１１０およびｐ+ 型ゲート電極１
１１となる。その後、窒素雰囲気中で９００℃２０分程
度の活性化熱処理を行って、シリコン結晶の回復と不純
物の活性化を行う。
リソグラフィー法とイオン注入法によりｎ+ 型ソースド
レイン領域１０８とｐ+ 型ソースドレイン領域１０９を
形成する。尚この際ゲート電極もそれぞれドーピングさ
れ、ｎ+ 型ゲート電極１１０およびｐ+ 型ゲート電極１
１１となる。その後、窒素雰囲気中で９００℃２０分程
度の活性化熱処理を行って、シリコン結晶の回復と不純
物の活性化を行う。
【０００６】その後、図４（ｃ）に示すように、Ａｓ+
をエネルギー３０ｋｅＶで、またドーズ量３×１０14ｃ
ｍ-2でイオン注入し、ｎ+ 型ソースドレイン領域１０
８、ｐ+ 型ソースドレイン領域１０９、ｎ+ 型ゲート電
極１１０、ｐ+ 型ゲート電極１１１に深さ３０ｎｍ程度
の非晶質シリコン層１１２を形成する。その後ゲート電
極である多結晶シリコン表面と半導体基板表面の自然酸
化膜を希弗酸により除去した後、厚さ３０ｎｍのチタン
１１３を４５０℃に加熱した半導体基板上にスパッタす
る。
をエネルギー３０ｋｅＶで、またドーズ量３×１０14ｃ
ｍ-2でイオン注入し、ｎ+ 型ソースドレイン領域１０
８、ｐ+ 型ソースドレイン領域１０９、ｎ+ 型ゲート電
極１１０、ｐ+ 型ゲート電極１１１に深さ３０ｎｍ程度
の非晶質シリコン層１１２を形成する。その後ゲート電
極である多結晶シリコン表面と半導体基板表面の自然酸
化膜を希弗酸により除去した後、厚さ３０ｎｍのチタン
１１３を４５０℃に加熱した半導体基板上にスパッタす
る。
【０００７】その後、図４（ｄ）に示すように、窒素雰
囲気中で６５０℃３０秒の第１シンターを行うことによ
り、シリコンと接触するチタンのみをシリサイド化し、
チタンシリサイド１１４を形成する。この際、素子分離
領域１０２やサイドウォール１０７と接触する部分のチ
タンや半導体基板上の一部のチタンは窒化されて窒化チ
タン１１５となる。
囲気中で６５０℃３０秒の第１シンターを行うことによ
り、シリコンと接触するチタンのみをシリサイド化し、
チタンシリサイド１１４を形成する。この際、素子分離
領域１０２やサイドウォール１０７と接触する部分のチ
タンや半導体基板上の一部のチタンは窒化されて窒化チ
タン１１５となる。
【０００８】次に、図４（ｅ）に示すように、アンモニ
ア水および過酸化水素水の混合液により、選択的にウェ
ットエッチングし、窒化チタン１１５のみを除去する。
その後、窒素雰囲気中で８５０℃、１０秒の第２シンタ
ーを行い、先ほど形成したチタンシリサイド１１４より
も電気抵抗率の小さいチタンシリサイド１１６を形成す
る。
ア水および過酸化水素水の混合液により、選択的にウェ
ットエッチングし、窒化チタン１１５のみを除去する。
その後、窒素雰囲気中で８５０℃、１０秒の第２シンタ
ーを行い、先ほど形成したチタンシリサイド１１４より
も電気抵抗率の小さいチタンシリサイド１１６を形成す
る。
【０００９】しかしながら、図４（ａ）乃至図４（ｅ）
に示した従来例では、以下に示すような欠点が生じる。
に示した従来例では、以下に示すような欠点が生じる。
【００１０】これまでよく知られているように、チタン
サリサイドプロセスにおいては、高濃度にＡｓがドーピ
ングされたｎ+ 型ソースドレイン領域上において、第１
シンター時にシリサイド化反応が阻害されるという問題
が生じている。図５（ａ）乃至図５（ｂ）は、ｎ+ 型ソ
ースドレイン領域が高濃度にドーピングされた場合のチ
タンサリサイド工程の概略を示すものである。
サリサイドプロセスにおいては、高濃度にＡｓがドーピ
ングされたｎ+ 型ソースドレイン領域上において、第１
シンター時にシリサイド化反応が阻害されるという問題
が生じている。図５（ａ）乃至図５（ｂ）は、ｎ+ 型ソ
ースドレイン領域が高濃度にドーピングされた場合のチ
タンサリサイド工程の概略を示すものである。
【００１１】図４（ａ）から図４（ｄ）に示した工程と
同様の工程を経た後、第１シンターを行ったものが図５
（ａ）である。ｎ+ 型ソースドレイン領域１２１、ｎ+
型ゲート電極１２２上、ｐ+ 型ソースドレイン領域１２
３上、ｐ+ ゲート電極領域１２４上にそれぞれ、チタン
シリサイド１２５，１２６，１２７，１２８が形成さ
れ、素子分離領域１２９上、サイドウォール１３０上、
およびｎ+ 型ソースドレイン領域１２１、ｎ+ 型ゲート
電極１２２上、ｐ+ 型ソースドレイン領域１２３上、ｐ
+ ゲート電極領域１２４上の一部のチタンは窒化され
て、窒化チタン１３１が形成される。その後、図５
（ｂ）に示すように、アンモニア水および過酸化水素水
の混合液により、選択的にウェットエッチングし、窒化
チタン１３１のみを除去し、その後、第２シンターを行
い、先ほど形成したチタンシリサイド１２５，１２６，
１２７，１２８よりも電気抵抗率の小さいチタンシリサ
イド１３２，１３３，１３４，１３５を形成する。
同様の工程を経た後、第１シンターを行ったものが図５
（ａ）である。ｎ+ 型ソースドレイン領域１２１、ｎ+
型ゲート電極１２２上、ｐ+ 型ソースドレイン領域１２
３上、ｐ+ ゲート電極領域１２４上にそれぞれ、チタン
シリサイド１２５，１２６，１２７，１２８が形成さ
れ、素子分離領域１２９上、サイドウォール１３０上、
およびｎ+ 型ソースドレイン領域１２１、ｎ+ 型ゲート
電極１２２上、ｐ+ 型ソースドレイン領域１２３上、ｐ
+ ゲート電極領域１２４上の一部のチタンは窒化され
て、窒化チタン１３１が形成される。その後、図５
（ｂ）に示すように、アンモニア水および過酸化水素水
の混合液により、選択的にウェットエッチングし、窒化
チタン１３１のみを除去し、その後、第２シンターを行
い、先ほど形成したチタンシリサイド１２５，１２６，
１２７，１２８よりも電気抵抗率の小さいチタンシリサ
イド１３２，１３３，１３４，１３５を形成する。
【００１２】図５（ａ）に示すように、ｎ+ 型ソースド
レイン領域１２１には高濃度のＡｓが存在するため、第
１シンター時にシリサイド化反応が阻害され、ｎ+ 型ソ
ースドレイン領域１２１上のチタンシリサイド１２５の
膜厚は薄くしか形成されない。従って、第２シンターを
行って、より電気抵抗率の小さいチタンシリサイド１３
２を形成しても、膜厚が薄いため層抵抗は他の部分のチ
タンシリサイド１３３，１３４，１３５と比較して高く
なってしまう。例えば、Ｈ．Ｋａｗａｇｕｃｈｉらは
“Ａ Ｒｏｂｕｓｔ ０．１５μｍ ＣＭＯＳ Ｔｅｃ
ｈｎｏｌｏｇｙｗｉｔｈ ＣｏＳｉ2 Ｓａｌｉｃｉｄ
ｅ ａｎｄ Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌ
ａｔｉｏｎ”，Ｓｙｍｐ．ｏｎ ＶＬＳＩ Ｔｅｃ
ｈ．，ｐ１２５（１９９７）の中で、ｎ+ ソースドレイ
ン領域上のチタンシリサイドのシート抵抗は、ソースド
レインＡｓイオン注入のドーズ量が２×１０15ｃｍ-2の
場合は８Ω／□程度に低抵抗化できているが、ソースド
レインＡｓイオン注入のドーズ量を３×１０15ｃｍ-2ま
で高くすると２５Ω／□程度まで高抵抗化されてしまう
と報告している。従って、ｎ+ 拡散層の低抵抗化のため
には、ソースドレインＡｓ注入のドーズ量を２×１０15
ｃｍ-2程度まで抑える必要があることが分かる。
レイン領域１２１には高濃度のＡｓが存在するため、第
１シンター時にシリサイド化反応が阻害され、ｎ+ 型ソ
ースドレイン領域１２１上のチタンシリサイド１２５の
膜厚は薄くしか形成されない。従って、第２シンターを
行って、より電気抵抗率の小さいチタンシリサイド１３
２を形成しても、膜厚が薄いため層抵抗は他の部分のチ
タンシリサイド１３３，１３４，１３５と比較して高く
なってしまう。例えば、Ｈ．Ｋａｗａｇｕｃｈｉらは
“Ａ Ｒｏｂｕｓｔ ０．１５μｍ ＣＭＯＳ Ｔｅｃ
ｈｎｏｌｏｇｙｗｉｔｈ ＣｏＳｉ2 Ｓａｌｉｃｉｄ
ｅ ａｎｄ Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌ
ａｔｉｏｎ”，Ｓｙｍｐ．ｏｎ ＶＬＳＩ Ｔｅｃ
ｈ．，ｐ１２５（１９９７）の中で、ｎ+ ソースドレイ
ン領域上のチタンシリサイドのシート抵抗は、ソースド
レインＡｓイオン注入のドーズ量が２×１０15ｃｍ-2の
場合は８Ω／□程度に低抵抗化できているが、ソースド
レインＡｓイオン注入のドーズ量を３×１０15ｃｍ-2ま
で高くすると２５Ω／□程度まで高抵抗化されてしまう
と報告している。従って、ｎ+ 拡散層の低抵抗化のため
には、ソースドレインＡｓ注入のドーズ量を２×１０15
ｃｍ-2程度まで抑える必要があることが分かる。
【００１３】さて、ソースドレインＡｓ注入のドーズ量
を低く抑えることによる弊害について以下に示す。冒頭
で述べたように、短チャネル効果を抑制するため、現在
のＣＭＯＳＦＥＴの開発はｐ−ｎゲート構造が主流とな
っている。このｐ−ｎゲート構造のＣＭＯＳＦＥＴで
は、ゲートへの不純物の導入をイオン注入によって行
う。また、通常、工程数を削減するため、このゲートへ
の不純物の導入はソースドレインイオン注入と同時に行
っている。さて、ｎ+ 拡散層上でのチタンシリサイドの
反応阻害を抑制し、厚膜化により低抵抗化を図るために
は、ソースドレインイオン注入時のＡｓのドーズ量を２
×１０15ｃｍ-2程度に抑える必要があるが、同時にゲー
ト電極に導入される不純物も減少し、ポリシリコン／ゲ
ート酸化膜界面近傍でのドーパント濃度が低下すること
によりゲートの空乏化現象が起こってしまう。このゲー
トの空乏化現象が起こると、ゲート容量が低下し、その
結果、ＭＯＳＦＥＴの駆動電流が低下してしまう。実
際、Ｈ．Ｋａｗａｇｕｃｈｉらは“Ａ Ｒｏｂｕｓｔ
０．１５μｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ ｗｉ
ｔｈ ＣｏＳｉ2 Ｓａｌｉｃｉｄｅ ａｎｄ Ｓｈａ
ｌｌｏｗ ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ”，Ｓｙｍ
ｐ．ｏｎ ＶＬＳＩ Ｔｅｃｈ．，ｐ１２５（１９９
７）の中で、ソースドレインＡｓイオン注入のドーズ量
が３×１０15ｃｍ-2と高ドーズ化した場合はゲートの空
乏化率を２．５％まで低下できるが、ソースドレインＡ
ｓイオン注入のドーズ量を２×１０15ｃｍ-2に低ドーズ
化した場合は、６．５％程度も空乏化してしまうことを
示している。
を低く抑えることによる弊害について以下に示す。冒頭
で述べたように、短チャネル効果を抑制するため、現在
のＣＭＯＳＦＥＴの開発はｐ−ｎゲート構造が主流とな
っている。このｐ−ｎゲート構造のＣＭＯＳＦＥＴで
は、ゲートへの不純物の導入をイオン注入によって行
う。また、通常、工程数を削減するため、このゲートへ
の不純物の導入はソースドレインイオン注入と同時に行
っている。さて、ｎ+ 拡散層上でのチタンシリサイドの
反応阻害を抑制し、厚膜化により低抵抗化を図るために
は、ソースドレインイオン注入時のＡｓのドーズ量を２
×１０15ｃｍ-2程度に抑える必要があるが、同時にゲー
ト電極に導入される不純物も減少し、ポリシリコン／ゲ
ート酸化膜界面近傍でのドーパント濃度が低下すること
によりゲートの空乏化現象が起こってしまう。このゲー
トの空乏化現象が起こると、ゲート容量が低下し、その
結果、ＭＯＳＦＥＴの駆動電流が低下してしまう。実
際、Ｈ．Ｋａｗａｇｕｃｈｉらは“Ａ Ｒｏｂｕｓｔ
０．１５μｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ ｗｉ
ｔｈ ＣｏＳｉ2 Ｓａｌｉｃｉｄｅ ａｎｄ Ｓｈａ
ｌｌｏｗ ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ”，Ｓｙｍ
ｐ．ｏｎ ＶＬＳＩ Ｔｅｃｈ．，ｐ１２５（１９９
７）の中で、ソースドレインＡｓイオン注入のドーズ量
が３×１０15ｃｍ-2と高ドーズ化した場合はゲートの空
乏化率を２．５％まで低下できるが、ソースドレインＡ
ｓイオン注入のドーズ量を２×１０15ｃｍ-2に低ドーズ
化した場合は、６．５％程度も空乏化してしまうことを
示している。
【００１４】
【発明が解決しようとする課題】以上のように、従来の
チタンシリサイドの形成方法では、ｎ+ 型ソースドレイ
ン領域上でチタンシリサイドを低抵抗化するためには、
ソースドレイン注入時のＡｓ+ のドーズ量を例えば２×
１０15ｃｍ-2程度まで低く抑える必要がある。しかしな
がら、ソースドレイン注入時のＡｓ+ のドーズ量を低く
抑えると、ｎ+ 型ゲート電極が空乏化し、ｎＭＯＳのゲ
ート容量が小さくなり、ｎＭＯＳの駆動電流が低下して
しまうという問題が生じてしまう。ソースドレインＡｓ
イオン注入のドーズ量を高くし、かつｎ+ 型ソースドレ
イン領域上でのチタンシリサイドの層抵抗を低減させる
ためには、チタンスパッタ時の膜厚を厚くする、もしく
は第１シンターの温度を高くすることが有効である。し
かしながら、チタンスパッタ時の膜厚を厚くしたり、第
１シンターの温度を高くするとｐ型ＭＯＳＦＥＴ側で以
下の問題が生じてしまう。ｐ+ 型ソースドレイン領域上
ではｎ+ ソースドレイン領域上と比較してチタンシリサ
イド化反応がされやすく、そのため、チタンスパッタ時
の膜厚を厚くしたり、第１シンターの温度を高くする
と、オーバーグロースしやすく、ｐ+ 型ソースドレイン
領域とｐ+ 型ゲート領域での短絡が生じる、またｐ+ 型
ソースドレイン領域上でチタンシリサイドが厚く形成さ
れることによりｐ+ 型ソースドレインとｎ型ウェル領域
間の接合リークが増大する、等の問題が発生してしま
う。尚、ｐ+ 型ソースドレイン領域とｎ型ウェル領域間
の接合リークを抑制するためだけならば、ｐ+ 型ソース
ドレイン領域の接合深さを深くする等の手段が挙げられ
るが、これはｐ型ＭＯＳＦＥＴの短チャネル特性を劣化
させるため採用できない。また、ｐ+ 型ソースドレイン
領域とｐ+ 型ゲート領域での短絡を抑制するだけなら
ば、ゲート電極を厚くすること等の手段が考えられる
が、これはｎ型ＭＯＳＦＥＴ側のゲートの空乏化を促進
してしまうため採用できない。
チタンシリサイドの形成方法では、ｎ+ 型ソースドレイ
ン領域上でチタンシリサイドを低抵抗化するためには、
ソースドレイン注入時のＡｓ+ のドーズ量を例えば２×
１０15ｃｍ-2程度まで低く抑える必要がある。しかしな
がら、ソースドレイン注入時のＡｓ+ のドーズ量を低く
抑えると、ｎ+ 型ゲート電極が空乏化し、ｎＭＯＳのゲ
ート容量が小さくなり、ｎＭＯＳの駆動電流が低下して
しまうという問題が生じてしまう。ソースドレインＡｓ
イオン注入のドーズ量を高くし、かつｎ+ 型ソースドレ
イン領域上でのチタンシリサイドの層抵抗を低減させる
ためには、チタンスパッタ時の膜厚を厚くする、もしく
は第１シンターの温度を高くすることが有効である。し
かしながら、チタンスパッタ時の膜厚を厚くしたり、第
１シンターの温度を高くするとｐ型ＭＯＳＦＥＴ側で以
下の問題が生じてしまう。ｐ+ 型ソースドレイン領域上
ではｎ+ ソースドレイン領域上と比較してチタンシリサ
イド化反応がされやすく、そのため、チタンスパッタ時
の膜厚を厚くしたり、第１シンターの温度を高くする
と、オーバーグロースしやすく、ｐ+ 型ソースドレイン
領域とｐ+ 型ゲート領域での短絡が生じる、またｐ+ 型
ソースドレイン領域上でチタンシリサイドが厚く形成さ
れることによりｐ+ 型ソースドレインとｎ型ウェル領域
間の接合リークが増大する、等の問題が発生してしま
う。尚、ｐ+ 型ソースドレイン領域とｎ型ウェル領域間
の接合リークを抑制するためだけならば、ｐ+ 型ソース
ドレイン領域の接合深さを深くする等の手段が挙げられ
るが、これはｐ型ＭＯＳＦＥＴの短チャネル特性を劣化
させるため採用できない。また、ｐ+ 型ソースドレイン
領域とｐ+ 型ゲート領域での短絡を抑制するだけなら
ば、ゲート電極を厚くすること等の手段が考えられる
が、これはｎ型ＭＯＳＦＥＴ側のゲートの空乏化を促進
してしまうため採用できない。
【００１５】このような問題点が発生する最大の原因
は、ｎ+ 型ソースドレイン領域上では、高濃度にドーピ
ングされているＡｓの影響で、チタンシリサイド化反応
が阻害されてしまうこと、逆に言えば、ｐ+ 型ソースド
レイン拡散層上でＡｓがない、もしくはＡｓの濃度が低
すぎるためｐ型ＭＯＳＦＥＴ側でチタンシリサイド化反
応が速すぎることにある。本発明は、上述した問題点を
解決する半導体装置の製造方法を提供するものである。
は、ｎ+ 型ソースドレイン領域上では、高濃度にドーピ
ングされているＡｓの影響で、チタンシリサイド化反応
が阻害されてしまうこと、逆に言えば、ｐ+ 型ソースド
レイン拡散層上でＡｓがない、もしくはＡｓの濃度が低
すぎるためｐ型ＭＯＳＦＥＴ側でチタンシリサイド化反
応が速すぎることにある。本発明は、上述した問題点を
解決する半導体装置の製造方法を提供するものである。
【００１６】
【課題を解決するための手段】前記問題点を解決するた
め、本発明に係わる半導体装置の製造方法は、半導体基
板に、ｎ型ＭＯＳＦＥＴ形成予定領域にｐ型のウェル領
域を形成する工程と、ｐ型ＭＯＳＦＥＴ形成予定領域に
ｎ型のウェル領域を形成する工程と、半導体基板上にゲ
ート酸化膜を形成する工程と、ゲート電極を形成する工
程と、ｎ型ＭＯＳＦＥＴ形成予定領域にｎ型不純物、特
にＡｓ+ をイオン注入し、ｎ+ 型のソースドレイン領域
およびｎ+ 型のゲート電極を形成する工程と、ｐ型ＭＯ
ＳＦＥＴ形成予定領域にｐ型不純物をイオン注入し、ｐ
+ 型ソースドレイン領域およびｐ+ 型ゲート電極を形成
すると同時に、ｎ型不純物、特にＡｓ+ を浅く、且つ表
面濃度がｎ型ＭＯＳＦＥＴのｎ+ 型ソースドレイン領域
と同程度となるようにイオン注入し、ｐ+ 型ソースドレ
イン領域の表面およびｐ+ ゲート電極の表面にＡｓを高
濃度に含む層を形成する工程と、活性化熱処理を行う工
程と、周知の方法によりｎ+ 型ソースドレイン領域上、
ｎ+ 型ゲート電極上、ｐ+ 型ソースドレイン領域上、ｐ
+ 型ゲート電極上をシリサイド化する工程を具備するも
のである。
め、本発明に係わる半導体装置の製造方法は、半導体基
板に、ｎ型ＭＯＳＦＥＴ形成予定領域にｐ型のウェル領
域を形成する工程と、ｐ型ＭＯＳＦＥＴ形成予定領域に
ｎ型のウェル領域を形成する工程と、半導体基板上にゲ
ート酸化膜を形成する工程と、ゲート電極を形成する工
程と、ｎ型ＭＯＳＦＥＴ形成予定領域にｎ型不純物、特
にＡｓ+ をイオン注入し、ｎ+ 型のソースドレイン領域
およびｎ+ 型のゲート電極を形成する工程と、ｐ型ＭＯ
ＳＦＥＴ形成予定領域にｐ型不純物をイオン注入し、ｐ
+ 型ソースドレイン領域およびｐ+ 型ゲート電極を形成
すると同時に、ｎ型不純物、特にＡｓ+ を浅く、且つ表
面濃度がｎ型ＭＯＳＦＥＴのｎ+ 型ソースドレイン領域
と同程度となるようにイオン注入し、ｐ+ 型ソースドレ
イン領域の表面およびｐ+ ゲート電極の表面にＡｓを高
濃度に含む層を形成する工程と、活性化熱処理を行う工
程と、周知の方法によりｎ+ 型ソースドレイン領域上、
ｎ+ 型ゲート電極上、ｐ+ 型ソースドレイン領域上、ｐ
+ 型ゲート電極上をシリサイド化する工程を具備するも
のである。
【００１７】本発明によれば、ｎ+ 型ソースドレイン領
域上およびｐ+ 型ソースドレイン領域上のＡｓ濃度が同
程度であり、ｐ+ 型ソースドレイン領域上のチタンシリ
サイド化反応をｎ+ 型ソースドレイン領域上程度に抑制
することが可能となる。従って、チタンの厚膜化および
第１シンターの高温化によるｎ+ 型ソースドレイン領域
上のチタンシリサイドの低抵抗化を行った際、従来問題
となってきたｐＭＯＳ側でのチタンシリサイドのオーバ
ーグロースによるゲート、ソースドレイン間の短絡、お
よび接合リーク電流の増大を抑制することができる。
域上およびｐ+ 型ソースドレイン領域上のＡｓ濃度が同
程度であり、ｐ+ 型ソースドレイン領域上のチタンシリ
サイド化反応をｎ+ 型ソースドレイン領域上程度に抑制
することが可能となる。従って、チタンの厚膜化および
第１シンターの高温化によるｎ+ 型ソースドレイン領域
上のチタンシリサイドの低抵抗化を行った際、従来問題
となってきたｐＭＯＳ側でのチタンシリサイドのオーバ
ーグロースによるゲート、ソースドレイン間の短絡、お
よび接合リーク電流の増大を抑制することができる。
【００１８】
【発明の実施の形態】以下に、本発明の第１の実施の形
態につき説明する。図１（ａ）乃至図１（ｇ）は本発明
をＣＭＯＳＦＥＴに適用した例を示すものである。
態につき説明する。図１（ａ）乃至図１（ｇ）は本発明
をＣＭＯＳＦＥＴに適用した例を示すものである。
【００１９】まず、図１（ａ）に示すように、周知の技
術によりｐ型シリコン基板１に素子分離領域２を形成す
る。その後、ｎ型ウェル領域３およびｐ型ウェル領域４
の形成を行う。尚、ｎ型ウェル領域３の形成は、例えば
ｐ+ をイオン注入エネルギー７００ｋｅＶ、ドーズ量
１．５×１０13ｃｍ-2、でイオン注入した後、例えばＡ
ｓ+ をイオン注入エネルギー１００ｋｅＶ、ドーズ量５
×１０12ｃｍ-2でイオン注入して形成する。またｐ型ウ
ェル領域４の形成は、例えばＢ+ をイオン注入エネルギ
ー３００ｋｅＶ、ドーズ量２×１０13ｃｍ-2でイオン注
入した後、例えばＢ+ をイオン注入エネルギー３０ｋｅ
Ｖ、ドーズ量６×１０12ｃｍ-2でイオン注入して形成す
る。その後、６ｎｍ程度のゲート酸化膜５を熱酸化法に
より形成した後、ＣＶＤ法によりノンドープの多結晶シ
リコン６を２００ｎｍ程度堆積する。その後、フォトリ
ソグラフィー工程およびエネルギー工程により、ｎ型Ｍ
ＯＳＦＥＴのゲート電極およびｐ型ＭＯＳＦＥＴのゲー
ト電極７を形成する。その後、ゲート電極側面に酸化膜
からなる厚さ８０ｎｍ程度のサイドウォール８を形成す
る。
術によりｐ型シリコン基板１に素子分離領域２を形成す
る。その後、ｎ型ウェル領域３およびｐ型ウェル領域４
の形成を行う。尚、ｎ型ウェル領域３の形成は、例えば
ｐ+ をイオン注入エネルギー７００ｋｅＶ、ドーズ量
１．５×１０13ｃｍ-2、でイオン注入した後、例えばＡ
ｓ+ をイオン注入エネルギー１００ｋｅＶ、ドーズ量５
×１０12ｃｍ-2でイオン注入して形成する。またｐ型ウ
ェル領域４の形成は、例えばＢ+ をイオン注入エネルギ
ー３００ｋｅＶ、ドーズ量２×１０13ｃｍ-2でイオン注
入した後、例えばＢ+ をイオン注入エネルギー３０ｋｅ
Ｖ、ドーズ量６×１０12ｃｍ-2でイオン注入して形成す
る。その後、６ｎｍ程度のゲート酸化膜５を熱酸化法に
より形成した後、ＣＶＤ法によりノンドープの多結晶シ
リコン６を２００ｎｍ程度堆積する。その後、フォトリ
ソグラフィー工程およびエネルギー工程により、ｎ型Ｍ
ＯＳＦＥＴのゲート電極およびｐ型ＭＯＳＦＥＴのゲー
ト電極７を形成する。その後、ゲート電極側面に酸化膜
からなる厚さ８０ｎｍ程度のサイドウォール８を形成す
る。
【００２０】その後、図１（ｂ）に示すように、ｐ型Ｍ
ＯＳＦＥＴ形成予定領域上をレジスト９でマスクした
後、例えばＡｓ+ １０をイオン注入エネルギー３０ｋｅ
Ｖ、ドーズ量３×１０15ｃｍ-2でイオン注入し、ｎ+ 型
ソースドレイン領域１１を形成すると同時に、ｎ+ 型ゲ
ート電極１２を形成する。
ＯＳＦＥＴ形成予定領域上をレジスト９でマスクした
後、例えばＡｓ+ １０をイオン注入エネルギー３０ｋｅ
Ｖ、ドーズ量３×１０15ｃｍ-2でイオン注入し、ｎ+ 型
ソースドレイン領域１１を形成すると同時に、ｎ+ 型ゲ
ート電極１２を形成する。
【００２１】その後、図１（ｃ）に示すように、ｎ型Ｍ
ＯＳＦＥＴ形成予定領域上をレジスト１３でマスクした
後、例えばＢＦ2 + １４をイオン注入エネルギー２０ｋ
ｅＶ、ドーズ量３×１０15ｃｍ-2でイオン注入し、ｐ+
型ソースドレイン領域１５を形成すると同時に、ｐ+ 型
ゲート電極１６を形成する。
ＯＳＦＥＴ形成予定領域上をレジスト１３でマスクした
後、例えばＢＦ2 + １４をイオン注入エネルギー２０ｋ
ｅＶ、ドーズ量３×１０15ｃｍ-2でイオン注入し、ｐ+
型ソースドレイン領域１５を形成すると同時に、ｐ+ 型
ゲート電極１６を形成する。
【００２２】さらに、図１（ｄ）に示すように、ｎ型Ｍ
ＯＳＦＥＴ形成予定領域上をレジスト１３でマスクした
まま、例えばＡｓ2 + １７をイオン注入エネルギー１０
ｋｅＶ、ドーズ量６×１０14ｃｍ-2でイオン注入し、ｐ
+ 型ソースドレイン領域１５表面およびｐ+ 型ゲート電
極１６表面部分にＡｓを高濃度に含んだ層１８を形成す
る。図２（ａ）乃至図２（ｂ）にｎ+ 型ソースドレイン
領域１１およびｐ+ 型ソースドレイン領域１５中のボロ
ンおよびＡｓのプロファイルを示す。図２から分かるこ
れにより、ｐ+ 型ソースドレイン領域１５の表面部分
の、高濃度Ａｓ層の濃度は４×１０20ｃｍ-3程度であ
り、ｎ+ 型のソースドレイン領域表面のＡｓ濃度と同程
度になっていることが分かる。その後、レジストを除去
した後、窒素雰囲気中で１０００℃１０秒程度の活性化
熱処理を行うことにより、ソースドレイン領域およびゲ
ート電極領域の不純物の活性化を行う。
ＯＳＦＥＴ形成予定領域上をレジスト１３でマスクした
まま、例えばＡｓ2 + １７をイオン注入エネルギー１０
ｋｅＶ、ドーズ量６×１０14ｃｍ-2でイオン注入し、ｐ
+ 型ソースドレイン領域１５表面およびｐ+ 型ゲート電
極１６表面部分にＡｓを高濃度に含んだ層１８を形成す
る。図２（ａ）乃至図２（ｂ）にｎ+ 型ソースドレイン
領域１１およびｐ+ 型ソースドレイン領域１５中のボロ
ンおよびＡｓのプロファイルを示す。図２から分かるこ
れにより、ｐ+ 型ソースドレイン領域１５の表面部分
の、高濃度Ａｓ層の濃度は４×１０20ｃｍ-3程度であ
り、ｎ+ 型のソースドレイン領域表面のＡｓ濃度と同程
度になっていることが分かる。その後、レジストを除去
した後、窒素雰囲気中で１０００℃１０秒程度の活性化
熱処理を行うことにより、ソースドレイン領域およびゲ
ート電極領域の不純物の活性化を行う。
【００２３】その後は、チタンスパッタ膜厚以外は、図
４（ａ）乃至図４（ｅ）の従来例にも示されている通り
の周知の方法でゲート電極領域およびソースドレイン領
域をチタンシリサイド化する。その概要について以下に
示す。
４（ａ）乃至図４（ｅ）の従来例にも示されている通り
の周知の方法でゲート電極領域およびソースドレイン領
域をチタンシリサイド化する。その概要について以下に
示す。
【００２４】まず、Ａｓ+ をイオン注入エネルギー３０
ｋｅＶ、ドーズ量３×１０14ｃｍ-2 でイオン注入し、ソ
ースドレイン領域およびゲート電極領域に非晶質層（図
示しない）を形成した後、ゲート電極表面およびソース
ドレイン領域表面の自然酸化膜を希弗酸により除去す
る。この工程は従来例に示すものと同一である。その
後、図１（ｅ）に示すように厚さ５０ｎｍ程度のチタン
１９を４５０℃に加熱した半導体基板上にスパッタ堆積
する。尚、このチタンのスパッタ膜厚は従来例に示すも
のよりも厚く形成されている。
ｋｅＶ、ドーズ量３×１０14ｃｍ-2 でイオン注入し、ソ
ースドレイン領域およびゲート電極領域に非晶質層（図
示しない）を形成した後、ゲート電極表面およびソース
ドレイン領域表面の自然酸化膜を希弗酸により除去す
る。この工程は従来例に示すものと同一である。その
後、図１（ｅ）に示すように厚さ５０ｎｍ程度のチタン
１９を４５０℃に加熱した半導体基板上にスパッタ堆積
する。尚、このチタンのスパッタ膜厚は従来例に示すも
のよりも厚く形成されている。
【００２５】その後、図１（ｆ）に示すように窒素雰囲
気中で６５０℃、３０秒程度の第１シンターを行い、シ
リコンと接触する部分のチタンのみをシリサイド化し、
チタンシリサイド２０を形成する。尚、この際、素子分
離領域２およびサイドウォール８と接触する部分のチタ
ンおよびシリコン上の一部のチタンは窒化されて窒化チ
タン２１となる。
気中で６５０℃、３０秒程度の第１シンターを行い、シ
リコンと接触する部分のチタンのみをシリサイド化し、
チタンシリサイド２０を形成する。尚、この際、素子分
離領域２およびサイドウォール８と接触する部分のチタ
ンおよびシリコン上の一部のチタンは窒化されて窒化チ
タン２１となる。
【００２６】その後、図１（ｇ）に示すように、アンモ
ニア水および過酸化水素水の混合液により選択的に窒化
チタン２１のみをエッチング除去する。その後、窒素雰
囲気中で８５０℃１０秒の第２シンターを行い、前記チ
タンシリサイド２０よりも電気抵抗率の低いチタンシリ
サイド２２を形成する。
ニア水および過酸化水素水の混合液により選択的に窒化
チタン２１のみをエッチング除去する。その後、窒素雰
囲気中で８５０℃１０秒の第２シンターを行い、前記チ
タンシリサイド２０よりも電気抵抗率の低いチタンシリ
サイド２２を形成する。
【００２７】従来例とは異なり、チタンの膜厚が５０ｎ
ｍと厚いため、高ドーズに注入されたｎ+ 型ソースドレ
イン領域１１上でも、十分な厚さのチタンシリサイド膜
を形成することができ、層抵抗を低く保つことができ
る。また、ｐ+ 型ソースドレイン領域１５上において
も、表面部分はｎ+ 型ソースドレイン領域と同程度のＡ
ｓ濃度を有するため、過度のシリサイド化反応を抑制す
ることができ、ｐ+ 型ゲート電極とｐ+ 型ソースドレイ
ン領域間の短絡、およびｐ+ 型ソースドレイン領域とｎ
型ウェル領域間の接合リーク電流の増大を引き起こすこ
ともない。
ｍと厚いため、高ドーズに注入されたｎ+ 型ソースドレ
イン領域１１上でも、十分な厚さのチタンシリサイド膜
を形成することができ、層抵抗を低く保つことができ
る。また、ｐ+ 型ソースドレイン領域１５上において
も、表面部分はｎ+ 型ソースドレイン領域と同程度のＡ
ｓ濃度を有するため、過度のシリサイド化反応を抑制す
ることができ、ｐ+ 型ゲート電極とｐ+ 型ソースドレイ
ン領域間の短絡、およびｐ+ 型ソースドレイン領域とｎ
型ウェル領域間の接合リーク電流の増大を引き起こすこ
ともない。
【００２８】次に、本発明の第２の実施の形態につき説
明する。図３（ａ）乃至図３（ｇ）は本発明をＣＭＯＳ
ＦＥＴに適用した例を示すものである。
明する。図３（ａ）乃至図３（ｇ）は本発明をＣＭＯＳ
ＦＥＴに適用した例を示すものである。
【００２９】まず、図３（ａ）に示すように、周知の技
術によりｐ型シリコン基板５１に素子分離領域５２を形
成する。その後、ｎ型ウェル領域５３およびｐ型ウェル
領域５４の形成を行う。尚、ｎ型ウェル領域５３の形成
は、例えばｐ+ をイオン注入エネルギー７００ｋｅＶ、
ドーズ量１．５×１０13ｃｍ-2、でイオン注入した後、
例えばＡｓ+ をイオン注入エネルギー１００ｋｅＶ、ド
ーズ量５×１０12ｃｍ-2でイオン注入して形成する。ま
たｐ型ウェル領域５４の形成は、例えばＢ+ をイオン注
入エネルギー３００ｋｅＶ、ドーズ量２×１０13ｃｍ-2
でイオン注入した後、例えばＢ+ をイオン注入エネルギ
ー３０ｋｅＶ、ドーズ量６×１０12ｃｍ-2でイオン注入
して形成する。その後、６ｎｍ程度のゲート酸化膜５５
を熱酸化法により形成した後、ＣＶＤ法によりノンドー
プの多結晶シリコン５６を２００ｎｍ程度堆積する。そ
の後、フォトリソグラフィー工程およびエッチング工程
により、ｎ型ＭＯＳＦＥＴのゲート電極およびｐ型ＭＯ
ＳＦＥＴのゲート電極５７を形成する。その後、ゲート
電極側面に酸化膜からなる厚さ８０ｎｍ程度のサイドウ
ォール５８を形成する。
術によりｐ型シリコン基板５１に素子分離領域５２を形
成する。その後、ｎ型ウェル領域５３およびｐ型ウェル
領域５４の形成を行う。尚、ｎ型ウェル領域５３の形成
は、例えばｐ+ をイオン注入エネルギー７００ｋｅＶ、
ドーズ量１．５×１０13ｃｍ-2、でイオン注入した後、
例えばＡｓ+ をイオン注入エネルギー１００ｋｅＶ、ド
ーズ量５×１０12ｃｍ-2でイオン注入して形成する。ま
たｐ型ウェル領域５４の形成は、例えばＢ+ をイオン注
入エネルギー３００ｋｅＶ、ドーズ量２×１０13ｃｍ-2
でイオン注入した後、例えばＢ+ をイオン注入エネルギ
ー３０ｋｅＶ、ドーズ量６×１０12ｃｍ-2でイオン注入
して形成する。その後、６ｎｍ程度のゲート酸化膜５５
を熱酸化法により形成した後、ＣＶＤ法によりノンドー
プの多結晶シリコン５６を２００ｎｍ程度堆積する。そ
の後、フォトリソグラフィー工程およびエッチング工程
により、ｎ型ＭＯＳＦＥＴのゲート電極およびｐ型ＭＯ
ＳＦＥＴのゲート電極５７を形成する。その後、ゲート
電極側面に酸化膜からなる厚さ８０ｎｍ程度のサイドウ
ォール５８を形成する。
【００３０】その後、図３（ｂ）に示すように、ｐ型Ｍ
ＯＳＦＥＴ形成予定領域上をレジスト５９でマスクした
後、例えばＡｓ+ ６０をイオン注入エネルギー３０ｋｅ
Ｖ、ドーズ量３×１０15ｃｍ-2でイオン注入し、ｎ+ 型
ソースドレイン領域６１を形成すると同時に、ｎ+ 型ゲ
ート電極６２を形成する。
ＯＳＦＥＴ形成予定領域上をレジスト５９でマスクした
後、例えばＡｓ+ ６０をイオン注入エネルギー３０ｋｅ
Ｖ、ドーズ量３×１０15ｃｍ-2でイオン注入し、ｎ+ 型
ソースドレイン領域６１を形成すると同時に、ｎ+ 型ゲ
ート電極６２を形成する。
【００３１】その後、図３（ｃ）に示すように、ｎ型Ｍ
ＯＳＦＥＴ形成予定領域上をレジスト６３でマスクした
後、例えばＢＦ2 + ６４をイオン注入エネルギー２０ｋ
ｅＶ、ドーズ量３×１０15ｃｍ-2でイオン注入し、ｐ+
型ソースドレイン領域６５を形成すると同時に、ｐ+ 型
ゲート電極６６を形成する。
ＯＳＦＥＴ形成予定領域上をレジスト６３でマスクした
後、例えばＢＦ2 + ６４をイオン注入エネルギー２０ｋ
ｅＶ、ドーズ量３×１０15ｃｍ-2でイオン注入し、ｐ+
型ソースドレイン領域６５を形成すると同時に、ｐ+ 型
ゲート電極６６を形成する。
【００３２】さらに、図３（ｄ）に示すように、ｎ型Ｍ
ＯＳＦＥＴ形成予定領域上をレジスト６３でマスクした
まま、例えばＡｓ2 + ６７をイオン注入エネルギー１０
ｋｅＶ、ドーズ量６×１０14ｃｍ-2でイオン注入し、ｐ
+ 型ソースドレイン領域６５表面およびｐ+ 型ゲート電
極６６表面部分にＡｓを高濃度に含んだ層６８を形成す
る。尚、この高濃度Ａｓ層のピーク濃度は４×１０20ｃ
ｍ-3程度であり、ｎ+型のソースドレイン領域表面のＡ
ｓ濃度と同程度になっている。その後、レジストを除去
した後、窒素雰囲気中で１０００℃１０秒程度の活性化
熱処理を行うことにより、ソースドレイン領域およびゲ
ート電極領域の不純物の活性化を行う。
ＯＳＦＥＴ形成予定領域上をレジスト６３でマスクした
まま、例えばＡｓ2 + ６７をイオン注入エネルギー１０
ｋｅＶ、ドーズ量６×１０14ｃｍ-2でイオン注入し、ｐ
+ 型ソースドレイン領域６５表面およびｐ+ 型ゲート電
極６６表面部分にＡｓを高濃度に含んだ層６８を形成す
る。尚、この高濃度Ａｓ層のピーク濃度は４×１０20ｃ
ｍ-3程度であり、ｎ+型のソースドレイン領域表面のＡ
ｓ濃度と同程度になっている。その後、レジストを除去
した後、窒素雰囲気中で１０００℃１０秒程度の活性化
熱処理を行うことにより、ソースドレイン領域およびゲ
ート電極領域の不純物の活性化を行う。
【００３３】その後は、第１シンターの温度以外は、図
４（ａ）乃至図４（ｅ）の従来例にも示されている通り
の周知の方法でゲート電極領域およびソースドレイン領
域をチタンシリサイド化する。その概要について以下に
示す。
４（ａ）乃至図４（ｅ）の従来例にも示されている通り
の周知の方法でゲート電極領域およびソースドレイン領
域をチタンシリサイド化する。その概要について以下に
示す。
【００３４】まず、Ａｓ+ をイオン注入エネルギー３０
ｋｅＶ、ドーズ量３×１０14ｃｍ-2でイオン注入し、ソ
ースドレイン領域およびゲート電極領域に非晶質層（図
示しない）を形成した後、ゲート電極表面およびソース
ドレイン領域表面の自然酸化膜を希弗酸により除去す
る。
ｋｅＶ、ドーズ量３×１０14ｃｍ-2でイオン注入し、ソ
ースドレイン領域およびゲート電極領域に非晶質層（図
示しない）を形成した後、ゲート電極表面およびソース
ドレイン領域表面の自然酸化膜を希弗酸により除去す
る。
【００３５】この工程は従来例に示すものと同一であ
る。その後、図３（ｅ）に示すように厚さ３０ｎｍ程度
のチタン６９を４５０℃に加熱した半導体基板上にスパ
ッタ堆積する。
る。その後、図３（ｅ）に示すように厚さ３０ｎｍ程度
のチタン６９を４５０℃に加熱した半導体基板上にスパ
ッタ堆積する。
【００３６】その後、図３（ｆ）に示すように窒素雰囲
気中で７５０℃、３０秒程度の第１シンターを行い、シ
リコンと接触する部分のチタンのみをシリサイド化し、
チタンシリサイド７０を形成する。尚、この際、素子分
離領域５２およびサイドウォール５８と接触する部分の
チタンおよびシリコン上の一部のチタンは窒化されて窒
化チタン７１となる。
気中で７５０℃、３０秒程度の第１シンターを行い、シ
リコンと接触する部分のチタンのみをシリサイド化し、
チタンシリサイド７０を形成する。尚、この際、素子分
離領域５２およびサイドウォール５８と接触する部分の
チタンおよびシリコン上の一部のチタンは窒化されて窒
化チタン７１となる。
【００３７】その後、図３（ｇ）に示すように、アンモ
ニア水および過酸化水素水の混合液により選択的に窒化
チタン７１のみをエッチング除去する。その後、窒素雰
囲気中で８５０℃１０秒の第２シンターを行い、前記チ
タンシリサイド７０よりも電気抵抗率の低いチタンシリ
サイド７２を形成する。
ニア水および過酸化水素水の混合液により選択的に窒化
チタン７１のみをエッチング除去する。その後、窒素雰
囲気中で８５０℃１０秒の第２シンターを行い、前記チ
タンシリサイド７０よりも電気抵抗率の低いチタンシリ
サイド７２を形成する。
【００３８】従来例とは異なり、第１シンターの温度が
７５０℃と高いため、高ドーズに注入されたｎ+ 型ソー
スドレイン領域６１上でも、十分な厚さのチタンシリサ
イド膜を形成することができ、層抵抗を低く保つことが
できる。また、ｐ+ 型ソースドレイン領域６５上におい
ても、表面部分はｎ+ 型ソースドレイン領域と同程度の
Ａｓ濃度を有するため、過度のシリサイド化反応を抑制
することができ、ｐ+型ゲート電極とｐ+ 型ソースドレ
イン領域間の短絡、およびｐ+ 型ソースドレイン領域と
ｎ型ウェル領域間の接合リーク電流の増大を引き起こす
こともない。
７５０℃と高いため、高ドーズに注入されたｎ+ 型ソー
スドレイン領域６１上でも、十分な厚さのチタンシリサ
イド膜を形成することができ、層抵抗を低く保つことが
できる。また、ｐ+ 型ソースドレイン領域６５上におい
ても、表面部分はｎ+ 型ソースドレイン領域と同程度の
Ａｓ濃度を有するため、過度のシリサイド化反応を抑制
することができ、ｐ+型ゲート電極とｐ+ 型ソースドレ
イン領域間の短絡、およびｐ+ 型ソースドレイン領域と
ｎ型ウェル領域間の接合リーク電流の増大を引き起こす
こともない。
【００３９】
【発明の効果】以上のように本発明によれば、ｎ+ 型ソ
ースドレイン領域上およびｐ+ 型ソースドレイン領域上
のＡｓ濃度が同程度であり、ｐ+ 型ソースドレイン領域
上のチタンシリサイド化反応をｎ+ 型ソースドレイン領
域上と同程度に抑制することが可能となる。従って、チ
タンの厚膜化および第１シンターの高温化によりｎ+ 型
ソースドレイン領域上のチタンシリサイドの低抵抗化を
行った際、従来問題となってきたｐ型ＭＯＳＦＥＴ側で
のチタンシリサイドのオーバーグロースによるゲート、
ソースドレイン間の短絡、およびｐ+ 型ソースドレイン
領域とｎ型ウェル領域間の接合リーク電流の増大を抑制
することができる。
ースドレイン領域上およびｐ+ 型ソースドレイン領域上
のＡｓ濃度が同程度であり、ｐ+ 型ソースドレイン領域
上のチタンシリサイド化反応をｎ+ 型ソースドレイン領
域上と同程度に抑制することが可能となる。従って、チ
タンの厚膜化および第１シンターの高温化によりｎ+ 型
ソースドレイン領域上のチタンシリサイドの低抵抗化を
行った際、従来問題となってきたｐ型ＭＯＳＦＥＴ側で
のチタンシリサイドのオーバーグロースによるゲート、
ソースドレイン間の短絡、およびｐ+ 型ソースドレイン
領域とｎ型ウェル領域間の接合リーク電流の増大を抑制
することができる。
【図１】（ａ）〜（ｇ）は本発明の第１の実施形態を製
造工程順に示す断面図である。
造工程順に示す断面図である。
【図２】（ａ）〜（ｂ）は本発明により製造された素子
の不純物濃度分布を示すものである。
の不純物濃度分布を示すものである。
【図３】（ａ）〜（ｇ）は本発明の第２の実施形態を製
造工程順に示す断面図である。
造工程順に示す断面図である。
【図４】（ａ）〜（ｅ）は従来例を製造工程順に示す断
面図である。
面図である。
【図５】（ａ）〜（ｂ）は従来例を製造工程順に示す断
面図である。
面図である。
１ ｐ型シリコン基板 ２ 素子分離領域 ３ ｎ型ウェル領域 ４ ｐ型ウェル領域 ５ ゲート酸化膜 ６ 多結晶シリコン ７ ゲート電極 ８ サイドウォール ９ レジスト １０ Ａｓ+ １１ ｎ+ 型ソースドレイン領域 １２ ｎ+ 型ゲート電極 １３ レジスト １４ ＢＦ2 + １５ ｐ+ 型ソースドレイン領域 １６ ｐ+ 型ゲート電極 １７ Ａｓ+ １８ Ａｓを高濃度に含んだ層 １９ チタン ２０ チタンシリサイド ２１ 窒化チタン ２２ チタンシリサイド ５１ ｐ型シリコン基板 ５２ 素子分離領域 ５３ ｎ型ウェル領域 ５４ ｐ型ウェル領域 ５５ ゲート酸化膜 ５６ 多結晶シリコン ５７ ゲート電極 ５８ サイドウォール ５９ レジスト ６０ Ａｓ+ ６１ ｎ+ 型ソースドレイン領域 ６２ ｎ+ 型ゲート電極 ６３ レジスト ６４ ＢＦ2 + ６５ ｐ+ 型ソースドレイン領域 ６６ ｐ+ 型ゲート電極 ６７ Ａｓ+ ６８ Ａｓを高濃度に含んだ層 ６９ チタン ７０ チタンシリサイド ７１ 窒化チタン ７２ チタンシリサイド １０１ ｐ型シリコン基板 １０２ 素子分離領域 １０３ ｎ型ウェル領域 １０４ ゲート酸化膜 １０５ 多結晶シリコン １０６ ゲート電極 １０７ サイドウォール １０８ ｎ+ 型ソースドレイン領域 １０９ ｐ+ 型ソースドレイン領域 １１０ ｎ+ 型ゲート電極 １１１ ｐ+ 型ゲート電極 １１２ 非晶質シリコン層 １１３ チタン １１４ チタンシリサイド １１５ 窒化チタン １１６ チタンシリサイド １２１ ｎ+ 型ソースドレイン領域 １２２ ｎ+ 型ゲート電極 １２３ ｐ+ 型ソースドレイン領域 １２４ ｐ+ 型ゲート電極 １２５ チタンシリサイド １２６ チタンシリサイド １２７ チタンシリサイド １２８ チタンシリサイド １２９ 素子分離領域 １３０ サイドウォール １３１ 窒化チタン １３２ チタンシリサイド １３３ チタンシリサイド １３４ チタンシリサイド １３５ チタンシリサイド
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/8238 H01L 27/092
Claims (5)
- 【請求項１】 半導体基板に、絶縁物からなる素子分離
領域を形成する工程と、前記半導体基板にｎ型のウェル
領域を形成する工程と、前記半導体基板にｐ型のウェル
領域を形成する工程と、前記半導体基板上にゲート酸化
膜を形成する工程と、前記ゲート酸化膜上にゲート電極
を形成する工程と、前記ゲート電極側面に絶縁物からな
るサイドウォールを形成する工程と、ｐ型のＭＯＳＦＥ
Ｔ形成予定領域上を第１のレジストでマスクする工程
と、ｎ型の不純物をイオン注入してｎ型のソースドレイ
ン領域およびｎ型のゲート電極を形成する工程と、前記
第１のレジストを除去する工程と、ｎ型のＭＯＳＦＥＴ
形成予定領域上を第２のレジストでマスクする工程と、
ｐ型の不純物をイオン注入してｐ型のソースドレイン領
域およびｐ型のゲート電極を形成する工程と、ｎ型の不
純物をイオン注入して前記ｐ型のソースドレイン領域表
面部分および前記ｐ型のゲート電極表面部分にｎ型の不
純物を含む層を、前記ｐ型のソースドレイン領域表面近
傍と前記ｎ型のソースドレイン領域表面近傍とでｎ型の
不純物濃度が同等になるように形成する工程と、前記第
２のレジストを除去する工程と、熱処理を行う工程と、
前記ｎ型のソースドレイン領域および前記ｎ型のゲート
電極および前記ｐ型のソースドレイン領域および前記ｐ
型のゲート電極の表面をシリサイド化することにより、
前記ｎ型のソースドレイン領域および前記ｎ型のゲート
電極領域および前記ｐ型のソースドレイン領域および前
記ｐ型のゲート電極領域にそれぞれ第１のシリサイド層
および第２のシリサイド層および第３のシリサイド層お
よび第４のシリサイド層をそれぞれ形成する工程を具備
することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ｎ型の不純物はＡｓであることを特
徴とする請求項１記載の半導体の製造方法。 - 【請求項３】 前記ｐ型の不純物はＢＦ２であることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記ｐ型の不純物はＢであることを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記第１のシリサイド層および前記第２
のシリサイド層および前記第３のシリサイド層および前
記第４のシリサイド層の膜厚はいずれもほぼ同等である
ことを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03109198A JP3161406B2 (ja) | 1998-02-13 | 1998-02-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03109198A JP3161406B2 (ja) | 1998-02-13 | 1998-02-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11233646A JPH11233646A (ja) | 1999-08-27 |
| JP3161406B2 true JP3161406B2 (ja) | 2001-04-25 |
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ID=12321742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03109198A Expired - Fee Related JP3161406B2 (ja) | 1998-02-13 | 1998-02-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3161406B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100439048B1 (ko) * | 2001-12-29 | 2004-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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-
1998
- 1998-02-13 JP JP03109198A patent/JP3161406B2/ja not_active Expired - Fee Related
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