JPH09107036A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 62
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims description 31
- 229910021332 silicide Inorganic materials 0.000 claims description 29
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 29
- 229910017052 cobalt Inorganic materials 0.000 claims description 19
- 239000010941 cobalt Substances 0.000 claims description 19
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 19
- 229910045601 alloy Inorganic materials 0.000 claims description 9
- 239000000956 alloy Substances 0.000 claims description 9
- 238000009413 insulation Methods 0.000 claims 2
- 229920005591 polysilicon Polymers 0.000 abstract 1
- 238000000034 method Methods 0.000 description 28
- 238000005468 ion implantation Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 20
- 239000010410 layer Substances 0.000 description 19
- 229910052751 metal Inorganic materials 0.000 description 17
- 239000002184 metal Substances 0.000 description 17
- 239000000758 substrate Substances 0.000 description 17
- 229910019001 CoSi Inorganic materials 0.000 description 13
- 230000000694 effects Effects 0.000 description 11
- 230000009977 dual effect Effects 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000009826 distribution Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229910018999 CoSi2 Inorganic materials 0.000 description 6
- 229910008479 TiSi2 Inorganic materials 0.000 description 6
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 6
- 229910008484 TiSi Inorganic materials 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 229910021341 titanium silicide Inorganic materials 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910000676 Si alloy Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910001092 metal group alloy Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 240000005109 Cryptomeria japonica Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910008814 WSi2 Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- BVKZGUZCCUSVTD-UHFFFAOYSA-N carbonic acid Chemical compound OC(O)=O BVKZGUZCCUSVTD-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】微細化に有効なシングルゲート構造のＣＭＯＳ
ＦＥＴを提供すること。 【解決手段】ゲート長０．２μｍ以下のＣＭＯＳＦＥＴ
において、ｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴの
ゲート電極１１１，１１２をｎ型ポリシリコン膜により
形成するとともに、ｐ型ＭＯＳＦＥＴを埋め込みチャネ
ル型、ｎ型ＭＯＳＦＥＴを表面チャネル型とする。
ＦＥＴを提供すること。 【解決手段】ゲート長０．２μｍ以下のＣＭＯＳＦＥＴ
において、ｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴの
ゲート電極１１１，１１２をｎ型ポリシリコン膜により
形成するとともに、ｐ型ＭＯＳＦＥＴを埋め込みチャネ
ル型、ｎ型ＭＯＳＦＥＴを表面チャネル型とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳＦＥＴ、
特にシングルゲート構造のＣＭＯＳＦＥＴを有する半導
体装置に関する。
特にシングルゲート構造のＣＭＯＳＦＥＴを有する半導
体装置に関する。
【０００２】
【従来の技術】従来より、ＣＭＯＳＦＥＴとしては、例
えば、ｎ型ＭＯＳＦＥＴのゲート電極をｎ型不純物がド
ーピングされた多結晶シリコン膜、ｐ型ＭＯＳＦＥＴの
ゲート電極をｎ型不純物がドーピングされた多結晶シリ
コン膜とするように、互いに逆導電型のＭＯＳＦＥＴの
ゲート電極を互いに同じ導電型とするシングルゲート構
造のものが知られている。
えば、ｎ型ＭＯＳＦＥＴのゲート電極をｎ型不純物がド
ーピングされた多結晶シリコン膜、ｐ型ＭＯＳＦＥＴの
ゲート電極をｎ型不純物がドーピングされた多結晶シリ
コン膜とするように、互いに逆導電型のＭＯＳＦＥＴの
ゲート電極を互いに同じ導電型とするシングルゲート構
造のものが知られている。
【０００３】シングルゲート構造のＣＭＯＳＦＥＴは、
電流駆動力が大きく、かつプロセスが容易であるという
利点がある。しかし、ＣＭＯＳＦＥＴのうち例えば、上
述の如きｎ型ゲート電極をもつＰＭＯＳＦＥＴを埋め込
みチャネルとした場合に、埋め込みチャネルの形成位置
は基板表面よりも深くなる。したがって、ゲート電極に
よる制御を完全に行うことが難しい。したがって、特に
ゲート長が０．２μｍ以下の微細寸法においては、ゲー
ト制御部が不十分であることにより短チャネル効果が顕
在化し、シングルゲート構造のＣＭＯＳＦＥＴは実現で
きていない。
電流駆動力が大きく、かつプロセスが容易であるという
利点がある。しかし、ＣＭＯＳＦＥＴのうち例えば、上
述の如きｎ型ゲート電極をもつＰＭＯＳＦＥＴを埋め込
みチャネルとした場合に、埋め込みチャネルの形成位置
は基板表面よりも深くなる。したがって、ゲート電極に
よる制御を完全に行うことが難しい。したがって、特に
ゲート長が０．２μｍ以下の微細寸法においては、ゲー
ト制御部が不十分であることにより短チャネル効果が顕
在化し、シングルゲート構造のＣＭＯＳＦＥＴは実現で
きていない。
【０００４】一方、ゲート長が０．２μｍ以下のＣＭＯ
ＳＦＥＴとしては、例えば、ｎ型ＭＯＳＦＥＴのゲート
電極をｎ型不純物がドーピングされた多結晶シリコン
膜、ｐ型ＭＯＳＦＥＴのゲート電極をｐ型不純物がドー
ピングされた多結晶シリコン膜とするように、逆導電型
のＭＯＳＦＥＴのゲート電極を互いに異なる導電型とす
るデュアルゲート構造のものが検討されている。
ＳＦＥＴとしては、例えば、ｎ型ＭＯＳＦＥＴのゲート
電極をｎ型不純物がドーピングされた多結晶シリコン
膜、ｐ型ＭＯＳＦＥＴのゲート電極をｐ型不純物がドー
ピングされた多結晶シリコン膜とするように、逆導電型
のＭＯＳＦＥＴのゲート電極を互いに異なる導電型とす
るデュアルゲート構造のものが検討されている。
【０００５】デュアルゲート構造は、短チャネル効果に
対して有利な構造であるといわれているが、以下のよう
な問題がある。
対して有利な構造であるといわれているが、以下のよう
な問題がある。
【０００６】すなわち、ｐ型ＭＯＳＦＥＴのゲート電極
中のｐ型不純物がチャネル領域へ拡散し、しきい値電圧
が変動する。又、表面ラフネス散乱の散乱因子が増大す
るため、チャネルの移動度が低下し、駆動力が低下する
ので、ＣＭＯＳＦＥＴの高速性能が十分に得られないと
いう問題が生じる。また、散乱因子が増大することによ
り、しきい値電圧が変動するという問題も生じる。
中のｐ型不純物がチャネル領域へ拡散し、しきい値電圧
が変動する。又、表面ラフネス散乱の散乱因子が増大す
るため、チャネルの移動度が低下し、駆動力が低下する
ので、ＣＭＯＳＦＥＴの高速性能が十分に得られないと
いう問題が生じる。また、散乱因子が増大することによ
り、しきい値電圧が変動するという問題も生じる。
【０００７】また、デュアルゲート構造のＣＭＯＳＦＥ
Ｔについてはコバルトシリサイド（ＣｏＳｉ2 ）をゲー
ト電極等に利用することが検討されている。その結果、
図２５に示すように、遅延時間を短縮するには、ゲート
長が０．１５μｍより大きい場合にはチタンシリサイド
を用いるほうが良く、又ゲート長が０．１５μｍ以下の
場合にはコバルトシリサイドを用いるほうが良いことが
分かる。
Ｔについてはコバルトシリサイド（ＣｏＳｉ2 ）をゲー
ト電極等に利用することが検討されている。その結果、
図２５に示すように、遅延時間を短縮するには、ゲート
長が０．１５μｍより大きい場合にはチタンシリサイド
を用いるほうが良く、又ゲート長が０．１５μｍ以下の
場合にはコバルトシリサイドを用いるほうが良いことが
分かる。
【０００８】しかし、シングルゲート構造のＣＭＯＳＦ
ＥＴについては、ゲート長が０．２μｍ以下で正常な動
作を行うものが実現されていないので、短ゲート長領域
におけるコバルトシリサイドの有効性については検討さ
れていない。
ＥＴについては、ゲート長が０．２μｍ以下で正常な動
作を行うものが実現されていないので、短ゲート長領域
におけるコバルトシリサイドの有効性については検討さ
れていない。
【０００９】
【発明が解決しようとする課題】上述の如く、従来よ
り、微細なＣＭＯＳＦＥＴとしては、デュアルゲート構
造のものが検討され、例えば、ゲート電極等にコバルト
シリサイドを利用することが有効であることが分かって
いた。一方、微細なシングルゲート構造のＣＭＯＳＦＥ
Ｔについては、しきい値電圧の調整が困難で実現されて
いなかったので、この種の検討はなされていなかった。
り、微細なＣＭＯＳＦＥＴとしては、デュアルゲート構
造のものが検討され、例えば、ゲート電極等にコバルト
シリサイドを利用することが有効であることが分かって
いた。一方、微細なシングルゲート構造のＣＭＯＳＦＥ
Ｔについては、しきい値電圧の調整が困難で実現されて
いなかったので、この種の検討はなされていなかった。
【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、微細化が進んでも、し
きい値電圧の調整が容易なシングルゲート構造のＣＭＯ
ＳＦＥＴを備えた半導体装置を提供することにある。
ので、その目的とするところは、微細化が進んでも、し
きい値電圧の調整が容易なシングルゲート構造のＣＭＯ
ＳＦＥＴを備えた半導体装置を提供することにある。
【００１１】
［概要］上記目的を達成するために、本発明に係る半導
体装置（請求項１）は、第１チャネル型ＭＯＳＦＥＴと
第２チャネル型ＭＯＳＦＥＴとからなるＣＭＯＳＦＥＴ
を備えてなり、前記第１チャネル型ＭＯＳＦＥＴが、第
１導電型半導体領域の所定領域上に形成されたゲート絶
縁膜と、このゲート絶縁膜上に形成され、第１導電型半
導体からなるゲート長が０．２μｍ以下の第１の第１導
電型ゲート電極と、この第１の第１導電型ゲート電極を
両側から挟むように前記第１導電型半導体領域の表面に
選択的に形成された第２導電型ソース・ドレイン領域
と、前記第１の第１導電型ゲート電極直下の前記第１導
電型半導体領域の表面に形成された第２導電型埋め込み
チャネル領域とを有し、前記第２チャネル型ＭＯＳＦＥ
Ｔが、前記第１導電型半導体領域と絶縁された第２導電
型半導体領域の所定領域上に形成されたゲート絶縁膜
と、このゲート絶縁膜上に形成され、第１導電型半導体
からなるゲート長が０．２μｍ以下の第２の第１導電型
ゲート電極と、この第２の第１導電型ゲート電極を両側
から挟むように前記第２導電型半導体領域の表面に形成
された第１導電型ソース・ドレイン領域と有することを
特徴とする。
体装置（請求項１）は、第１チャネル型ＭＯＳＦＥＴと
第２チャネル型ＭＯＳＦＥＴとからなるＣＭＯＳＦＥＴ
を備えてなり、前記第１チャネル型ＭＯＳＦＥＴが、第
１導電型半導体領域の所定領域上に形成されたゲート絶
縁膜と、このゲート絶縁膜上に形成され、第１導電型半
導体からなるゲート長が０．２μｍ以下の第１の第１導
電型ゲート電極と、この第１の第１導電型ゲート電極を
両側から挟むように前記第１導電型半導体領域の表面に
選択的に形成された第２導電型ソース・ドレイン領域
と、前記第１の第１導電型ゲート電極直下の前記第１導
電型半導体領域の表面に形成された第２導電型埋め込み
チャネル領域とを有し、前記第２チャネル型ＭＯＳＦＥ
Ｔが、前記第１導電型半導体領域と絶縁された第２導電
型半導体領域の所定領域上に形成されたゲート絶縁膜
と、このゲート絶縁膜上に形成され、第１導電型半導体
からなるゲート長が０．２μｍ以下の第２の第１導電型
ゲート電極と、この第２の第１導電型ゲート電極を両側
から挟むように前記第２導電型半導体領域の表面に形成
された第１導電型ソース・ドレイン領域と有することを
特徴とする。
【００１２】また、本発明に係る他の半導体装置（請求
項２）は、上記半導体装置（請求項１）において、前記
第１チャネル型ＭＯＳＦＥＴがｐチャネル型ＭＯＳＦＥ
Ｔ、前記第２チャネル型ＭＯＳＦＥＴがｎチャネル型Ｍ
ＯＳＦＥＴ、前記第１導電型ゲート電極がｎ型多結晶シ
リコンからなるゲート電極であることを特徴とする。ま
た、本発明に係る他の半導体装置（請求項３）は、第１
チャネル型ＭＯＳＦＥＴと第２チャネル型ＭＯＳＦＥＴ
とからなるＣＭＯＳＦＥＴを備えてなり、前記第１チャ
ネル型ＭＯＳＦＥＴが、第１導電型半導体領域の所定領
域上に形成されたゲート絶縁膜と、このゲート絶縁膜上
に形成され、第１導電型半導体からなるゲート長が０．
４μｍ以下の第１の第１導電型ゲート電極と、この第１
の第１導電型ゲート電極上に形成され、前記第１導電型
半導体とコバルトとの合金膜と、前記第１の第１導電型
ゲート電極を両側から挟むように前記第１導電型半導体
領域の表面に形成された第２導電型ソース・ドレイン領
域と、前記第１の第１導電型ゲート電極直下の前記第１
導電型半導体領域の表面に形成された第２導電型埋め込
みチャネル領域とを有し、前記第２チャネル型ＭＯＳＦ
ＥＴが、前記第１導電型半導体領域と絶縁された第２導
電型半導体領域の所定領域上に形成されたゲート絶縁膜
と、このゲート絶縁膜上に形成され、第１導電型半導体
からなるゲート長が０．４μｍ以下の第２の第１導電型
ゲート電極と、この第２の第１導電型ゲート電極上に形
成され、前記第１導電型半導体とコバルトとの合金膜
と、前記第２の第１導電型ゲート電極を両側から挟むよ
うに前記第２導電型半導体領域の表面に形成された第１
導電型ソース・ドレイン領域とを有することを特徴とす
る。
項２）は、上記半導体装置（請求項１）において、前記
第１チャネル型ＭＯＳＦＥＴがｐチャネル型ＭＯＳＦＥ
Ｔ、前記第２チャネル型ＭＯＳＦＥＴがｎチャネル型Ｍ
ＯＳＦＥＴ、前記第１導電型ゲート電極がｎ型多結晶シ
リコンからなるゲート電極であることを特徴とする。ま
た、本発明に係る他の半導体装置（請求項３）は、第１
チャネル型ＭＯＳＦＥＴと第２チャネル型ＭＯＳＦＥＴ
とからなるＣＭＯＳＦＥＴを備えてなり、前記第１チャ
ネル型ＭＯＳＦＥＴが、第１導電型半導体領域の所定領
域上に形成されたゲート絶縁膜と、このゲート絶縁膜上
に形成され、第１導電型半導体からなるゲート長が０．
４μｍ以下の第１の第１導電型ゲート電極と、この第１
の第１導電型ゲート電極上に形成され、前記第１導電型
半導体とコバルトとの合金膜と、前記第１の第１導電型
ゲート電極を両側から挟むように前記第１導電型半導体
領域の表面に形成された第２導電型ソース・ドレイン領
域と、前記第１の第１導電型ゲート電極直下の前記第１
導電型半導体領域の表面に形成された第２導電型埋め込
みチャネル領域とを有し、前記第２チャネル型ＭＯＳＦ
ＥＴが、前記第１導電型半導体領域と絶縁された第２導
電型半導体領域の所定領域上に形成されたゲート絶縁膜
と、このゲート絶縁膜上に形成され、第１導電型半導体
からなるゲート長が０．４μｍ以下の第２の第１導電型
ゲート電極と、この第２の第１導電型ゲート電極上に形
成され、前記第１導電型半導体とコバルトとの合金膜
と、前記第２の第１導電型ゲート電極を両側から挟むよ
うに前記第２導電型半導体領域の表面に形成された第１
導電型ソース・ドレイン領域とを有することを特徴とす
る。
【００１３】ここで、前記合金膜はソース・ドレイン領
域上にも形成されていることが好ましい。
域上にも形成されていることが好ましい。
【００１４】また、本発明に係る他の半導体装置（請求
項４）は、上記半導体装置（請求項３）において、前記
第１チャネル型ＭＯＳＦＥＴがｐチャネル型ＭＯＳＦＥ
Ｔ、前記第２チャネル型ＭＯＳＦＥＴがｎチャネル型Ｍ
ＯＳＦＥＴ、前記第１導電型ゲート電極はｎ型多結晶シ
リコンからなるゲート電極、前記合金膜はコバルトシリ
サイド膜（例えばＣｏＳｉ2 膜）であることを特徴とす
る。
項４）は、上記半導体装置（請求項３）において、前記
第１チャネル型ＭＯＳＦＥＴがｐチャネル型ＭＯＳＦＥ
Ｔ、前記第２チャネル型ＭＯＳＦＥＴがｎチャネル型Ｍ
ＯＳＦＥＴ、前記第１導電型ゲート電極はｎ型多結晶シ
リコンからなるゲート電極、前記合金膜はコバルトシリ
サイド膜（例えばＣｏＳｉ2 膜）であることを特徴とす
る。
【００１５】ここで、前記コバルトシリサイド膜は、例
えば、以下の方法により形成することが好ましい。
えば、以下の方法により形成することが好ましい。
【００１６】まず、ゲート絶縁膜、ゲート電極、ソース
・ドレイン領域を形成した後、全面にコバルト膜（厚さ
は２０ｎｍ以上が好ましい）、窒化チタン膜（厚さは７
０ｎｍ以上が好ましい）を形成する。
・ドレイン領域を形成した後、全面にコバルト膜（厚さ
は２０ｎｍ以上が好ましい）、窒化チタン膜（厚さは７
０ｎｍ以上が好ましい）を形成する。
【００１７】次に第１の熱処理より、ソース・ドレイン
領域のシリコンとコバルト膜、ゲート電極のシリコンと
コバルト膜を反応させ、ソース・ドレイン領域およびゲ
ート電極上にＣｏＳｉ2 膜を形成した後、未反応のコバ
ルトシリサイド膜等をウエットエッチングにより除去す
る。
領域のシリコンとコバルト膜、ゲート電極のシリコンと
コバルト膜を反応させ、ソース・ドレイン領域およびゲ
ート電極上にＣｏＳｉ2 膜を形成した後、未反応のコバ
ルトシリサイド膜等をウエットエッチングにより除去す
る。
【００１８】次に第２の熱処理によりＣｏＳｉ2 膜を低
抵抗化する。具体的には、窒素ガス雰囲気中等の不活性
ガス雰囲気中でのランプアニールにより行なう。このラ
ンプアニールによる熱処理によれば、ＣｏＳｉ2 膜の酸
化を効果的に防止できる。また、第２の熱処理は、８０
０℃、３０秒以下であることが好ましい。このような条
件であれば、不純物の再拡散を効果的に防止することが
できる。
抵抗化する。具体的には、窒素ガス雰囲気中等の不活性
ガス雰囲気中でのランプアニールにより行なう。このラ
ンプアニールによる熱処理によれば、ＣｏＳｉ2 膜の酸
化を効果的に防止できる。また、第２の熱処理は、８０
０℃、３０秒以下であることが好ましい。このような条
件であれば、不純物の再拡散を効果的に防止することが
できる。
【００１９】また、本発明に係る他の半導体装置（請求
項５）は、上記半導体装置（請求項１〜請求項４）にお
いて、前記第２導電型埋め込みチャネル領域の不純物濃
度のピーク濃度が、４×１０18／ｃｍ3 以上、かつ前記
第１導電型半導体領域のそれの所定倍であることを特徴
とする。
項５）は、上記半導体装置（請求項１〜請求項４）にお
いて、前記第２導電型埋め込みチャネル領域の不純物濃
度のピーク濃度が、４×１０18／ｃｍ3 以上、かつ前記
第１導電型半導体領域のそれの所定倍であることを特徴
とする。
【００２０】ここで、所定倍は、１倍より大きく８倍以
下であることが好ましい。このようにピーク濃度を設定
することにより、従来のイオン注入によっても浅いチャ
ネル領域を形成できる。
下であることが好ましい。このようにピーク濃度を設定
することにより、従来のイオン注入によっても浅いチャ
ネル領域を形成できる。
【００２１】さらに又、埋め込み領域の接合深さは０．
０５μｍ以下が好ましい。
０５μｍ以下が好ましい。
【００２２】又、埋め込み領域のキャリア濃度のピーク
位置は０．０５μｍ以下の深さが好ましい。さらに０．
０２μｍであれば、より好ましい。
位置は０．０５μｍ以下の深さが好ましい。さらに０．
０２μｍであれば、より好ましい。
【００２３】また、本発明においては、ゲート絶縁膜の
膜厚は、３〜４ｎｍ程度であることが特に好ましい。
膜厚は、３〜４ｎｍ程度であることが特に好ましい。
【００２４】［作用］本発明者等の研究によれば、チャ
ネル長が０．２μｍ以下のシングルゲート構造のＣＭＯ
ＳＦＥＴにおいて、ゲート電極の材料としてｎ型多結晶
シリコンゲートを使用し、ｐ型ＭＯＳＦＥＴにｐ型埋め
込み領域を形成した場合に、従来より遅延時間を大幅に
短縮できることが分かった。
ネル長が０．２μｍ以下のシングルゲート構造のＣＭＯ
ＳＦＥＴにおいて、ゲート電極の材料としてｎ型多結晶
シリコンゲートを使用し、ｐ型ＭＯＳＦＥＴにｐ型埋め
込み領域を形成した場合に、従来より遅延時間を大幅に
短縮できることが分かった。
【００２５】また、本発明者等の研究によれば、シング
ルゲート構造のＣＭＯＳＦＥＴにおいて、チャネル長が
０．４μｍ以下になると、ゲート電極等に形成する金属
シリサイドとして、チタンシリサイド膜を用いるより
も、コバルトシリサイド膜を用いたほうが遅延時間が短
縮されることが分かった。
ルゲート構造のＣＭＯＳＦＥＴにおいて、チャネル長が
０．４μｍ以下になると、ゲート電極等に形成する金属
シリサイドとして、チタンシリサイド膜を用いるより
も、コバルトシリサイド膜を用いたほうが遅延時間が短
縮されることが分かった。
【００２６】したがって、本発明（請求項３、請求項４
など）によれば、チャネル長が０．４μｍ以下において
も、遅延時間が十分に小さいＣＭＯＳＦＥＴを実現でき
るようになる。
など）によれば、チャネル長が０．４μｍ以下において
も、遅延時間が十分に小さいＣＭＯＳＦＥＴを実現でき
るようになる。
【００２７】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。
の実施の形態（以下、実施形態という）を説明する。
【００２８】（第１の実施形態）図１は、本発明の第１
の実施形態に係るシングルゲート構造のＣＭＯＳＦＥＴ
の断面図である。
の実施形態に係るシングルゲート構造のＣＭＯＳＦＥＴ
の断面図である。
【００２９】図中、１０１はシリコン基板を示してお
り、このシリコン基板１０１の表面には、素子領域を分
離する素子分離絶縁膜１０２がＬＯＣＯＳ法により形成
されている。
り、このシリコン基板１０１の表面には、素子領域を分
離する素子分離絶縁膜１０２がＬＯＣＯＳ法により形成
されている。
【００３０】この素子分離絶縁膜１０２に囲まれた素子
領域のうち、ｐ型ＭＯＳＦＥＴが形成されたｐ型ＭＯＳ
ＦＥＴ領域１１６のゲート電極１１２直下のｎ型ウェル
１０４の表面には、ｐ型埋め込みチャネル層１０７がイ
オン注入法により形成されている。
領域のうち、ｐ型ＭＯＳＦＥＴが形成されたｐ型ＭＯＳ
ＦＥＴ領域１１６のゲート電極１１２直下のｎ型ウェル
１０４の表面には、ｐ型埋め込みチャネル層１０７がイ
オン注入法により形成されている。
【００３１】すなわち、ｐ型ＭＯＳＦＥＴは、ｐ型埋め
込みチャネル層１０７表面より下部にチャネルが形成さ
れる埋め込みチャネル型となる。
込みチャネル層１０７表面より下部にチャネルが形成さ
れる埋め込みチャネル型となる。
【００３２】一方、ｎ型ＭＯＳＦＥＴが形成されたｎ型
ＭＯＳＦＥＴ領域１１５のゲート電極１１１直下のｐ型
ウェル１０３の表面には、埋め込みチャネル層は形成さ
れない。
ＭＯＳＦＥＴ領域１１５のゲート電極１１１直下のｐ型
ウェル１０３の表面には、埋め込みチャネル層は形成さ
れない。
【００３３】すなわち、ｎ型ＭＯＳＦＥＴは、ゲート酸
化膜１０９の下部のｐ型ウェル１０３の表面にチャネル
が形成される表面チャネル型となる。
化膜１０９の下部のｐ型ウェル１０３の表面にチャネル
が形成される表面チャネル型となる。
【００３４】また、ｎ型ＭＯＳＦＥＴのゲート電極１１
１およびｐ型ＭＯＳＦＥＴのゲート電極１１２は多結晶
シリコン膜からなり、共にｎ型不純物が添加されてい
る。
１およびｐ型ＭＯＳＦＥＴのゲート電極１１２は多結晶
シリコン膜からなり、共にｎ型不純物が添加されてい
る。
【００３５】また、ｐ型ウェル１０３にはＬＤＤ構造の
ｎ型ソース・ドレイン領域１０５ａ，１０５ｂが形成さ
れている。すなわち、ｎ型ソース・ドレイン領域１０５
ａはｎ型ソース・ドレイン領域１０５よりも浅く低濃度
である。同様に、ｎ型ウェル１０４にもＬＤＤ領域のｐ
型ソース・ドレイン領域１０６ａ，１０６ｂが形成され
ている。
ｎ型ソース・ドレイン領域１０５ａ，１０５ｂが形成さ
れている。すなわち、ｎ型ソース・ドレイン領域１０５
ａはｎ型ソース・ドレイン領域１０５よりも浅く低濃度
である。同様に、ｎ型ウェル１０４にもＬＤＤ領域のｐ
型ソース・ドレイン領域１０６ａ，１０６ｂが形成され
ている。
【００３６】そして、ソース・ドレイン領域１０５ｂの
表面およびゲート電極１１１の上面には、金属とシリコ
ンの合金からなる金属シリサイド膜１１３が形成され、
低抵抗化が図られている。同様に、ソース・ドレイン領
域１０６ｂの表面およびゲート電極１１２の上面には、
金属とシリコンの合金からなる金属シリサイド膜１１４
が形成され、低抵抗化が図られている。
表面およびゲート電極１１１の上面には、金属とシリコ
ンの合金からなる金属シリサイド膜１１３が形成され、
低抵抗化が図られている。同様に、ソース・ドレイン領
域１０６ｂの表面およびゲート電極１１２の上面には、
金属とシリコンの合金からなる金属シリサイド膜１１４
が形成され、低抵抗化が図られている。
【００３７】ここで、金属シリサイド膜１１３，１１４
としては、後述するように、ゲート長０．４μｍ以下の
微細寸法においては、チタンシリサイド膜を用いる代わ
りに、コバルトシリサイド膜を用いることが好ましい。
としては、後述するように、ゲート長０．４μｍ以下の
微細寸法においては、チタンシリサイド膜を用いる代わ
りに、コバルトシリサイド膜を用いることが好ましい。
【００３８】なお、図中、１０８、１１０はそれぞれゲ
ート酸化膜、ゲート側壁絶縁膜を示している。
ート酸化膜、ゲート側壁絶縁膜を示している。
【００３９】図２に、本実施形態のｐ型埋め込みチャネ
ル層１０７が形成されたｎ型ウェル１０４を含む領域の
基板１０１の不純物分布を示す。
ル層１０７が形成されたｎ型ウェル１０４を含む領域の
基板１０１の不純物分布を示す。
【００４０】この不純物分布は、ＳＩＭＳ分析により得
られたものである。図中、横軸は基板表面からの深さ、
縦軸は不純物濃度を示している。
られたものである。図中、横軸は基板表面からの深さ、
縦軸は不純物濃度を示している。
【００４１】図から、ｐ型埋め込みチャネル層１０７の
ｐ型不純物（Ｂ）の濃度はピークで４×１０18ｃｍ-3で
あり、ｐ型埋め込みチャネル層１０７と逆導電型のｎ型
不純物（Ａｓ）の濃度のピークは６×１０17ｃｍ-3であ
り、ｐ型不純物の濃度のピークがｎ型不純物の濃度のピ
ークの７倍弱となっていることが分かる。また、接合深
さは０．０５μｍであることが分かる。
ｐ型不純物（Ｂ）の濃度はピークで４×１０18ｃｍ-3で
あり、ｐ型埋め込みチャネル層１０７と逆導電型のｎ型
不純物（Ａｓ）の濃度のピークは６×１０17ｃｍ-3であ
り、ｐ型不純物の濃度のピークがｎ型不純物の濃度のピ
ークの７倍弱となっていることが分かる。また、接合深
さは０．０５μｍであることが分かる。
【００４２】図３に、図２の不純物濃度のデータを基に
シミュレーションを行ない得られた基板深さとポテンシ
ャルの関係（ポテンシャル分布）、および基板深さとキ
ャリア濃度の関係（キャリア濃度分布）を示す。
シミュレーションを行ない得られた基板深さとポテンシ
ャルの関係（ポテンシャル分布）、および基板深さとキ
ャリア濃度の関係（キャリア濃度分布）を示す。
【００４３】図中、実線はキャリア濃度、一点鎖線はポ
テンシャルを示している。キャリア濃度のピーク位置が
チャネルの形成される深さを示していてる。図から、そ
の深さは０．０２μｍであることが分かる。このように
埋め込みチャネル型において０．０２μｍの浅いチャネ
ル形成領域が形成できたことにより、０．０２μｍ以下
の微細化を行っても、正常な動作が行え、かつ高速化が
達成できる。又、チャネル領域が形成されるキャリア濃
度のピーク位置を０．０５μｍより浅く形成すれば、上
述の効果は得られる。
テンシャルを示している。キャリア濃度のピーク位置が
チャネルの形成される深さを示していてる。図から、そ
の深さは０．０２μｍであることが分かる。このように
埋め込みチャネル型において０．０２μｍの浅いチャネ
ル形成領域が形成できたことにより、０．０２μｍ以下
の微細化を行っても、正常な動作が行え、かつ高速化が
達成できる。又、チャネル領域が形成されるキャリア濃
度のピーク位置を０．０５μｍより浅く形成すれば、上
述の効果は得られる。
【００４４】図４に、本実施形態のｐ型ＭＯＳＦＥＴお
よびｎ型ＭＯＳＦＥＴのしきい値電圧のゲート長依存性
を示す。
よびｎ型ＭＯＳＦＥＴのしきい値電圧のゲート長依存性
を示す。
【００４５】図から、ゲート長Ｌg が０．１５μｍの場
合、ｎ型ＭＯＳＦＥＴのしきい値電圧、ｐ型ＭＯＳＦＥ
Ｔのしきい値電圧は、それぞれ、０．３Ｖ近傍、−０．
３Ｖ近傍であることが分かる。
合、ｎ型ＭＯＳＦＥＴのしきい値電圧、ｐ型ＭＯＳＦＥ
Ｔのしきい値電圧は、それぞれ、０．３Ｖ近傍、−０．
３Ｖ近傍であることが分かる。
【００４６】また、図から、しきい値電圧のシフトは、
ｐ型ＭＯＳＦＥＴの場合で絶対値で０．２５Ｖ強、ｎ型
ＭＯＳＦＥＴの場合で絶対値で０．１Ｖ弱であることが
分かる。すなわち、図から、しきい値電圧のシフトは絶
対値で０．３Ｖ以下であり、適性動作が行なえる程度に
抑制されていることが分かる。
ｐ型ＭＯＳＦＥＴの場合で絶対値で０．２５Ｖ強、ｎ型
ＭＯＳＦＥＴの場合で絶対値で０．１Ｖ弱であることが
分かる。すなわち、図から、しきい値電圧のシフトは絶
対値で０．３Ｖ以下であり、適性動作が行なえる程度に
抑制されていることが分かる。
【００４７】図５に、ゲート長０．１５μｍのｐ型ＭＯ
ＳＦＥＴおよびｎ型ＭＯＳＦＥＴのサブスレショルド特
性を示す。
ＳＦＥＴおよびｎ型ＭＯＳＦＥＴのサブスレショルド特
性を示す。
【００４８】図中、横軸はｐ型ＭＯＳＦＥＴおよびｎ型
ＭＯＳＦＥＴに印加するゲート電圧、縦軸はドレイン電
流の絶対値を示す。
ＭＯＳＦＥＴに印加するゲート電圧、縦軸はドレイン電
流の絶対値を示す。
【００４９】図から、ｎ型ＭＯＳＦＥＴおよびｐ型ＭＯ
ＳＦＥＴのしきい値電圧は共に適性であり、かつリーク
電流は１０-8Ａ／ｎｍ以下に抑制されていることが分か
る。また、ゲート電圧が１．５Ｖ動作でパンチスルー等
の短チャネル効果はなく良好に動作しているのが分か
る。
ＳＦＥＴのしきい値電圧は共に適性であり、かつリーク
電流は１０-8Ａ／ｎｍ以下に抑制されていることが分か
る。また、ゲート電圧が１．５Ｖ動作でパンチスルー等
の短チャネル効果はなく良好に動作しているのが分か
る。
【００５０】図６に、ゲート長０．１５μｍのｎ型ＭＯ
ＳＦＥＴおよびｐ型ＭＯＳＦＥＴのドレイン電流Ｉｄ／
ゲート幅とドレイン電圧Ｖｄとの関係を示す。
ＳＦＥＴおよびｐ型ＭＯＳＦＥＴのドレイン電流Ｉｄ／
ゲート幅とドレイン電圧Ｖｄとの関係を示す。
【００５１】これら図から、ｎ型ＭＯＳＦＥＴおよびｐ
型ＭＯＳＦＥＴ共に正常動作しているのがわかる。ま
た、１．５Ｖ動作でｎ型ＭＯＳＦＥＴは２４０μＡ／ｎ
ｍ、ｐ型ＭＯＳＦＥＴでは１２５μＡ／ｎｍと高い電流
が得られていることが分かる。図７に、ゲート電圧およ
びドレイン電圧が１．５Ｖ時のドレイン電流のゲート長
依存性を示す、また、図８に、相互コンダクタンスのゲ
ート長依存性を示す。以上の特性結果図から、埋め込み
チャネル型ｐ型ＭＯＳＦＥＴを用いることにより、リー
ク電流やしきい値変動等の弊害の少ないシングルゲート
構造のＣＭＯＳＦＥＴが高い電流駆動力を得ているのが
分かる。
型ＭＯＳＦＥＴ共に正常動作しているのがわかる。ま
た、１．５Ｖ動作でｎ型ＭＯＳＦＥＴは２４０μＡ／ｎ
ｍ、ｐ型ＭＯＳＦＥＴでは１２５μＡ／ｎｍと高い電流
が得られていることが分かる。図７に、ゲート電圧およ
びドレイン電圧が１．５Ｖ時のドレイン電流のゲート長
依存性を示す、また、図８に、相互コンダクタンスのゲ
ート長依存性を示す。以上の特性結果図から、埋め込み
チャネル型ｐ型ＭＯＳＦＥＴを用いることにより、リー
ク電流やしきい値変動等の弊害の少ないシングルゲート
構造のＣＭＯＳＦＥＴが高い電流駆動力を得ているのが
分かる。
【００５２】図９に、１．５Ｖ動作１０１段のゲート長
０．１５μｍのＣＭＯＳＦＥＴリングオシレータ（Ｆ．
Ｏ．＝１）の発振波計を示す。図から、一段あたりの遅
延時間は１５．４ｐｓｅｃと高速動作が得られているこ
とが分かる。
０．１５μｍのＣＭＯＳＦＥＴリングオシレータ（Ｆ．
Ｏ．＝１）の発振波計を示す。図から、一段あたりの遅
延時間は１５．４ｐｓｅｃと高速動作が得られているこ
とが分かる。
【００５３】（第２の実施形態）図１０、図１１は、本
発明の第２の実施形態に係る半導体装置の製造方法を示
す工程断面図である。第１の実施形態と異なる点は、金
属シリサイド膜を用いていないことである。
発明の第２の実施形態に係る半導体装置の製造方法を示
す工程断面図である。第１の実施形態と異なる点は、金
属シリサイド膜を用いていないことである。
【００５４】まず、図１０（ａ）に示すように、シリコ
ン等の半導体基板２００を準備し、ＬＯＣＯＳ法等によ
りｐ型ＭＯＳＦＥＴ，ｎ型ＭＯＳＦＥＴが形成される素
子領域を囲む素子分離絶縁膜２０１を形成する。
ン等の半導体基板２００を準備し、ＬＯＣＯＳ法等によ
りｐ型ＭＯＳＦＥＴ，ｎ型ＭＯＳＦＥＴが形成される素
子領域を囲む素子分離絶縁膜２０１を形成する。
【００５５】次に同図（ａ）に示すように、ｎ型ＭＯＳ
ＦＥＴ領域の基板２００表面にボロン等のｐ型不純物を
イオン注入法等を用いて導入することにより、ｐ型ウェ
ル２０２を形成する。同様に、ｐ型ＭＯＳＦＥＴ領域の
基板２００表面にヒ素や、リン等のｎ型不純物をイオン
注入法等により導入することにより、ｎ型ウェル２０３
を形成する。
ＦＥＴ領域の基板２００表面にボロン等のｐ型不純物を
イオン注入法等を用いて導入することにより、ｐ型ウェ
ル２０２を形成する。同様に、ｐ型ＭＯＳＦＥＴ領域の
基板２００表面にヒ素や、リン等のｎ型不純物をイオン
注入法等により導入することにより、ｎ型ウェル２０３
を形成する。
【００５６】次に図１０（ｂ）に示すように、ｐ型ＭＯ
ＳＦＥＴ領域の基板２００表面に厚さ約１２ｎｍの酸化
膜２０４を熱酸化法等により形成する。
ＳＦＥＴ領域の基板２００表面に厚さ約１２ｎｍの酸化
膜２０４を熱酸化法等により形成する。
【００５７】次に図１０（ｃ）に示すように、ｐ型ＭＯ
ＳＦＥＴ領域のｎ型ウェル２０３の基板表面側に再び、
Ａｓ等のｎ型不純物を注入エネルギー１４０ｋｅＶ、ド
ーズ量１×１０13ｃｍ-2の条件で酸化膜２０４を介して
基板表面にイオン注入することにより、低濃度のｎ型層
２０５を形成する。このｎ型層２０５のｎ型不純物濃度
はｎ型ウェル２０３のそれよりも高い。
ＳＦＥＴ領域のｎ型ウェル２０３の基板表面側に再び、
Ａｓ等のｎ型不純物を注入エネルギー１４０ｋｅＶ、ド
ーズ量１×１０13ｃｍ-2の条件で酸化膜２０４を介して
基板表面にイオン注入することにより、低濃度のｎ型層
２０５を形成する。このｎ型層２０５のｎ型不純物濃度
はｎ型ウェル２０３のそれよりも高い。
【００５８】次に図１０（ｄ）に示すように、ｐ型ＭＯ
ＳＦＥＴの低濃度のｐ型埋め込みチャネル層２０６を形
成するために、Ｂ等のｐ型不純物を注入エネルギー１５
ｋｅＶ、ドーズ量４×１０13ｃｍ-2のイオン注入法によ
りｎ型層２０５の表面に添加する。
ＳＦＥＴの低濃度のｐ型埋め込みチャネル層２０６を形
成するために、Ｂ等のｐ型不純物を注入エネルギー１５
ｋｅＶ、ドーズ量４×１０13ｃｍ-2のイオン注入法によ
りｎ型層２０５の表面に添加する。
【００５９】次に図１１（ａ）に示すように、酸化膜２
０４を炭酸等の処理により除去した後、再び熱酸化する
ことにより、ゲート酸化膜となる酸化膜２１０を形成す
る。次に図１１（ｂ）に示すように、ゲート電極となる
多結晶シリコン膜２１１をＬＰＣＶＤ（Ｌｏｗ Ｐｒｅ
ｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法等により全面に形成する。
０４を炭酸等の処理により除去した後、再び熱酸化する
ことにより、ゲート酸化膜となる酸化膜２１０を形成す
る。次に図１１（ｂ）に示すように、ゲート電極となる
多結晶シリコン膜２１１をＬＰＣＶＤ（Ｌｏｗ Ｐｒｅ
ｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法等により全面に形成する。
【００６０】次に同図（ｂ）に示すように、ＰやＡｓ等
のｎ型不純物を、少なくともｎ型ＭＯＳＦＥＴのゲート
電極およびｐ型ＭＯＳＦＥＴのゲート電極となる部分の
多結晶シリコン膜２１１に、イオン注入法等の方法によ
り添加する。なお、このｎ型不純物の添加は、多結晶シ
リコン膜２１１の堆積時にｎ型不純物を添加する方法に
変えても良い。
のｎ型不純物を、少なくともｎ型ＭＯＳＦＥＴのゲート
電極およびｐ型ＭＯＳＦＥＴのゲート電極となる部分の
多結晶シリコン膜２１１に、イオン注入法等の方法によ
り添加する。なお、このｎ型不純物の添加は、多結晶シ
リコン膜２１１の堆積時にｎ型不純物を添加する方法に
変えても良い。
【００６１】次に図１１（ｃ）に示すように、上記多結
晶シリコン膜２１１および酸化膜２１０を図示しないマ
スクパターンをエッチングマスクにしてＲＩＥ（Ｒｅａ
ｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法等のエッチン
グ方法を用いてエッチングする。この結果、ｎ型多結晶
シリコン膜からなるゲート電極２１２ａ，２１２ｂ、ゲ
ート酸化膜２１０ａが形成される。
晶シリコン膜２１１および酸化膜２１０を図示しないマ
スクパターンをエッチングマスクにしてＲＩＥ（Ｒｅａ
ｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法等のエッチン
グ方法を用いてエッチングする。この結果、ｎ型多結晶
シリコン膜からなるゲート電極２１２ａ，２１２ｂ、ゲ
ート酸化膜２１０ａが形成される。
【００６２】次に同図（ｃ）に示すように、ｐ型ＭＯＳ
ＦＥＴのゲート電極２１２をマスクにして、Ｂ．Ｉｎ等
のｐ型不純物のイオン注入を行なって浅くて低濃度のｐ
型ソース・ドレイン領域２１３ａをｎ型層２０５の表面
に選択的に形成した後、ｎ型ＭＯＳＦＥＴのゲート電極
２１２をマスクにして、Ａｓ．ｐ等のｎ型不純物のイオ
ン注入を行なって浅くて低濃度のｎ型ソース・ドレイン
領域２１４ａをｐ型ウェル２０２の表面に選択的に形成
する。
ＦＥＴのゲート電極２１２をマスクにして、Ｂ．Ｉｎ等
のｐ型不純物のイオン注入を行なって浅くて低濃度のｐ
型ソース・ドレイン領域２１３ａをｎ型層２０５の表面
に選択的に形成した後、ｎ型ＭＯＳＦＥＴのゲート電極
２１２をマスクにして、Ａｓ．ｐ等のｎ型不純物のイオ
ン注入を行なって浅くて低濃度のｎ型ソース・ドレイン
領域２１４ａをｐ型ウェル２０２の表面に選択的に形成
する。
【００６３】このとき、例えば、イオン注入を行なわな
いほうのＭＯＳＦＥＴをレジスト等によりマスクしてお
くことにより、各ソース・ドレイン領域を選択的に形成
できる。又、埋め込み時に注入したイオンの活性化は、
波長が０．４〜４．０μｍのハロゲンランプを用いて、
数〜１００ｓの時間で行なう。このようなランプアニー
ルは、熱平衡アニールである。この様な方法により、上
述した埋め込みチャネルの不純物プロファイルを得られ
る。不純物層の最終的な構造は、イオン注入後に加える
熱工程により依存する。好ましい熱処理の加え方として
は、これらの熱工程をランプアニールにより行なう方法
がある。又、この熱工程も、一度の工程ですませること
が好ましい。
いほうのＭＯＳＦＥＴをレジスト等によりマスクしてお
くことにより、各ソース・ドレイン領域を選択的に形成
できる。又、埋め込み時に注入したイオンの活性化は、
波長が０．４〜４．０μｍのハロゲンランプを用いて、
数〜１００ｓの時間で行なう。このようなランプアニー
ルは、熱平衡アニールである。この様な方法により、上
述した埋め込みチャネルの不純物プロファイルを得られ
る。不純物層の最終的な構造は、イオン注入後に加える
熱工程により依存する。好ましい熱処理の加え方として
は、これらの熱工程をランプアニールにより行なう方法
がある。又、この熱工程も、一度の工程ですませること
が好ましい。
【００６４】次に同図（ｃ）に示すように、ゲート側壁
絶縁膜２１７を形成した後、このゲート側壁膜２１７お
よびゲート電極２１２をマスクにしてイオン注入を行な
って、ｐ型ソース・ドレイン領域２１３ａ、ｎ型ソース
・ドレイン２１４ａの場合と同様に、ｐ型ソース・ドレ
イン領域２１３ｂ、ｎ型ソース・ドレイン領域２１４ｂ
をそれぞれｐ型ＭＯＳＦＥＴ領域、ｎ型ＭＯＳＦＥＴ領
域に形成する。ソース・ドレイン領域２１３ｂ、２１４
ｂはそれぞれソース・ドレイン領域２１３ａ、２１４ａ
よりも深くて高濃度である。
絶縁膜２１７を形成した後、このゲート側壁膜２１７お
よびゲート電極２１２をマスクにしてイオン注入を行な
って、ｐ型ソース・ドレイン領域２１３ａ、ｎ型ソース
・ドレイン２１４ａの場合と同様に、ｐ型ソース・ドレ
イン領域２１３ｂ、ｎ型ソース・ドレイン領域２１４ｂ
をそれぞれｐ型ＭＯＳＦＥＴ領域、ｎ型ＭＯＳＦＥＴ領
域に形成する。ソース・ドレイン領域２１３ｂ、２１４
ｂはそれぞれソース・ドレイン領域２１３ａ、２１４ａ
よりも深くて高濃度である。
【００６５】最後に、同図（ｃ）に示すように、層間絶
縁膜２２０を全面に形成した後、ソース・ドレイン領域
上にコンタクトホールを開孔して、このコンタクトホー
ルにアルミニウムＡｌ銅Ｃａ等の配線２２１を形成し
て、シングルゲート構造のＣＭＯＳＦＥＴが完成する。
縁膜２２０を全面に形成した後、ソース・ドレイン領域
上にコンタクトホールを開孔して、このコンタクトホー
ルにアルミニウムＡｌ銅Ｃａ等の配線２２１を形成し
て、シングルゲート構造のＣＭＯＳＦＥＴが完成する。
【００６６】図１２は、本実施形態のＣＭＯＳＦＥＴ
（本発明）、つまり、ゲート電極としてｎ型多結晶シリ
コン膜を用いたシングルゲート構造を有し、かつｐ型Ｍ
ＯＳＦＥＴが埋め込みチャネル型のＣＭＯＳＦＥＴを用
いたインバータの１段あたりの遅延時間ｔpdのゲート長
依存性と、デュアルゲート構造のＣＭＯＳＦＥＴ（従
来）を用いたインバータのそれを示している。
（本発明）、つまり、ゲート電極としてｎ型多結晶シリ
コン膜を用いたシングルゲート構造を有し、かつｐ型Ｍ
ＯＳＦＥＴが埋め込みチャネル型のＣＭＯＳＦＥＴを用
いたインバータの１段あたりの遅延時間ｔpdのゲート長
依存性と、デュアルゲート構造のＣＭＯＳＦＥＴ（従
来）を用いたインバータのそれを示している。
【００６７】図から、ゲート長Ｌg が０．２μｍ以下に
なると、本発明のシングルゲート構造のＣＭＯＳＦＥＴ
を用いたインバータの動作速度は、従来のデュアルゲー
ト構造のＣＭＯＳＦＥＴからは予測不可能なほど速くな
ることが分かる。
なると、本発明のシングルゲート構造のＣＭＯＳＦＥＴ
を用いたインバータの動作速度は、従来のデュアルゲー
ト構造のＣＭＯＳＦＥＴからは予測不可能なほど速くな
ることが分かる。
【００６８】また、シングルゲート構造のＣＭＯＳＦＥ
Ｔを用いることにより、ゲート長０．１μｍ以上の世代
のリソグラフィ技術によっても、ゲート長０．１μｍレ
ベルのデュアルゲート構造のＣＭＯＳＦＥＴと同等の高
速化が達成可能となる。したがって、コストの削減化を
図れるようになる。
Ｔを用いることにより、ゲート長０．１μｍ以上の世代
のリソグラフィ技術によっても、ゲート長０．１μｍレ
ベルのデュアルゲート構造のＣＭＯＳＦＥＴと同等の高
速化が達成可能となる。したがって、コストの削減化を
図れるようになる。
【００６９】（第３の実施形態）本実施形態は、第１の
実施形態をより具体化した例である。すなわち、図１の
シングルゲート構造のＣＭＯＳＦＥＴにおいて、金属シ
リサイド膜としてＴｉＳｉ2 膜を用いた例である。
実施形態をより具体化した例である。すなわち、図１の
シングルゲート構造のＣＭＯＳＦＥＴにおいて、金属シ
リサイド膜としてＴｉＳｉ2 膜を用いた例である。
【００７０】図１３は、図１のシングルゲート構造のＣ
ＭＯＳＦＥＴにおいて、金属シリサイド膜としてＴｉＳ
ｉ2 膜を用いた場合、ＣｏＳｉ2 膜を用いた場合のそれ
ぞれの遅延時間ｔpdのゲート長依存性を示す図である。
ＭＯＳＦＥＴにおいて、金属シリサイド膜としてＴｉＳ
ｉ2 膜を用いた場合、ＣｏＳｉ2 膜を用いた場合のそれ
ぞれの遅延時間ｔpdのゲート長依存性を示す図である。
【００７１】図から、シングルゲート構造のＣＭＯＳＦ
ＥＴの場合、ゲート長Ｌg が０．４μｍ以下になると、
ＣｏＳｉ2 膜を用いたほうがＴｉＳｉ2 膜を用いるより
も遅延時間ｔpdを短縮できることが分かる。
ＥＴの場合、ゲート長Ｌg が０．４μｍ以下になると、
ＣｏＳｉ2 膜を用いたほうがＴｉＳｉ2 膜を用いるより
も遅延時間ｔpdを短縮できることが分かる。
【００７２】一方、デュアルゲート構造のＣＭＯＳＦＥ
Ｔの場合には、図２５に示したように、ゲート長Ｌg が
０．１５μｍより短いゲート長領域において、初めてＣ
ｏＳｉ2 膜のほうがＴｉＳｉ2 膜よりも遅延時間ｔpdを
短縮できる。
Ｔの場合には、図２５に示したように、ゲート長Ｌg が
０．１５μｍより短いゲート長領域において、初めてＣ
ｏＳｉ2 膜のほうがＴｉＳｉ2 膜よりも遅延時間ｔpdを
短縮できる。
【００７３】したがって、シングルゲート構造のＣＭＯ
ＳＦＥＴの場合、デュアルゲート構造のＣＭＯＳＦＥＴ
と異なり、ゲート長Ｌg が０．４μｍ以下の短ゲート長
領域においては、ＣｏＳｉ2 膜を用いることが好まし
い。
ＳＦＥＴの場合、デュアルゲート構造のＣＭＯＳＦＥＴ
と異なり、ゲート長Ｌg が０．４μｍ以下の短ゲート長
領域においては、ＣｏＳｉ2 膜を用いることが好まし
い。
【００７４】図１４〜図１８は、シングルゲート構造
（ゲート長０．１５μｍ）のＣＭＯＳＦＥＴにおいて、
金属シリサイド膜としてＴｉＳｉ2 膜を用いた場合、Ｃ
ｏＳｉ2 膜を用いた場合のそれぞれの遅延時間ｔpdの電
源電圧依存性を示す図である。図１４〜図１８において
ＭＯＳＦＥＴパターンはそれぞれ異なっている。図１４
は標準パターンのもので、図１５〜図１８は各図に示し
たパターンのものである。
（ゲート長０．１５μｍ）のＣＭＯＳＦＥＴにおいて、
金属シリサイド膜としてＴｉＳｉ2 膜を用いた場合、Ｃ
ｏＳｉ2 膜を用いた場合のそれぞれの遅延時間ｔpdの電
源電圧依存性を示す図である。図１４〜図１８において
ＭＯＳＦＥＴパターンはそれぞれ異なっている。図１４
は標準パターンのもので、図１５〜図１８は各図に示し
たパターンのものである。
【００７５】図１４〜図１８から、ＭＯＳＦＥＴパター
ンに関係なく、ＣｏＳｉ2 膜を用いた場合のほうが、Ｔ
ｉＳｉ2 膜を用いた場合よりも、電源電圧Ｖddに関係な
く、遅延時間ｔpdを短縮できることが分かる。
ンに関係なく、ＣｏＳｉ2 膜を用いた場合のほうが、Ｔ
ｉＳｉ2 膜を用いた場合よりも、電源電圧Ｖddに関係な
く、遅延時間ｔpdを短縮できることが分かる。
【００７６】表１に、コバルトシリサイド膜を用いたシ
ングルゲート構造のＣＭＯＳＦＥＴの形成条件（ウェル
・チャネル領域のイオン注入条件、ゲート酸化膜の膜
厚、ゲート側壁絶縁膜、活性化処理、コバルトシリサイ
ド膜の組成・膜厚）の一例を示す。なお、接合容量を減
らすために、ウェルのイオン注入は高加速電圧、チャネ
ル領域のイオン注入はゲートから０．４μｍの距離に限
定して行なった。
ングルゲート構造のＣＭＯＳＦＥＴの形成条件（ウェル
・チャネル領域のイオン注入条件、ゲート酸化膜の膜
厚、ゲート側壁絶縁膜、活性化処理、コバルトシリサイ
ド膜の組成・膜厚）の一例を示す。なお、接合容量を減
らすために、ウェルのイオン注入は高加速電圧、チャネ
ル領域のイオン注入はゲートから０．４μｍの距離に限
定して行なった。
【００７７】
【表１】
【００７８】本発明者等は、表２に示す３つの異なるＢ
Ｆ2 のイオン注入条件I,II,IIIでＬＤＤ構造のｐ型ソー
ス・ドレイン領域を形成し、３種類のシングルゲート構
造のＣＭＯＳＦＥＴを形成した。イオン注入後の不純物
を活性化するために窒素雰囲気中で１０００℃、１０秒
のＲＴＡ法を行なった。
Ｆ2 のイオン注入条件I,II,IIIでＬＤＤ構造のｐ型ソー
ス・ドレイン領域を形成し、３種類のシングルゲート構
造のＣＭＯＳＦＥＴを形成した。イオン注入後の不純物
を活性化するために窒素雰囲気中で１０００℃、１０秒
のＲＴＡ法を行なった。
【００７９】
【表２】
【００８０】その他の工程は三つのＣＭＯＳＦＥＴで共
通である。
通である。
【００８１】ｐ型ソース・ドレイン領域の形成後につい
て述べると、まず、希弗酸により自然酸化膜を除去した
後、スパッタ法により厚さ２０ｎｍのＣｏ膜、厚さ７０
ｎｍのＴｉＮ膜を順次形成する。
て述べると、まず、希弗酸により自然酸化膜を除去した
後、スパッタ法により厚さ２０ｎｍのＣｏ膜、厚さ７０
ｎｍのＴｉＮ膜を順次形成する。
【００８２】次に第１のＲＴＡ（５００℃、６０秒）に
よりＣｏＳｉ2 膜を形成した後、未反応のＣｕ膜等をＨ
2 Ｏ2 とＨ2 ＳＯ4 の混合液により選択的に除去する。
よりＣｏＳｉ2 膜を形成した後、未反応のＣｕ膜等をＨ
2 Ｏ2 とＨ2 ＳＯ4 の混合液により選択的に除去する。
【００８３】次に第２のＲＴＡ（７４０℃、３０秒）に
より活性化を行なう。この後、通常のＣＭＯＳＦＥＴの
プロセスに従って層間絶縁膜、コンタクトホール、配線
等を形成して完成する。
より活性化を行なう。この後、通常のＣＭＯＳＦＥＴの
プロセスに従って層間絶縁膜、コンタクトホール、配線
等を形成して完成する。
【００８４】図２５に、このようにして作成されたシン
グル構造のＣＭＯＳＦＥＴのｐ型ＭＯＳＦＥＴの写真を
示す。
グル構造のＣＭＯＳＦＥＴのｐ型ＭＯＳＦＥＴの写真を
示す。
【００８５】図１９に、上記３種類のＣＭＯＳＦＥＴの
ＣｏＳｉ2 膜のシート抵抗のゲート幅依存性を示す。比
較のために、ＣｏＳｉ2 膜の代わりにＴｉＳｉ膜を用い
た場合のそれも示している。
ＣｏＳｉ2 膜のシート抵抗のゲート幅依存性を示す。比
較のために、ＣｏＳｉ2 膜の代わりにＴｉＳｉ膜を用い
た場合のそれも示している。
【００８６】図から、ＣｏＳｉ2 膜を用いた場合には、
細線効果（微細化による抵抗上昇）はなく、２．７Ｗ／
ｓｑ．という低抵抗値を達成できることが分かる。
細線効果（微細化による抵抗上昇）はなく、２．７Ｗ／
ｓｑ．という低抵抗値を達成できることが分かる。
【００８７】図２０に、各条件I,II,IIIにより作成した
シングルゲート構造のＣＭＯＳＦＥＴのそれぞれのソー
ス・ドレイン抵抗（寄生抵抗）のゲート電圧依存性を示
す。また、図２１に、各条件I,II,IIIにより作成したシ
ングルゲート構造のＣＭＯＳＦＥＴのそれぞれのしきい
値電圧のゲート長依存性を示す。
シングルゲート構造のＣＭＯＳＦＥＴのそれぞれのソー
ス・ドレイン抵抗（寄生抵抗）のゲート電圧依存性を示
す。また、図２１に、各条件I,II,IIIにより作成したシ
ングルゲート構造のＣＭＯＳＦＥＴのそれぞれのしきい
値電圧のゲート長依存性を示す。
【００８８】図２０、図２１から、寄生抵抗が小さい条
件では短チャネル効果が大きく、逆に短チャネル効果が
小さい条件では寄生抵抗が大きくなることが分かる。し
たがって、ゲート長０．１５μｍの埋め込みｐ型ＭＯＳ
ＦＥＴにおいて短チャネル効果を抑制するためには、寄
生抵抗を犠牲にして、条件III を選択する必要があるこ
とが分かる。
件では短チャネル効果が大きく、逆に短チャネル効果が
小さい条件では寄生抵抗が大きくなることが分かる。し
たがって、ゲート長０．１５μｍの埋め込みｐ型ＭＯＳ
ＦＥＴにおいて短チャネル効果を抑制するためには、寄
生抵抗を犠牲にして、条件III を選択する必要があるこ
とが分かる。
【００８９】図２２に、各条件I,II,IIIにより作成した
シングルゲート構造のＣＭＯＳＦＥＴの遅延時間のゲー
ト長依存性を示す。
シングルゲート構造のＣＭＯＳＦＥＴの遅延時間のゲー
ト長依存性を示す。
【００９０】図から、ゲート長の長い領域では、ｐ型Ｍ
ＯＳＦＥＴのソース・ドレイン抵抗寄生抵抗が最も小さ
い条件IIの場合が最も遅延時間が短い。
ＯＳＦＥＴのソース・ドレイン抵抗寄生抵抗が最も小さ
い条件IIの場合が最も遅延時間が短い。
【００９１】しかし、ゲート長が０．１５μｍ以下にな
ると、ｐ型ＭＯＳＦＥＴの短チャネル効果がカットオフ
しないほど大きくなり、条件IIの場合が最も遅延時間が
長くなる。図中、Ｄ点で示すゲート長０．１５μｍでの
遅延時間は２１．４ｐｓｅｃである。
ると、ｐ型ＭＯＳＦＥＴの短チャネル効果がカットオフ
しないほど大きくなり、条件IIの場合が最も遅延時間が
長くなる。図中、Ｄ点で示すゲート長０．１５μｍでの
遅延時間は２１．４ｐｓｅｃである。
【００９２】条件III は三つの条件のうちで最も寄生抵
抗が大きい条件にもかかわらず、条件III の場合、ゲー
ト長０．１５μｍにおける遅延時間は、Ａ点に示すよう
に１９．８ｐｓｅｃであり、条件Ｉの場合のＣ点に示す
１８．３ｐｓｅｃと同等の高速動作が得らる。
抗が大きい条件にもかかわらず、条件III の場合、ゲー
ト長０．１５μｍにおける遅延時間は、Ａ点に示すよう
に１９．８ｐｓｅｃであり、条件Ｉの場合のＣ点に示す
１８．３ｐｓｅｃと同等の高速動作が得らる。
【００９３】一方、条件Ｉの場合、短チャネル効果を抑
制する必要はあるが、ゲート長０．１２μｍにおける遅
延時間は、Ｂ点に示すように１１．４ｐｓｅｃであり、
さらに高速動作が得られる。
制する必要はあるが、ゲート長０．１２μｍにおける遅
延時間は、Ｂ点に示すように１１．４ｐｓｅｃであり、
さらに高速動作が得られる。
【００９４】参考に、図２３にＡ点およびＢ点における
ドレイン電流のドレイン電圧依存性を示す。また、図２
４にＡ点およびＢ点におけるドレイン電流のゲート電圧
依存性を示す。また、表３にＡ点およびＢ点に対応した
ＣＭＯＳＦＥＴのｐ型ＭＯＳＦＥＴの素子特性を示す。
これら図、表から良好な素子特性が得られているのが分
かる。
ドレイン電流のドレイン電圧依存性を示す。また、図２
４にＡ点およびＢ点におけるドレイン電流のゲート電圧
依存性を示す。また、表３にＡ点およびＢ点に対応した
ＣＭＯＳＦＥＴのｐ型ＭＯＳＦＥＴの素子特性を示す。
これら図、表から良好な素子特性が得られているのが分
かる。
【００９５】
【表３】
【００９６】また、本発明により得られた遅延時間１
１．４ｐｓｅｃという値は、表４に示すように、文献１
〜５にそれぞれ示された従来のＣＭＯＳＦＥＴ（従来１
〜５）の遅延時間よりも小さな値である。すなわち、本
発明によれば、これまでない高速のＣＭＯＳＦＥＴを実
現できるようになる。
１．４ｐｓｅｃという値は、表４に示すように、文献１
〜５にそれぞれ示された従来のＣＭＯＳＦＥＴ（従来１
〜５）の遅延時間よりも小さな値である。すなわち、本
発明によれば、これまでない高速のＣＭＯＳＦＥＴを実
現できるようになる。
【００９７】
【表４】
【００９８】文献１：Ｋ．Ｆ．Ｌｅｅ， Ｒ．Ｈ．Ｙａ
ｎ， Ｄ．Ｙ．Ｊｅｏｎ， Ｇ．Ｍ．Ｃｈｉｎ， Ｙ．
Ｏ．Ｋｉｍ， Ｄ．Ｍ．Ｔｅｎｎａｎｔ， Ｂ．Ｒａｚ
ａｖｉ， Ｈ．Ｄ．Ｌｉｎ， Ｙ．Ｇ．Ｗｅｙ． Ｅ．
Ｈ．Ｗｅｓｔｅｒｗｉｃｋ，Ｍ．Ｄ．Ｍｏｒｒｉｓ，
Ｒ．Ｗ．Ｊｈｏｎｓｏｎ，Ｔ．Ｍ．Ｌｉｕ， Ｍ．Ｔａ
ｒｓｉａ， Ｍ．Ｃｅｒｕｌｌｏ， Ｒ．Ｇ．Ｓｗａｒ
ｔｚ ａｎｄ Ａ．Ｏｕｒｍａｚｄ， “Ｒｏｏｍ ｔ
ｅｍｐｅｒａｔｕｒｅ ０．１μｍ−ＣＭＯＳＴｅｃｈ
ｎｏｌｏｇｙ ｗｉｔｈ １１．８ ｐｓ ｇａｔｅ
ｄｅｌａｙ，”ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．， ｐ
ｐ． １３１−１３４， １９９３． 文献２：Ｋ．Ｔａｋｅｕｃｈｉ， Ｔ．Ｙａｍａｍｏｔ
ｏ， Ａ．Ｆｕｒｕｋａｗａ， Ｔ．Ｔａｍｕｒａ，
ａｎｄ Ｋ．Ｙｏｓｈｉｄａ， “Ｈｉｇｈ Ｐｅｒｆ
ｏｒｍａｎｃｅ ｓｕｂ−ｔｅｎｔｈ ｍｉｃｒｏｎ
ＣＭＯＳ ｕｓｉｎｇ ａｄｖａｎｃｅｄ ｂｏｒｏｎ
ｄｏｐｉｎｇ ａｎｄ ＷＳｉ２ ｄｕａｌ ｇａｔ
ｅ ｐｒｏｃｅｓｓ，” Ｓｙｍｐ． ｏｎ ＶＬＳＩ
ＴｅｃｈＤｉｇｅｓｔ．， ｐｐ．９−１０， １９
９５． 文献３：Ｔ．Ｙｏｓｈｉｔｏｍｉ， Ｍ．Ｓａｉｔｏ，
Ｔ．Ｏｈｇｕｒｏ，Ｍ．Ｏｎｏ， Ｈ．Ｓ．Ｍｏｍｏ
ｓｅ， ａｎｄ Ｈ．Ｉｗａｉ，“Ａ Ｈｉｇｈ Ｐｅ
ｒｆｏｒｍａｎｃｅ ０．１５μｍ Ｓｉｎｇｌｅ Ｇ
ａｔｅ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ， Ｅｘｔｅ
ｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆｔｈｅ １９９５
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ
ｏｎＳｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅ ａｎｄ
Ｍａｔｅｒｉａｌｓ， Ｏｓａｋａ， ｐｐ． ２２
２−２２４，１９９５． 文献４：Ｙ．Ｔａｕｒ， Ｓ．Ｗｉｎｄ， Ｙ．Ｊ．Ｍ
ｉｉ， Ｙ．Ｌｉｉ，Ｄ．Ｍｏｙ， Ｋ．Ａ．Ｊｅｎｋ
ｉｎｓ， Ｃ．Ｌ．Ｃｈｅｎ， Ｐ．Ｊ．Ｃｏａｎｅ，
Ｄ．Ｋｌａｎｓ， Ｊ．Ｂｕｃｃｈｉｇｎａｎｏ，
Ｍ．Ｒｏｓｅｎｆｉｅｌｄ， Ｍ．Ｇ．Ｒ．Ｔｈｏｍｓ
ｏｎ， ａｎｄ Ｍ．Ｐｏｌｃａｎ “Ｈｉｇｈ Ｐｅ
ｆｏｒｍａｎｃｅ ０．１μｍ−ＣＭＯＳ Ｄｅｖｉｃ
ｅｓ ｗｉｔｈ １．５ Ｖ ｐｏｗｅｒ Ｓｕｐｐｌ
ｙ，” ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ， ｐｐ．１２７
−１３０， １９９３． 文献５：Ｔ．Ｙａｍａｚａｋｉ， Ｋ．Ｇｏｔｏ，
Ｔ．Ｆｕｋａｎｏ， Ｙ．Ｎａｒａ， Ｔ．ｓｕｇｉ，
ａｎｄ Ｔ．Ｉｔｏ， “ ２１ ｐｓｅｃ ｓｗｉ
ｔｃｈｉｎｇ ０．１μｍ−ＣＭＯＳ ａｔ ｒｏｏｍ
ｔｅｍｐｅｒａｔｕｒｅ ｕｓｉｎｇ ｈｉｇｈ ｐ
ｅｒｆｏｒｍａｎｃｅ Ｃｏ ｓａｌｉｃｉｄｅ ｐｒ
ｏｃｅｓｓ，”ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ， ｐ
ｐ．９０６−９０８，１９９３． ｐ型ＭＯＳＦＥＴの浅い低濃度のソース・ドレイン領域
のさらなる改善は、イオン注入法に比べさらに浅くかつ
高濃度な拡散層を形成できる方法、例えば、固相拡散を
用いることにより可能となると考えられる。
ｎ， Ｄ．Ｙ．Ｊｅｏｎ， Ｇ．Ｍ．Ｃｈｉｎ， Ｙ．
Ｏ．Ｋｉｍ， Ｄ．Ｍ．Ｔｅｎｎａｎｔ， Ｂ．Ｒａｚ
ａｖｉ， Ｈ．Ｄ．Ｌｉｎ， Ｙ．Ｇ．Ｗｅｙ． Ｅ．
Ｈ．Ｗｅｓｔｅｒｗｉｃｋ，Ｍ．Ｄ．Ｍｏｒｒｉｓ，
Ｒ．Ｗ．Ｊｈｏｎｓｏｎ，Ｔ．Ｍ．Ｌｉｕ， Ｍ．Ｔａ
ｒｓｉａ， Ｍ．Ｃｅｒｕｌｌｏ， Ｒ．Ｇ．Ｓｗａｒ
ｔｚ ａｎｄ Ａ．Ｏｕｒｍａｚｄ， “Ｒｏｏｍ ｔ
ｅｍｐｅｒａｔｕｒｅ ０．１μｍ−ＣＭＯＳＴｅｃｈ
ｎｏｌｏｇｙ ｗｉｔｈ １１．８ ｐｓ ｇａｔｅ
ｄｅｌａｙ，”ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．， ｐ
ｐ． １３１−１３４， １９９３． 文献２：Ｋ．Ｔａｋｅｕｃｈｉ， Ｔ．Ｙａｍａｍｏｔ
ｏ， Ａ．Ｆｕｒｕｋａｗａ， Ｔ．Ｔａｍｕｒａ，
ａｎｄ Ｋ．Ｙｏｓｈｉｄａ， “Ｈｉｇｈ Ｐｅｒｆ
ｏｒｍａｎｃｅ ｓｕｂ−ｔｅｎｔｈ ｍｉｃｒｏｎ
ＣＭＯＳ ｕｓｉｎｇ ａｄｖａｎｃｅｄ ｂｏｒｏｎ
ｄｏｐｉｎｇ ａｎｄ ＷＳｉ２ ｄｕａｌ ｇａｔ
ｅ ｐｒｏｃｅｓｓ，” Ｓｙｍｐ． ｏｎ ＶＬＳＩ
ＴｅｃｈＤｉｇｅｓｔ．， ｐｐ．９−１０， １９
９５． 文献３：Ｔ．Ｙｏｓｈｉｔｏｍｉ， Ｍ．Ｓａｉｔｏ，
Ｔ．Ｏｈｇｕｒｏ，Ｍ．Ｏｎｏ， Ｈ．Ｓ．Ｍｏｍｏ
ｓｅ， ａｎｄ Ｈ．Ｉｗａｉ，“Ａ Ｈｉｇｈ Ｐｅ
ｒｆｏｒｍａｎｃｅ ０．１５μｍ Ｓｉｎｇｌｅ Ｇ
ａｔｅ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ， Ｅｘｔｅ
ｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆｔｈｅ １９９５
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ
ｏｎＳｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅ ａｎｄ
Ｍａｔｅｒｉａｌｓ， Ｏｓａｋａ， ｐｐ． ２２
２−２２４，１９９５． 文献４：Ｙ．Ｔａｕｒ， Ｓ．Ｗｉｎｄ， Ｙ．Ｊ．Ｍ
ｉｉ， Ｙ．Ｌｉｉ，Ｄ．Ｍｏｙ， Ｋ．Ａ．Ｊｅｎｋ
ｉｎｓ， Ｃ．Ｌ．Ｃｈｅｎ， Ｐ．Ｊ．Ｃｏａｎｅ，
Ｄ．Ｋｌａｎｓ， Ｊ．Ｂｕｃｃｈｉｇｎａｎｏ，
Ｍ．Ｒｏｓｅｎｆｉｅｌｄ， Ｍ．Ｇ．Ｒ．Ｔｈｏｍｓ
ｏｎ， ａｎｄ Ｍ．Ｐｏｌｃａｎ “Ｈｉｇｈ Ｐｅ
ｆｏｒｍａｎｃｅ ０．１μｍ−ＣＭＯＳ Ｄｅｖｉｃ
ｅｓ ｗｉｔｈ １．５ Ｖ ｐｏｗｅｒ Ｓｕｐｐｌ
ｙ，” ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ， ｐｐ．１２７
−１３０， １９９３． 文献５：Ｔ．Ｙａｍａｚａｋｉ， Ｋ．Ｇｏｔｏ，
Ｔ．Ｆｕｋａｎｏ， Ｙ．Ｎａｒａ， Ｔ．ｓｕｇｉ，
ａｎｄ Ｔ．Ｉｔｏ， “ ２１ ｐｓｅｃ ｓｗｉ
ｔｃｈｉｎｇ ０．１μｍ−ＣＭＯＳ ａｔ ｒｏｏｍ
ｔｅｍｐｅｒａｔｕｒｅ ｕｓｉｎｇ ｈｉｇｈ ｐ
ｅｒｆｏｒｍａｎｃｅ Ｃｏ ｓａｌｉｃｉｄｅ ｐｒ
ｏｃｅｓｓ，”ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ， ｐ
ｐ．９０６−９０８，１９９３． ｐ型ＭＯＳＦＥＴの浅い低濃度のソース・ドレイン領域
のさらなる改善は、イオン注入法に比べさらに浅くかつ
高濃度な拡散層を形成できる方法、例えば、固相拡散を
用いることにより可能となると考えられる。
【００９９】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、本発明をイ
ンバータに適用した場合について述べたが、本発明はア
ンド回路、オア回路等の他の回路にも適用できる。さら
に、手段の項で述べた事項を上記実施形態に適宜適用し
ても良い。
るものではない。例えば、上記実施例では、本発明をイ
ンバータに適用した場合について述べたが、本発明はア
ンド回路、オア回路等の他の回路にも適用できる。さら
に、手段の項で述べた事項を上記実施形態に適宜適用し
ても良い。
【０１００】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
で、種々変形して実施できる。
【０１０１】
【発明の効果】以上詳述したように本発明によれば、第
１チャネル型ＭＯＳＦＥＴの第１導電型ゲート電極直下
の第１導電型半導体領域の表面に第２導電型埋め込み領
域を形成することにより、チャネル領域の導電型とゲー
ト電極の導電型とが互いに逆導電型になるようにしてい
るので、微細化が進んでも、しきい値電圧の調整が容易
であり、高速動作が可能なシングル構造のＣＭＯＳＦＥ
Ｔを実現できる。
１チャネル型ＭＯＳＦＥＴの第１導電型ゲート電極直下
の第１導電型半導体領域の表面に第２導電型埋め込み領
域を形成することにより、チャネル領域の導電型とゲー
ト電極の導電型とが互いに逆導電型になるようにしてい
るので、微細化が進んでも、しきい値電圧の調整が容易
であり、高速動作が可能なシングル構造のＣＭＯＳＦＥ
Ｔを実現できる。
【図１】本発明の第１の実施形態に係るシングルゲート
構造のＣＭＯＳＦＥＴの素子構造を示す断面図
構造のＣＭＯＳＦＥＴの素子構造を示す断面図
【図２】本発明の第１の実施形態を説明するためのチャ
ネル領域の基板の深さ方向における不純物分布を示す図
ネル領域の基板の深さ方向における不純物分布を示す図
【図３】本発明の第１の実施形態を説明するためのチャ
ネル領域の基板深さ方向におけるポテンシャル分布およ
びキャリア濃度分布を示す図
ネル領域の基板深さ方向におけるポテンシャル分布およ
びキャリア濃度分布を示す図
【図４】本発明の第１の実施形態を説明するためのしき
い値電圧のゲート長依存性を示す図。
い値電圧のゲート長依存性を示す図。
【図５】本発明の第１の実施形態を説明するためのサブ
スレショルド特性を示す図
スレショルド特性を示す図
【図６】本発明の第１の一実施形態を説明するためのド
レイン電流／ゲート幅とドレイン電圧との関係を示す図
レイン電流／ゲート幅とドレイン電圧との関係を示す図
【図７】本発明の第１の実施形態を説明するためのドレ
イン電流のゲート長依存性を示す図
イン電流のゲート長依存性を示す図
【図８】本発明の第１の実施形態を説明するための相互
コンダクタンスのゲート長依存性を示す図
コンダクタンスのゲート長依存性を示す図
【図９】本発明の第１の実施形態に係るシングル構造の
ＣＭＯＳＦＥＴを用いて１０１段リングオシレータを構
成した際の性能を示す図
ＣＭＯＳＦＥＴを用いて１０１段リングオシレータを構
成した際の性能を示す図
【図１０】本発明の第２の実施形態に係るシングル構造
のＣＭＯＳＦＥＴの前半の製造方法を示す工程断面図
のＣＭＯＳＦＥＴの前半の製造方法を示す工程断面図
【図１１】本発明の第２の実施形態の係るシングル構造
のＣＭＯＳＦＥＴの後半の製造方法を示す工程断面図
のＣＭＯＳＦＥＴの後半の製造方法を示す工程断面図
【図１２】本発明の一実施形態および従来のＣＭＯＳＦ
ＥＴを用いたインバータの遅延時間のゲート長依存性を
示す図
ＥＴを用いたインバータの遅延時間のゲート長依存性を
示す図
【図１３】図１のシングルゲート構造のＣＭＯＳＦＥＴ
において、金属シリサイド膜としてＴｉＳｉ2 膜を用い
た場合、ＣｏＳｉ2 膜を用いた場合のそれぞれの遅延時
間のゲート長依存性を示す図
において、金属シリサイド膜としてＴｉＳｉ2 膜を用い
た場合、ＣｏＳｉ2 膜を用いた場合のそれぞれの遅延時
間のゲート長依存性を示す図
【図１４】図１のシングルゲート構造のＣＭＯＳＦＥＴ
において、通常のＭＯＳＦＥＴパターンを用い、金属シ
リサイド膜としてＴｉＳｉ2 膜、ＣｏＳｉ2 膜を用いた
場合のそれぞれの遅延時間の電源電圧依存性を示す図
において、通常のＭＯＳＦＥＴパターンを用い、金属シ
リサイド膜としてＴｉＳｉ2 膜、ＣｏＳｉ2 膜を用いた
場合のそれぞれの遅延時間の電源電圧依存性を示す図
【図１５】図１のシングルゲート構造のＣＭＯＳＦＥＴ
において、他のＭＯＳＦＥＴパターンを用い、金属シリ
サイド膜としてＴｉＳｉ2 膜、ＣｏＳｉ2 膜を用いた場
合のそれぞれの遅延時間の電源電圧依存性を示す図
において、他のＭＯＳＦＥＴパターンを用い、金属シリ
サイド膜としてＴｉＳｉ2 膜、ＣｏＳｉ2 膜を用いた場
合のそれぞれの遅延時間の電源電圧依存性を示す図
【図１６】図１のシングルゲート構造のＣＭＯＳＦＥＴ
において、他のＭＯＳＦＥＴパターンを用い、金属シリ
サイド膜としてＴｉＳｉ2 膜、ＣｏＳｉ2 膜を用いた場
合のそれぞれの遅延時間の電源電圧依存性を示す図
において、他のＭＯＳＦＥＴパターンを用い、金属シリ
サイド膜としてＴｉＳｉ2 膜、ＣｏＳｉ2 膜を用いた場
合のそれぞれの遅延時間の電源電圧依存性を示す図
【図１７】図１のシングルゲート構造のＣＭＯＳＦＥＴ
において、他のＭＯＳＦＥＴパターンを用い、金属シリ
サイド膜としてＴｉＳｉ2 膜、ＣｏＳｉ2 膜を用いた場
合のそれぞれの遅延時間の電源電圧依存性を示す図
において、他のＭＯＳＦＥＴパターンを用い、金属シリ
サイド膜としてＴｉＳｉ2 膜、ＣｏＳｉ2 膜を用いた場
合のそれぞれの遅延時間の電源電圧依存性を示す図
【図１８】図１のシングルゲート構造のＣＭＯＳＦＥＴ
において、他のＭＯＳＦＥＴパターンを用い、金属シリ
サイド膜としてＴｉＳｉ2 膜、ＣｏＳｉ2 膜を用いた場
合のそれぞれの遅延時間の電源電圧依存性を示す図
において、他のＭＯＳＦＥＴパターンを用い、金属シリ
サイド膜としてＴｉＳｉ2 膜、ＣｏＳｉ2 膜を用いた場
合のそれぞれの遅延時間の電源電圧依存性を示す図
【図１９】３つの異なるイオン注入条件でＬＤＤ構造の
ｐ型ソース・ドレイン領域を形成し、３種類のＣＭＯＳ
ＦＥＴを形成した場合の各ＣＭＯＳＦＥＴのシート抵抗
のゲート幅依存性を示す図
ｐ型ソース・ドレイン領域を形成し、３種類のＣＭＯＳ
ＦＥＴを形成した場合の各ＣＭＯＳＦＥＴのシート抵抗
のゲート幅依存性を示す図
【図２０】３つの異なるイオン注入条件でＬＤＤ構造の
ｐ型ソース・ドレイン領域を形成し、３種類のＣＭＯＳ
ＦＥＴを形成した場合の各ＣＭＯＳＦＥＴのソース・ド
レイン抵抗（寄生抵抗）のゲート電圧依存性を示す図
ｐ型ソース・ドレイン領域を形成し、３種類のＣＭＯＳ
ＦＥＴを形成した場合の各ＣＭＯＳＦＥＴのソース・ド
レイン抵抗（寄生抵抗）のゲート電圧依存性を示す図
【図２１】３つの異なるイオン注入条件でＬＤＤ構造の
ｐ型ソース・ドレイン領域を形成し、３種類のＣＭＯＳ
ＦＥＴを形成した場合の各ＣＭＯＳＦＥＴのしきい値電
圧のゲート長依存性を示す図
ｐ型ソース・ドレイン領域を形成し、３種類のＣＭＯＳ
ＦＥＴを形成した場合の各ＣＭＯＳＦＥＴのしきい値電
圧のゲート長依存性を示す図
【図２２】３つの異なるイオン注入条件でＬＤＤ構造の
ｐ型ソース・ドレイン領域を形成し、３種類のＣＭＯＳ
ＦＥＴを形成した場合の各ＣＭＯＳＦＥＴの遅延時間の
ゲート長依存性を示す図
ｐ型ソース・ドレイン領域を形成し、３種類のＣＭＯＳ
ＦＥＴを形成した場合の各ＣＭＯＳＦＥＴの遅延時間の
ゲート長依存性を示す図
【図２３】図２２、図２１のＡ点およびＢ点におけるド
レイン電流のドレイン電圧依存性を示す図
レイン電流のドレイン電圧依存性を示す図
【図２４】図２２、図２１のＡ点およびＢ点におけるド
レイン電流のゲート電圧依存性を示す図
レイン電流のゲート電圧依存性を示す図
【図２５】デュアルゲート構造のＣＭＯＳＦＥＴにおけ
る遅延時間のゲート長依存性が使用する金属シリサイド
の種類によってどう変わるかを示す図
る遅延時間のゲート長依存性が使用する金属シリサイド
の種類によってどう変わるかを示す図
１０１…基板 １０２…素子分離絶縁膜 １０３…ｐ型ウェル（第２導電型半導体領域） １０４…ｎ型ウェル（第１導電型半導体領域） １０５ａ…，１０５ｂ…ｎ型ソース・ドレイン領域 １０６ａ，１０６ｂ…ｐ型ソース・ドレイン領域 １０７…ｐ型埋め込みチャネル層（第２導電型埋め込み
領域） １０８…ゲート酸化膜 １０９…ゲート酸化膜 １１０…ゲート側壁絶縁膜 １１１…ゲート電極（第２の第１導電型ゲート電極） １１２…ゲート電極（第１の第１導電型ゲート電極） １１３…金属シリサイド膜（合金層） １１４…金属シリサイド膜（合金層） １１５…ｎ型ＭＯＳＦＥＴ領域 １１６…ｐ型ＭＯＳＦＥＴ領域 ２００…基板 ２０１…素子分離絶縁膜 ２０２…ｐ型ウェル（第２導電型半導体領域） ２０３…ｎ型ウェル（第１導電型半導体領域） ２０４…酸化膜 ２０５…ｎ型層 ２０６…ｐ型埋め込みチャネル層（第２導電型埋め込み
領域） ２１０…酸化膜 ２１０ａ…ゲート酸化膜 ２１１…多結晶シリコン膜 ２１２ａ…ゲート電極（第１の第１導電型ゲート電極） ２１２ｂ…ゲート電極（第２の第１導電型ゲート電極） ２１３ａ，２１３ｂ…ｐ型ソース・ドレイン領域 ２１４ａ，２１４ｂ…ｎ型ソース・ドレイン領域 ２２０…層間絶縁膜 ２２１…配線
領域） １０８…ゲート酸化膜 １０９…ゲート酸化膜 １１０…ゲート側壁絶縁膜 １１１…ゲート電極（第２の第１導電型ゲート電極） １１２…ゲート電極（第１の第１導電型ゲート電極） １１３…金属シリサイド膜（合金層） １１４…金属シリサイド膜（合金層） １１５…ｎ型ＭＯＳＦＥＴ領域 １１６…ｐ型ＭＯＳＦＥＴ領域 ２００…基板 ２０１…素子分離絶縁膜 ２０２…ｐ型ウェル（第２導電型半導体領域） ２０３…ｎ型ウェル（第１導電型半導体領域） ２０４…酸化膜 ２０５…ｎ型層 ２０６…ｐ型埋め込みチャネル層（第２導電型埋め込み
領域） ２１０…酸化膜 ２１０ａ…ゲート酸化膜 ２１１…多結晶シリコン膜 ２１２ａ…ゲート電極（第１の第１導電型ゲート電極） ２１２ｂ…ゲート電極（第２の第１導電型ゲート電極） ２１３ａ，２１３ｂ…ｐ型ソース・ドレイン領域 ２１４ａ，２１４ｂ…ｎ型ソース・ドレイン領域 ２２０…層間絶縁膜 ２２１…配線
Claims (5)
- 【請求項１】第１チャネル型ＭＯＳＦＥＴと第２チャネ
ル型ＭＯＳＦＥＴとからなるＣＭＯＳＦＥＴを具備して
なり、 前記第１チャネル型ＭＯＳＦＥＴは、 第１導電型半導体領域の所定領域上に形成されたゲート
絶縁膜と、 このゲート絶縁膜上に形成され、第１導電型半導体から
なるゲート長が０．２μｍ以下の第１の第１導電型ゲー
ト電極と、 この第１の第１導電型ゲート電極を両側から挟むように
前記第１導電型半導体領域の表面に選択的に形成された
第２導電型ソース・ドレイン領域と、 前記第１の第１導電型ゲート電極直下の前記第１導電型
半導体領域の表面に形成された第２導電型埋め込みチャ
ネル領域とを有し、 前記第２チャネル型ＭＯＳＦＥＴは、 前記第１導電型半導体領域と絶縁された第２導電型半導
体領域の所定領域上に形成されたゲート絶縁膜と、 このゲート絶縁膜上に形成され、第１導電型半導体から
なるゲート長が０．２μｍ以下の第２の第１導電型ゲー
ト電極と、 この第２の第１導電型ゲート電極を両側から挟むように
前記第２導電型半導体領域の表面に形成された第１導電
型ソース・ドレイン領域とを有することを特徴とする半
導体装置。 - 【請求項２】前記第１チャネル型ＭＯＳＦＥＴはｐチャ
ネル型ＭＯＳＦＥＴ、前記第２チャネル型ＭＯＳＦＥＴ
はｎチャネル型ＭＯＳＦＥＴ、前記第１導電型ゲート電
極はｎ型多結晶シリコンからなるゲート電極であること
を特徴とする請求項１に記載の半導体装置。 - 【請求項３】第１チャネル型ＭＯＳＦＥＴと第２チャネ
ル型ＭＯＳＦＥＴとからなるＣＭＯＳＦＥＴを具備して
なり、 前記第１チャネル型ＭＯＳＦＥＴは、 第１導電型半導体領域の所定領域上に形成されたゲート
絶縁膜と、 このゲート絶縁膜上に形成され、第１導電型半導体から
なるゲート長が０．４μｍ以下の第１の第１導電型ゲー
ト電極と、 この第１の第１導電型ゲート電極上に形成され、前記第
１導電型半導体とコバルトとの合金膜と、 前記第１の第１導電型ゲート電極を両側から挟むように
前記第１導電型半導体領域の表面に形成された第２導電
型ソース・ドレイン領域と、 前記第１の第１導電型ゲート電極直下の前記第１導電型
半導体領域の表面に形成された第２導電型埋め込みチャ
ネル領域とを有し、 前記第２チャネル型ＭＯＳＦＥＴは、 前記第１導電型半導体領域と絶縁された第２導電型半導
体領域の所定領域上に形成されたゲート絶縁膜と、 このゲート絶縁膜上に形成され、第１導電型半導体から
なるゲート長が０．４μｍ以下の第２の第１導電型ゲー
ト電極と、 この第２の第１導電型ゲート電極上に形成され、前記第
１導電型半導体とコバルトとの合金膜と、 前記第２の第１導電型ゲート電極を両側から挟むように
前記第２導電型半導体領域の表面に形成された第１導電
型ソース・ドレイン領域とを有することを特徴とする半
導体装置 - 【請求項４】前記第１チャネル型ＭＯＳＦＥＴはｐチャ
ネル型ＭＯＳＦＥＴ、前記第２チャネル型ＭＯＳＦＥＴ
はｎチャネル型ＭＯＳＦＥＴ、前記第１導電型ゲート電
極はｎ型多結晶シリコンからなるゲート電極、前記合金
膜はコバルトシリサイド膜であることを特徴とする請求
項３に記載の半導体装置。 - 【請求項５】前記第２導電型埋め込みチャネル領域の不
純物濃度のピーク濃度は、４×１０18／ｃｍ3 以上、か
つ前記第１導電型半導体領域のそれの所定倍であること
を特徴とする請求項１、請求項２、請求項３および請求
項４のいずれかに記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8061448A JPH09107036A (ja) | 1995-08-09 | 1996-03-18 | 半導体装置 |
| US08/675,720 US5736767A (en) | 1995-08-09 | 1996-07-02 | Semiconductor device including a CMOSFET of a single-gate |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20317295 | 1995-08-09 | ||
| JP7-203172 | 1995-08-09 | ||
| JP8061448A JPH09107036A (ja) | 1995-08-09 | 1996-03-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09107036A true JPH09107036A (ja) | 1997-04-22 |
Family
ID=26402473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8061448A Pending JPH09107036A (ja) | 1995-08-09 | 1996-03-18 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5736767A (ja) |
| JP (1) | JPH09107036A (ja) |
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|---|---|---|---|---|
| JPWO2013027524A1 (ja) * | 2011-08-24 | 2015-03-19 | シャープ株式会社 | 固体撮像素子 |
| JP2017005057A (ja) * | 2015-06-08 | 2017-01-05 | ローム株式会社 | 半導体装置 |
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| KR100248509B1 (ko) * | 1997-12-30 | 2000-03-15 | 김영환 | 매몰 채널 nmos 트랜지스터를 구비하는 반도체 장치의cmos 논리 게이트 및 그 제조방법 |
| US20020008257A1 (en) * | 1998-09-30 | 2002-01-24 | John P. Barnak | Mosfet gate electrodes having performance tuned work functions and methods of making same |
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| JP2005259953A (ja) * | 2004-03-11 | 2005-09-22 | Toshiba Corp | 半導体装置 |
| JP2007142035A (ja) * | 2005-11-16 | 2007-06-07 | Matsushita Electric Ind Co Ltd | 固体撮像装置及びその製造方法 |
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| JPS5214958A (en) * | 1975-07-25 | 1977-02-04 | Hitachi Ltd | Cooling system for super cold temperature |
| DE3728849C2 (de) * | 1986-08-29 | 1995-07-13 | Toshiba Kawasaki Kk | MIS (Metallisolatorhalbleiter)-Halbleitervorrichtung und Verfahren zur Herstellung derselben |
| JPH0536918A (ja) * | 1991-07-29 | 1993-02-12 | Hitachi Ltd | 半導体集積回路装置 |
| US5543356A (en) * | 1993-11-10 | 1996-08-06 | Hitachi, Ltd. | Method of impurity doping into semiconductor |
-
1996
- 1996-03-18 JP JP8061448A patent/JPH09107036A/ja active Pending
- 1996-07-02 US US08/675,720 patent/US5736767A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2013027524A1 (ja) * | 2011-08-24 | 2015-03-19 | シャープ株式会社 | 固体撮像素子 |
| JP2017005057A (ja) * | 2015-06-08 | 2017-01-05 | ローム株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5736767A (en) | 1998-04-07 |
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