JP2809088B2 - 半導体装置の突起電極構造およびその突起電極形成方法 - Google Patents
半導体装置の突起電極構造およびその突起電極形成方法Info
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Description
バンプ電極等の半導体装置の突起電極構造と、その突起
電極形成方法に関するものである。
呼ぶ)に突起電極(バンプ電極)を形成する場合、基板
の突起電極形成面にメッキレジスト層を形成し、このメ
ッキレジスト層をエッチングして開口を形成することに
より、この開口からパッド部を露出させ、その露出した
パッド部にメッキ装置を用いて金等のメッキを施し、そ
の施したメッキによって突起電極を形成している。
起電極を形成する従来の突起電極形成方法を示したもの
である。先ず、図3(a)に示すように、基板31に酸
化シリコンからなる酸化膜32を介してアルミ電極33
が形成されており、アルミ電極33の周囲はパッシベー
ション膜34により覆われている。このパッシベーショ
ン膜34は酸化シリコンまたは窒化シリコンからなる絶
縁膜による保護膜である。
(b)に示すように、アルミ電極33およびパッシベー
ション膜34の上に、後述するメッキ処理時におけるメ
ッキ電流の通電のための下地金属層35を真空蒸着法、
スパッター法等の薄膜形成方法により形成する。この下
地金属層35の構造は、図示しないが詳細には、2層ま
たは3層構造がある。
金属層35において、各々の層構造の1層目(アルミ電
極33側から)の接着層は、アルミ電極33およびパッ
シベーション膜34との接着の役目をしており、その使
用される金属材料には、Cr,Ti,TiとWとの合金
等の材料が用いられる。また、2層目のバリア層は、ア
ルミと突起電極に用いられる金属材料の相互拡散を防止
または遅延させるために用いられるもので、その使用さ
れる金属材料には、Pt,Pd,Cu,Ni等の材料が
用いられる。さらに、3層目として、2層目のバリア層
の表面酸化防止の目的や、突起電極形成方法のバンプメ
ッキにおいて良好な剪断強度を維持するために用いられ
る場合があり、Au等の材料が500〜2000Å程度
の層厚で用いられる。
ッキレジストをスピンコート法等の方法を用いて塗布
し、既知のように、図示しないガラスマスクを用いて露
光、現像を実施してパターンニングを行い、図3(c)
に示すように、メッキレジスト層36および所定のレジ
スト開口部37を形成する。
をフェイスダウン(基板31の表面を下に向ける)に
し、既知のように、図示しないバンプメッキカップに設
置して、メッキ処理を行う。このメッキ処理により、レ
ジスト開口部37に突起電極金属材料(金または半田)
38が析出する。この突起電極金属材料38の厚みは1
5〜25μm程度である。
属層35を、既知のように、エッチング等により次々に
除去することで、図3(e)に示したように、突起電極
39を形成する。このように、突起電極39の形成方法
は、ウェット方法であるメッキ液を用いた電解メッキ法
であった。
ト方法である電解メッキ法による突起電極39の形成方
法では、メッキ液の管理が非常に難しい。即ち、基板3
1がその表面を下に向けてメッキカップにセットされる
ため、メッキ液を噴き上げた際、基板31の表面やレジ
スト開口部37にメッキ液中の気泡(エアー)が溜って
しまい、安定してバンプメッキをすることができない。
また、メッキ金属の電解析出中の電気化学反応において
発生するガスもレジスト開口部37や基板31表面に溜
り、バンプメッキの形成を妨げてしまう。
の外観不良(欠損、くぼみ、穴等)が発生し、製品の歩
留まりが低い、突起電極の表面状態が安定しない、突起
電極の硬度が安定しない、突起電極高さのバラツキが大
きい等の欠点が発生し、メッキ方法による均一な突起電
極形成は技術的に困難なものであった。
いて、ウェット方式の電解メッキ法を用いず、ドライ方
式である薄膜形成技術を用いて突起電極を形成すること
ができる突起電極構造を提供するとともに、その突起電
極形成方法を提供することにある。
請求項1記載の発明は、下地金属層の上に突起電極を備
えた半導体装置の突起電極構造であって、前記下地金属
層の上に前記下地金属層の下の絶縁層の開口部の大きさ
より大きく且つ、前記下地金属層の大きさより小さく形
成した有機材料(例えば、ポリイミド等)による有機膜
突起と、この有機膜突起と前記下地金属層とを覆い、前
記有機膜突起と接着性の良い第1の層と、該第1の層の
上に形成された第2の層を含む少なくとも2層で且つ、
周端が前記下地金属層の周端と実質的に一致するように
導電性材料により形成して前記下地金属層に接続した導
電材薄膜層と、からなる突起電極を備えた構成を特徴と
している。
の上に突起電極を備えた半導体装置の突起電極形成方法
であって、前記下地金属層の上に前記下地金属層の下の
絶縁層の開口部の大きさより大きく且つ、前記下地金属
層の大きさより小さく形成した有機材料(例えば、耐熱
性を有するポリイミド等)による有機膜突起を形成し、
この有機膜突起と前記下地金属層とを前記有機膜突起と
接着性の良い第1の層と、該第1の層の上に形成された
第2の層を含む少なくとも2層の導電材料により覆い、
パターンニングされた導電材薄膜層をマスクとして用い
て前記下地金属層を、前記導電材薄膜層の周端が前記下
地金属層の周端に実質的に一致するようにエッチングし
て、前記下地金属層および前記導電材薄膜を形成すると
ともに、この導電材薄膜層を前記下地金属層に接続し
て、前記突起電極を形成するようにしたことを特徴とし
ている。
明において、前記有機膜突起を所定パターンのレジスト
をマスクにして有機膜をパターンニングして形成し、そ
の後前記有機膜突起を加熱して、前記下地金属層側とそ
の反対側の熱収縮量の変化により、側面が傾斜するテー
パー面となった有機突起物を形成するようにしたことを
特徴としている。
に下地金属層の下の絶縁層の開口部の大きさより大きく
且つ、下地金属層の大きさより小さく形成したポリイミ
ド等による有機膜突起と、この有機膜突起と下地金属層
とを覆い、有機膜突起と接着性の良い第1の層と、該第
1の層の上に形成された第2の層を含む少なくとも2層
で且つ、周端が下地金属層の周端と実質的に一致するよ
うに導電性材料により形成して下地金属層に接続した導
電材薄膜層と、からなる突起電極なので、従来のような
ウエット方式の電解メッキ法を用いずに、ドライ方式で
ある薄膜形成技術を用いて有機材料を核とする突起電極
を形成できる。 従って、従来のような気泡による電極
外観不良やメッキ液管理の問題は根本的になくなる。
金属層の上に突起電極を備えた半導体装置の突起電極形
成方法であって、下地金属層の上に下地金属層の下の絶
縁層の開口部の大きさより大きく且つ、下地金属層の大
きさより小さく形成したポリイミド等の有機材料による
有機膜突起を形成し、この有機膜突起と下地金属層とを
有機膜突起と接着性の良い第1の層と、該第1の層の上
に形成された第2の層を含む少なくとも2層の導電材料
により覆い、パターンニングされた導電材薄膜層をマス
クとして用いて下地金属層を、導電材薄膜層の周端が下
地金属層の周端に実質的に一致するようにエッチングし
て、下地金属層および導電材薄膜を形成するとともに、
この導電材薄膜層を下地金属層に接続して突起電極を形
成したので、従来のようなウエット方式の電解メッキ法
を用いずに、ドライ方式である薄膜形成技術を用いて有
機材料を核とする突起電極を形成できる。 従って、従
来のような気泡による電極外観不良やメッキ液管理の問
題は根本的になくなる。
突起を所定パターンのレジストをマスクにして有機膜を
パターンニングして形成し、その後有機膜突起を加熱し
たので、下地金属層側に対して反対側の有機膜の熱収縮
量が大きく、下地金属層側の有機膜の熱収縮量はこの下
地金属層と接触しているため小さいことから、突起膜電
極の核となる側面が傾斜するテーパー面となった形状の
有機突起物を形成できる。
構造およびその突起電極形成方法の実施例を図1および
図2に基づいて説明する。
(i)は基板に突起電極を形成する本発明による突起電
極形成方法を示したもので、1は基板、2は酸化膜、3
はアルミ電極、4はパッシベーション膜、5は下地金属
層、6は有機膜、7はレジスト、8は有機膜突起、9は
有機突起物、11は導電材薄膜層、12はレジスト、1
3は突起電極である。
来と同様に、酸化シリコンからなる酸化膜2を介してア
ルミ電極3が形成されており、このアルミ電極3の周囲
は、酸化シリコンまたは窒化シリコンからなる絶縁膜に
よる保護膜であるパッシベーション膜4により覆われて
いる。
パッシベーション膜4の上に、図1(b)に示すよう
に、下地金属層5を真空蒸着法またはスパッター法等の
薄膜形成技術を用いて形成する。この下地金属層5は、
図示のように、2層の構造である。
目(アルミ電極3側から)5aの接着層には、Ni,A
l等の金属材料を用いており、これによりアルミ電極3
およびパッシベーション膜4との接着を良好なものにし
ている。また、2層目5bは、後述する有機膜6との接
着を良好なものにするためのものであり、その使用でき
る材料としては、Cr,Ti等の金属材料である。
上に、従来のような突起電極材としての金属材料である
Au,Ag,Cu,半田,Ni等がないため、金属材料
の相互拡散についてはほとんどなく、従来の2層目のバ
リア層のPt,Pd,Cu,Ni等の金属材料を用いる
必要がなく、2層目5bを厚くする必要がないため、下
地金属層5は極力薄くすることができる。
は、以上の基板1の下地金属層5の表面に、図1(c)
に示すように、絶縁性および耐熱性を有するポリイミド
等の有機膜6をスピンコート法等の方法を用いて塗布す
る。この有機膜6の膜厚は、15〜25μm程度であ
る。なお、この有機膜6は、非感光性でも感光性でもど
ちらでも良いが、以下の説明では、非感光性タイプの有
機膜6として説明する。
れた有機膜6を、100℃以上の温度で加熱し、即ち、
プリキュアーする。次に、プリキュアーした有機膜6上
に、図示しないレジストを塗布する。次に、図示しない
フォトマスクを用い、図示しない光エネルギーを用いて
レジストを露光する。
1(d)に示すように、アルミ電極3の上方だけに残る
所定パターンのレジスト7を得る。
7を剥離することにより、図1(e)に示すように、有
機膜6がアルミ電極3上部だけに残るようにパターンニ
ングして、所定パターンの有機膜突起8を形成する。
合、その露光されたポジレジストと有機膜を、ポジレジ
ストとの現像液(例えば、東京応化(株)製のMND−
3)で、同時に現像とエッチングが行える。
えた基板1を300〜350℃の温度で加熱してポスト
キュアーする。この時、有機膜突起8は、アルミ電極3
と反対面(下地金属層5に対して反対面)の有機膜の収
縮量が大きく、アルミ電極3近傍(下地金属層5の側)
の有機膜の収縮量は下地金属層5と接触しているため小
さい。このため、ポストキュアーすることで、図2
(f)に示すように、周囲の側面が約45゜程度傾斜す
るテーパー面となった形状の有機突起物9を形成でき
る。
生したスカム(残さ)を酸素プラズマ等を用いてアッシ
ングにより除去する。この目的は、下地金属層5と後述
する導電材薄膜層11との良好なコンタクトを得るため
に行う。
表面に、図2(g)に示すように、導電性材料による導
電材薄膜層11を形成する。以下では、導電性材料とし
て無機物質である金属材料を用いた場合を説明するが、
導電性が得られれば有機材料であっても良い。
2層構造である。即ち、1層目11aは、有機突起物9
と接着性が良好なCr,Ti等の金属材料をスパッター
法を用いて形成する。この1層目11aの膜厚は、50
0〜1000Å程度である。さらに、2層目11bは、
1層目11aの表面酸化防止および実装する他の電子部
品との接合での電気的抵抗の低減の目的で、Au等の金
属材料をスパッター法を用いて全面に形成する。この2
層目11bの膜厚は、500〜1000Å程度である。
斜するテーパー面としているので、導電材薄膜層11を
構成する導電性材料が有機突起物9の周囲の側面に堆積
されやすく、従って、導電材薄膜層11を有機突起物9
の表面に確実に形成することができる。
図示しないレジストを塗布する。次に、図示しないフォ
トマスクを用い、図示しない光エネルギーを用いてレジ
ストを露光する。
2(h)に示すように、有機突起物9の上部およびその
周囲だけに残る所定パターンのレジスト12を得る。
5をエッチングし、レジスト12を剥離することによ
り、図2(i)に示すように、導電材薄膜層11が有機
突起物9の上部およびその周囲だけに残るようにパター
ンニングして、有機突起物9を核とする所定パターンの
突起電極13を形成する。
極13において、電気的コンタクトは、有機突起物9上
の導電材薄膜層11が下地金属層5を介してアルミ電極
3と導通している。
法によれば、アルミ電極3上の下地金属層5の上に、絶
縁性および耐熱性を有する有機材料による有機突起物9
を形成し、この有機突起物9を核としてドライ方式の薄
膜形成技術により導電材薄膜層11を形成することによ
り、導電性を有する構造にしたため、突起電極をドライ
方式により形成することができ、従来のウェット方式の
電解メッキ法が不要となり、メッキ液管理は全くいらな
いものとなり、メッキ液中の気泡による突起電極の外観
不良を完全になくすことができる。
できる。突起電極の金属材料を低減することができ
る。突起電極の高さ均一性を、チップ内で1000Å
以内、基板内で1.0μmまで向上することができる。
生産性を向上することができる。気泡の影響が全く
ない。
としてポリイミドを挙げたが、本発明はこれのみに限定
されるものではなく、他の有機材料であってもよい。ま
た、その他、具体的な細部構造等についても適宜に変更
可能であることは勿論である。
わる半導体装置の突起電極構造によれば、下地金属層の
上に突起電極を備えた半導体装置の突起電極構造であっ
て、下地金属層の上に下地金属層の下の絶縁層の開口部
の大きさより大きく且つ、下地金属層の大きさより小さ
く形成した有機材料による有機膜突起と、この有機膜突
起と下地金属層とを覆い、有機膜突起と接着性の良い第
1の層と、該第1の層の上に形成された第2の層を含む
少なくとも2層で且つ、周端が下地金属層の周端と実質
的に一致するように導電性材料により形成して下地金属
層に接続した導電材薄膜層で覆ったため、従来のような
ウエット方式の電解メッキ法を用いずに、ドライ方式で
ある薄膜形成技術を用いて有機材料を核とする突起電極
を形成することができる。従って、従来のような気泡に
よる電極外観不良やメッキ液管理の問題を根本的になく
すことができる。
装置の突起電極の形成方法によれば、下地金属層の上に
突起電極を備えた半導体装置の突起電極形成方法であっ
て、下地金属層の上に下地金属層の下の絶縁層の開口部
の大きさより大きく且つ、下地金属層の大きさより小さ
く形成した有機材料による有機膜突起を形成し、この有
機膜突起と下地金属層とを有機膜突起と接着性の良い第
1の層と、該第1の層の上に形成された第2の層を含む
少なくとも2層の導電材料により覆い、パターンニング
された導電材薄膜層をマスクとして用いて下地金属層
を、導電材薄膜層の周端が前記下地金属層の周端に実質
的に一致するようにエッチングして、下地金属層および
前記導電材薄膜を形成し、導電材薄膜層により覆うよう
に形成したため、従来のようなウエット方式の電解メッ
キ法を用いずに、ドライ方式である薄膜形成技術を用い
て有機材料を核とする突起電極を形成することができ
る。 従って、従来のような気泡による電極外観不良や
メッキ液管理の問題を根本的になくすことができる。
体装置の突起電極形成方法よれば、有機膜突起を所定パ
ターンのレジストをマスクにして有機膜をパターンニン
グして形成し、その後有機膜突起を加熱することによっ
て、突起膜電極の核となる側面が傾斜するテーパー面と
なった形状の有機突起物を形成できる。
極形成方法を示したもので、(a)はアルミ電極および
パッシベーション膜の形成工程を示す断面図、(b)は
下地金属層の形成工程を示す断面図、(c)は有機膜の
塗布工程を示す断面図、(d)は現像工程を示す断面
図、(e)はエッチングおよびレジスト剥離工程を示す
断面図である。
法を示すもので、(f)は有機膜突起のプリキュアー工
程を示す断面図、(g)は導電材薄膜層の形成工程を示
す断面図、(h)は現像工程を示す断面図、(i)はエ
ッチングおよびレジスト剥離工程を示す断面図で本発明
による突起電極構造を示した図である。
方法を示したもので、(a)はアルミ電極およびパッシ
ベーション膜の形成工程を示す断面図、(b)は下地金
属層の形成工程を示す断面図、(c)はメッキレジスト
のパターンニング工程を示す断面図、(d)はバンプメ
ッキ工程を示す断面図、(e)は突起電極を示す断面図
である。
Claims (3)
- 【請求項1】下地金属層の上に突起電極を備えた半導体
装置の突起電極構造であって、 前記下地金属層の上に前記下地金属層の下の絶縁層の開
口部の大きさより大きく且つ、前記下地金属層の大きさ
より小さく形成した有機材料による有機膜突起と、この
有機膜突起と前記下地金属層とを覆い、前記有機膜突起
と接着性の良い第1の層と、該第1の層の上に形成され
た第2の層を含む少なくとも2層で且つ、周端が下地金
属層の周端と実質的に一致するように導電性材料により
形成して前記下地金属層に接続した導電材薄膜層と、か
らなる前記突起電極を備えたことを特徴とする半導体装
置の突起電極構造。 - 【請求項2】下地金属層の上に突起電極を備えた半導体
装置の突起電極形成方法であって、前記下地金属層の上
に前記下地金属層の下の絶縁層の開口部の大きさより大
きく且つ、前記下地金属層の大きさより小さく形成した
有機材料による有機膜突起を形成し、この有機膜突起と
前記下地金属層とを前記有機膜突起と接着性の良い第1
の層と、該第1の層の上に形成された第2の層を含む少
なくとも2層の導電材料により覆い、パターンニングさ
れた導電材薄膜層をマスクとして用いて前記下地金属層
を、前記導電材薄膜層の周端が前記下地金属層の周端に
実質的に一致するようにエッチングして、前記下地金属
層および前記導電材薄膜を形成するとともに、この導電
材薄膜層を前記下地金属層に接続して、前記突起電極を
形成することを特徴とする半導体装置の突起電極形成方
法。 - 【請求項3】前記有機膜突起を、所定パターンのレジス
トをマスクにして有機膜をパターンニングして形成し、
その後前記有機膜突起を加熱して、前記下地金属層側と
その反対側の熱収縮量の変化により、側面が傾斜するテ
ーパー面となった有機突起物を形成することを特徴とす
る請求項2記載の半導体装置の突起電極形成方法。
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US5663095A (en) * | 1995-05-24 | 1997-09-02 | Hughes Aircraft Company | Method of making a micro-dimensional coupling conductor |
US5874782A (en) * | 1995-08-24 | 1999-02-23 | International Business Machines Corporation | Wafer with elevated contact structures |
JPH10303252A (ja) * | 1997-04-28 | 1998-11-13 | Nec Kansai Ltd | 半導体装置 |
US6043429A (en) * | 1997-05-08 | 2000-03-28 | Advanced Micro Devices, Inc. | Method of making flip chip packages |
TW336351B (en) * | 1997-10-08 | 1998-07-11 | Winbond Electronics Corp | Metal wire structure and process for producing the same |
US6075293A (en) * | 1999-03-05 | 2000-06-13 | Advanced Micro Devices, Inc. | Semiconductor device having a multi-layer metal interconnect structure |
US6469394B1 (en) | 2000-01-31 | 2002-10-22 | Fujitsu Limited | Conductive interconnect structures and methods for forming conductive interconnect structures |
JP3873986B2 (ja) * | 2004-04-16 | 2007-01-31 | セイコーエプソン株式会社 | 電子部品、実装構造体、電気光学装置および電子機器 |
JP2007048971A (ja) * | 2005-08-10 | 2007-02-22 | Seiko Epson Corp | 半導体装置の製造方法 |
US8238114B2 (en) | 2007-09-20 | 2012-08-07 | Ibiden Co., Ltd. | Printed wiring board and method for manufacturing same |
KR20090061723A (ko) * | 2007-12-12 | 2009-06-17 | 주식회사 동부하이텍 | 반도체 소자의 패드 오픈 방법 |
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JP2015204393A (ja) * | 2014-04-15 | 2015-11-16 | サンケン電気株式会社 | 半導体装置 |
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Family Cites Families (12)
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US4980555A (en) * | 1988-10-31 | 1990-12-25 | Honeywell Inc. | Electrical interconnector for infrared detector arrays |
JPH03101234A (ja) * | 1989-08-14 | 1991-04-26 | Nec Corp | 半導体装置の製造方法 |
GB2236900A (en) * | 1989-09-13 | 1991-04-17 | Philips Electronic Associated | Thermal-radiation detectors with polymer film element(s) |
JP3241755B2 (ja) * | 1991-07-23 | 2001-12-25 | ローム株式会社 | サーマルヘッド及びそれを使用した電子機器 |
JPH05251449A (ja) * | 1991-10-16 | 1993-09-28 | Oki Electric Ind Co Ltd | 突起電極及びその形成方法 |
JPH05144823A (ja) * | 1991-11-15 | 1993-06-11 | Tanaka Kikinzoku Kogyo Kk | 高密度バンプ形成方法 |
JP2833326B2 (ja) * | 1992-03-03 | 1998-12-09 | 松下電器産業株式会社 | 電子部品実装接続体およびその製造方法 |
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