JP3630777B2 - マルチチップ・モジュールの製造方法 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、導電路が埋め込まれている誘電性物質から成る成層を有するマルチチップ・モジュールを製造する方法に関する。
【０００２】
【従来の技術】
シリコンチップ中の論理回路が益々微細化するにつれて近年異なるチップ間に配線を形成するためには従来の印刷回路基板技術はその限界に達している。これは主としてレント（Ｒｅｎｔ）の法則により１チップ当りの接続端子（接続パッド）の数がゲート数と共に増えることに起因する（「ジーイーシー・ジャーナル・オブ・リサーチ（ＧＥＣ Ｊｏｕｒｎａｌ ｏｆ Ｒｅｓｅａｒｃｈ）」第７巻、１９８９年、第１号、第１６〜２７頁参照）。そのため印刷回路板上の導電路の幅を狭くしなければならない。さもなければ十分な数の導電路をチップに集められなくなるからである。しかし導電路の数が増えると導電路面の数も増えることになり、これは製造技術上困難な課題を与える。即ち面の数と共に基板のトポグラフィもたわみも増大し、リソグラフィによる結像品質を劣化させる。
【０００３】
これを回避するためいわゆるマルチチップ・モジュールが使用される。これはそれぞれ容器に入れられていない複数のチップから成るモジュールであり、それらはまとめて高い配線密度で基板上に配設されている。マルチチップ・モジュールでは従来の印刷回路板の技術を使用せずに、シリコン技術がその接合及び組立てに使用される。このようにして導電路の幅も約１００μｍから数μｍに減らすことが可能となった（「ジャーナル・オブ・ジ・エレクトロケミカル・ソサイエティ（Ｊｏｕｒｎａｌ ｏｆ ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ）」第１３７巻、１９９０年、第９６１〜９６６頁参照）。
【０００４】
マルチチップ・モジュールの接合及び組立て技術では一連の問題点、特に材料特性及び使用される誘電体の構造化可能性並びにトポグラフィ又は平坦化に関して注意しなければならない。それには導電路の高さと幅の割合を示すアスペクト比も含まれる。これまで知られている全てのマルチチップ・モジュールの組立てにおいてアスペクト比は１以下であり、即ち導電路は平坦に横たわって配設されている。
【０００５】
マルチチップ・モジュールの形成にベンゾシクロブテン（ＢＣＢ）をベースとする誘電体を使用することは既に公知である（「国内電子パッケージング及び製造に関する会議（ＮａｔｉｏｎａｌＥｌｅｃｔｒｏｎｉｃ Ｐａｃｋａｇｉｎｇａｎｄ Ｐｒｏｄｕｃｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ）」１９９０年６月１１〜１４日、於ボストン、議事録第６６７〜６７２頁参照）。この物質の利点は誘電率が低く（ＤＫ＜３）、従来のポリイミドに比べて乾燥（“硬化”）に際して収縮が極めて僅かなことである。低い誘電率はより薄い層、より短い導電路間隔及びより高い伝播速度を可能にし、一方その収縮の少ないことから良好な平坦化特性が得られる。しかし比較的高いアスペクト比を有する構造物はＢＣＢでは完全には平坦化され得ないので、比較的多数の層の場合非平坦性が高められ、これが再び極めて小さな導電路構造物を形成する際の焦点深度に問題を生じる。従ってこの公知の構造物はアスペクト比も低いものである（導電路幅２２μｍ、導電路の高さ２μｍ、ＢＣＢの層厚５．５μｍ）。またＢＣＢポリマーはシリコンを含んでいるため、その構造化は比較的困難である。即ちＢＣＢは酸素／フッ素プラズマ中のみでエッチング可能のものであり、そのため単なるシリコン含有レジストを使用できず、金属（銅）から成る補助エッチングマスクを必要とする。この銅製エッチングマスクはレジスト及び湿式エッチングにより構造化され、ＢＣＢによるエッチング後硝酸に溶解される。アルミニウムから成る導電路もレジスト及び湿式エッチングにより、即ち高いアスペクト比を許容しない方法で形成される。
【０００６】
マルチチップ・モジュールを形成する別の公知方法でも銅製導電路をレジスト及び湿式エッチングにより形成する（「工程及び材料に関するフォトポリマー原理についてのＳＰＥ会議（ＳＰＥ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｐｈｏｔｏｐｏｌｙｍｅｒ Ｐｒｉｎｃｉｐｌｅｓ − Ｐｒｏｃｅｓｓ ａｎｄ Ｍａｔｅｒｉａｌｓ）」１９９１年１０月２８〜３０日、於ニューヨーク、エレンヴィル、議事録第４０１〜４１６頁参照）。この場合アスペクト比が比較的低いにも拘らず（導電路幅１８μｍ、導電路の高さ５μｍ）特殊な平坦化技術が必要となる。即ち感光性ポリイミドを導電路上に施し、補助的リソグラフィ工程で導電路上のポリイミドを現像により除去可能ではあるが導電路間に残留させ、それにより非平坦性を回避することが必要である。次いでもう１つのポリイミド層により残留するトポグラフィを平坦化する。
【０００７】
更にもう１つの公知方法では同様に良好な平坦化が達成される（「第４１回電子コンポーネンツ及びテクノロジー会議（４１ｔｈ Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ ＆ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ）」１９９１年、議事録第７２７〜７３０頁参照）。この場合導電路構造物はフォトレジスト及びその下にある銅層の湿式エッチングにより形成される。これらの構造物上に更に高めた温度でポリイミドから成るプラスチック箔が銅製導電路を被包し、導電路間のトレンチ内に押しつけるようにして薄層化する。それにより確かに良好な平坦化は達成されるが、しかしこの方法は導電路の形状が低いアスペクト比を有している場合に限って使用でき、その場合導電路は機械的損傷を受ける大きな腐食面を示さないものである。
【０００８】
更にフォトレジストを基板上にスパッタリングされた薄いクロム−銅層上にフォトリソグラフィにより構造化し（「第３４回電子コンポーネンツ会議（３４ｔｈ Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ Ｃｏｎｆｅｒｅｎｃｅ）」１９８４年、議事録第８２〜８７頁参照）、このフォトレジストを導電路のめっき形成に際して側方を制限する役目をさせるもう１つの方法が公知である（準付加法）。レジストの剥離後薄いクロム−銅層はエッチングにより除去されるので、互いに電気的に絶縁された導電路が得られる。更にその上にポリイミド前駆体を誘電体として施し、これをリソグラフィにより接触孔の開口後熱処理によりポリイミドに移行させる。こうして適切なフォトレジストで原理的には確かにアスペクト比の高い導電路が形成されるが、しかし誘電体はこれらの導電路を極めて不十分にしか平坦化できないので、面から面へのトポグラフィに関する問題を一段と高めることになろう。従って形成される構造物は従って０．５のアスペクト比を有するに過ぎない。
【０００９】
準付加法によるもう１つの製造方法では作られた導電路は遠心分離でポリイミドで覆われる（「第８回国際電子パッケージ会議（８ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎｉｃｓ Ｐａｃｋａｇｉｎｇ Ｃｏｎｆｅｒｅｎｃｅ）」１９８８年１１月、議事録第１７４〜１８９頁参照）。しかし良好な平坦化を達成するにはその際得られた波形の層を機械的研磨により平滑化しなければならない。しかしこの方法は、平面研削で導電路上の誘電体の層厚を制御することが難しいので極めて煩雑なものとなる。その際ポリイミドを所々で研磨し過ぎた場合、それらの箇所で重なり合う導電路間にクロストークが生じ、即ちもはや制御し得ないインピーダンス、場合によっては短絡さえ来すことになる。
【００１０】
更にウェハ上に感光性ポリイミドによりトレンチ構造を形成し、次いでこれをめっき法により銅製導電路で満たしてマルチチップ・モジュールを製造するもう１つの方法が公知である（欧州特許第０１９０４９０号明細書参照）。この場合平坦化はほぼ９０％まで達成可能である。この措置法の欠点は銅をめっき法で析出する点にある。即ちこれは第一に薄い金属層をフォトリソグラフィにより構造化し、第二にポリイミド構造物をこの金属層に関して正確に調整し、第三に全ての導電路をウェハの縁にある５ｍｍの幅広の環状電極と接触化させることを前提とする点にある。接触化部は後に例えばレーザ切除による補助的加工工程で再び除去しなければならない。他の方法に比べてこの方法は導電路の構造化に補助的フォトリソグラフィ工程を必要とし、従って極めて経費を要する。
【００１１】
熱硬化可能の感光性ポリイミド前駆体を使用し、この前駆体上に一般にチタンから成る金属層及びその上に熱により硬化しない感光性ポリイミドを施すもう１つの方法も公知である（欧州特許出願公開第０２９０２２２号明細書参照）。感光性ポリイミドをマスクを介して露光して構造化し、更に現像し、それにより金属層を所々で露出させ、それらの箇所をエッチング溶液で除去する。こうして再びポリイミド前駆体から成る最下層が露出され、この層は次いで上方のポリイミド層に作用しない適当な溶剤で金属層とポリイミド層が若干突き出す程度に溶出される。例えば３２０℃の熱処理によりポリイミド前駆体は不溶性ポリイミドに移行させられる。その際上方のポリイミド層はなお可溶性のままである。エッチング溶液で改めて処理する際に突出している金属層部分はエッチング除去されるので、下方のポリイミド層は上方のポリイミド層からごく僅かに突出することになる。次にこの構造上に薄いクロム層を、またその後銅層をスパッタリングにより施し、上方の可溶性ポリイミド層をその上にある金属層と共にリフト・オフ処理により除去する。残留する比較的薄いクロム又は銅から成る金属層（これはトレンチの底面及び側壁だけを覆っている）は後に行われる銅の無電流析出のための種層として使われ、この金属層によりトレンチは完全に満たされる。こうして導電路が形成され、それらは上縁が誘電体で封止され、即ち平坦な面が形成される。その上に熱硬化性で感光性のポリイミド前駆体のもう１つの層を施し、この層を接触孔を露出するため露光して構造化し、次いで現像する。その後次の面を形成するために最初から上述の工程を繰り返す。従って面から面への良好な平坦化が得られるこの方法は比較的幅広の導電路を必要とする場合に適しているが、しかしアスペクト比の高い導電路の形成に適するものではない。
【００１２】
もう１つの方法では感光性ポリイミド前駆体を無電流の金属析出用触媒で前処理され粗面化された基板上に施す（国際特許出願公開第８８／０５２５２号明細書参照）。ポリイミド前駆体をマスクを介して露光して構造化し、引続き現像する。そのため触媒層が所々で露出され、それらの箇所に更に無電流の自触媒による金属（銅、ニッケル又は金）の析出が行われる。この方法でも比較的幅広の導電路を作る場合面から面への上載せの良好な平坦化が達成可能である。しかしこの方法もアスペクト比の高い導電路の形成にはやはり適していない。
【００１３】
≧１のアスペクト比（例えば１．５）を有する導電路を構成する場合、導電路は幅の狭い方の面を下にして配置されるので、同じ断面積で、即ち同じ周波数依存抵抗でより緊密に詰め込まれ、接続パッドをチップ面に比較的緊密に充填することを可能にし、導電路面の数が削減されることになる。このことは導電路を（従ってパルスの走行時間も）短縮しかねないことになる。従ってチップの寸法が小型化するにつれてパルスの遅延時間も短縮され、そのため電気信号の擾乱を来しかねない規模の走行時間となるので問題である。
【００１４】
更に導電路面はドライバの出力抵抗（チップ出力）からか或は接合技術における多層系の形状から生じる一定の波動インピーダンスを得られなければならない。１以上のアスペクト比と約５〜１０μｍまでの幅を有する導電路を作ることを可能にする接合及び構成技術は従来公知の方法に比べて決定的な利点をもたらすものとなろう。しかし導電路のアスペクト比が高まれば多数の面ではトポグラフィが焦点に関する間隙よりもすぐに高くなるので、平坦化に関しても高度の要件が設定されることになる。従って上記形式の接合及び形成方法は、幅の狭い面を下にしている導電路をも良好に平坦化することができるものでなければならない。更に導電路間にある誘電体は低い誘電率を有していなければならない。それというのもクロストークを来すことなく導電路を緊密に充填することができる場合に限ってアスペクト比が高いことが有利であるからである。
【００１５】
【発明が解決しようとする課題】
本発明は、導電路が埋め込まれている誘電性物質からなる成層を有しかつ≧１のアスペクト比を有する導電路を作ることを可能にするマルチチップ・モジュールの接合及び組立て技術を提供することを課題とする。
【００１６】
【課題を解決するための手段】
この課題は本発明により、誘電性物質として≦３の誘電率を有する温度安定で塩基耐性のポリマーを使用し、これを非導電性基板上に施し、導電路の無電流による自触媒形成のための縁部境界としてこれを使用し、誘電性物質に有機溶剤に可溶の物質から成る層（リフト・オフ層）を備え、誘電性物質及びリフト・オフ層を唯一回のリソグラフィ工程で構造化し、その際直接又は間接的に構造化を行い、誘電性物質中にアスペクト比≧１のトレンチを形成し、誘電性物質又はリフト・オフ層上に蒸着により指向的に金属種層を施し、リフト・オフ層を有機溶剤で除去し、トレンチ内に無電流の金属析出により導電路を形成してマルチチップ・モジュールを製造することにより解決される。
【００１７】
本発明方法においては適当な基板、例えばシリコンウェハ又は金属被覆及び更にその上に誘電体を有するセラミックス基板上に、付加技術により狭い面を下にしている導電路又はほぼ正方形に近い横断面を有する導電路を上乗せする。これらの導電路は無電流の金属析出により形成され、それにはそれ自体は公知の自触媒浴を使用し、許容し得る析出率を有する延性の良好な金属例えば銅製の導電路を作る。その際同時に複数のマルチチップ・モジュール基板を、ポンプ循環で自動的に後から配量される析出浴中に浸漬してもよい。
【００１８】
導電路及び場合によっては接触孔も無電流による成長の幅を制限するには、側方境界として光構造化された誘電体を使用する。それには以下に記載する措置がとられる。
１．誘電体を直接又は間接に構造化し、その際誘電体中のトレンチに導電路幅を前もって与える。
２．この誘電体上に可溶性の、即ちリフト・オフ可能の層があり、これが誘電層と同じ構造物を有しているようにする。これらの２つの重なり合う層を唯一回の工程で同時にフォトリソグラフィにより構造化する（これは処理法上極めて有利である）。
３．リフト・オフ層及び誘電体の構造化後（その上にある層と共に）基板に異方性で、即ち指向的に、即ち上から垂直に薄い種層、例えば蒸着により作られるパラジウム層を備える。
４．リフト・オフ処理により誘電体上にある層をその上にある種層と共に除去する。
【００１９】
リフト・オフ処理に関しては構造物の側壁が軽く突出していると側壁が種層で覆われるのを回避できるので有利である。従って無電流の金属析出のために種層が誘電体中に露出しているトレンチの底面だけに存在することが保証される。また一方では導電路を下から成長させることができ、しかも上方部分では導電路が側方から成長してそこに空洞を生じる危険がないことも保障される。導電路のアスペクト比を≧１としなければならないので、専らトレンチの底面上だけに芽晶させることが特に重要である。即ち誘電体の上縁ができた時点に導電路の無電流による形成を中止すれば、簡単な方法で良好に導電路を平坦化することができる。
【００２０】
一つの面を次の層に対して絶縁分離するには上述の方法で形成された構造物上に誘電体のもう１つの層を施し、次いで相応の方法で接触孔を開ける。しかし接触孔を形成するには、接触孔がその下にある銅層上で終わることから、種層が省略できるので、リフト・オフ可能の層は必要でなくなる。誘電体の上方層により導電路面の残りの小さな非平坦性が相殺されるので、マルチチップ・モジュール面を完成後再びトポグラフィのない平滑な表面から始めることができる。
【００２１】
無電流の金属析出特に銅の析出を可能にするために、誘電体は強アルカリ性浴に耐性を有するものでなければならない（析出条件はそのときの層厚により７０℃、ｐＨ１２で数時間まで）。誘電体の主要成分をアルカリ溶液に浸して洗浄することは浴の安定性及び層特性に悪影響を及ぼしかねない。更に誘電体は下方の面に対し良好な接着性を有していなければならない。というのは接着性が悪いとイオンが個々の層間の亀裂内に侵入し、後に部材に腐食を来すことになるからである。亀裂を作る応力の発生を回避するには、誘電体の熱膨張係数ができるだけ基板に適合していなければならない。これに対して多層構造の際に回避し得えない応力の発生で亀裂を生じないようにするには、誘電体の延性ができるだけ大きくなければならない。
【００２２】
基板は一般に金属及び誘電体で被覆されたシリコンウェハである。このシリコンウェハの代わりにセラミックス、複合材料又はガラスから成る平板も使用することができる。基板としてはその外に誘電体を備えている平坦な金属板も使用できる。≦３の誘電率を有する温度安定で塩基耐性のポリマーの誘電性材料としては特にポリベンズオキサゾール及びポリイミドを使用する。しかしポリフェニルキノクザリン、ポリエーテル及びポリベンゾシクロブテン並びに相応する特性を有する他のポリマー材料も使用できる。
【００２３】
本発明方法では導電路用金属は水性の金属塩溶液、好適には銅塩溶液から析出させると有利である。金属としては例えばニッケル及び金も使用できる。金属種層は蒸着により被着可能のパラジウムから成ると有利である。その外に種層は例えば銀から成っていてもよい。種層を施す前に好適にはクロムから成るもう１つの薄い接着層を施すと有利である。しかし接着層は例えばニオブから成っていてもよい。種層の接着性及び導電路の接着性は種層の金属をクラスター装置内で蒸着することにより改善することができる。
【００２４】
誘電体とリフト・オフ層の同時構造化は直接又は間接法で行われる。直接構造化には誘電性材料及びリフト・オフ層の材料が感光性である必要がある。間接的構造化ではリフト・オフ層の材料としてシリコンを含有しているか又はシリル化可能のフォトレジストを使用し、酸素プラズマ中でのエッチング処理が行われる。この場合レジストは次の構造化すべき面のエッチングストップ層としての作用もする。
【００２５】
本発明方法では構造化は主として次に記載する方法で行われるが、それらはプロセスの良好な許容誤差における最善の解決法を提供する。
【００２６】
（１）ポジレジスト処理による間接的構造化法
この方法ではシリコンを含有するか或はシリル化可能のフォトレジスト、リフト・オフ可能の中間層及びシリコン不含の有機性誘電体から成る三層系をマスクを介して露光し、次いでこのレジストを現像並びに場合によっては気相又は溶液からシリル化し、レジスト構造物を酸素による反応性イオンエッチング（Ｏ_２／ＲＩＥ）により中間層及び誘電体中に転写させる。その後種層を施し、フォトレジスト並びに中間層を誘電体に作用しない溶剤で除去する。
【００２７】
（２）ネガレジスト処理による間接的構造化法
この方法ではシリル化可能のＴＳＩ（Ｔｏｐ Ｓｕｒｆａｃｅ Ｉｍａｇｉｎｇ）レジスト及びシリコン不含の有機性誘電体から成る二層系をマスクを介して露光し、次いでこのレジストを場合によっては気相又は溶液からシリル化し、レジスト構造物をＯ_２／ＲＩＥによる両層の乾式現像により誘電体中に転写させる。その後種層を施し、ＴＳＩレジストを誘電体に作用しない溶剤で除去する。
【００２８】
（３）直接的構造化法
この方法では露光で褪食するフォトレジスト（例えば標準ポジレジスト）及び直接構造化可能の誘電体（例えば光活性成分としてジアゾナフトキノンを有するポリベンズオキサゾール前駆体）から成る二層系をマスクを介して露光し、次いでこれらの両層を例えばアルカリ性現像剤で現像する。その後種層を施し、誘電体には作用しない溶剤でフォトレジストを除去する。引続き誘電体を更に熱処理する。
【００２９】
しかし構造化はまたフォトレジスト、蒸着又はスパッタリングによる（例えばアルミニウムから成る）金属層及びシリコン不含の有機性誘電体から成る三層系をマスクを介して露光し、次いでレジストを現像し、金属を（湿式化学により又はハロゲンプラズマ中で）エッチングする。引続き金属中の構造物をＯ_２／ＲＩＥにより誘電体中に転写させ、その際フォトレジストを完全に灰化する。その後種層を施し、金属を適当な酸又は塩基により除去する。構造化のもう１つの方法では、フォトレジスト及び有機性誘電体から成る二層系をエキシマレーザによりマスクを介して露光し、それにより両層の露光された箇所を除去する。その後更に種層を施し、フォトレジストを溶剤で除去する。
【００３０】
上述の構造化法により接触孔も問題なく最上面から最下面まで層状に形成することができる。即ち各々の新しい層は良好に平坦化された基層上に施され、下方の接触孔における反射は問題にならないからである。このことは他の構造化法の場合必ずしも該当しない。むしろしばしば接触孔は、トポグラフィを減少させ反射を回避するために、複数の面を介して段状（いわゆる“ｓｔａｉｒ−ｓｔｅｐｐｅｄ−ｖｉａ’ｓ”）に配設されている。しかしこの処置は接触孔のためにかなりの所要面積を必要とする。
【００３１】
【実施例】
本発明をそれぞれ導電路のアスペクト比１．５を有する２層から成るマルチチップ・モジュールの実施例及び図面に基づき以下に詳述する。
【００３２】
図１は上記の構造化法（２）の以下の工程ａ）〜ｎ）を説明するものである。
ａ）非導電性基板上に誘電体を遠心塗布し、乾燥しかつ熱処理する工程。
ｂ）誘電体上にシリル化可能のＴＳＩレジストを施し、乾燥する工程。
ｃ）導電路を形成するためにレジストをマスクを介して露光する工程。
ｄ）レジストをシリル化し、乾燥する工程。
ｅ）レジスト構造物をＯ_２／ＲＩＥによる乾式現像で誘電体に移行する工程。
ｆ）構造化された表面上に種層を施す工程。
ｇ）レジストをリフト・オフ法で除去する工程。
ｈ）無電流の金属析出により導電路を作る工程。
ｉ）平坦な表面上に誘電体を施し、乾燥する工程。
ｊ）誘電体上にシリル化可能のＴＳＩレジストを施し、乾燥する工程。
ｋ）スルーホールを作るためにレジストをマスクを介して露光する工程。
ｌ）レジストをシリル化し、乾燥する工程。
ｍ）レジスト構造物をＯ_２／ＲＩＥ法により乾式現像して誘電体中に移行し、熱処理する工程。
ｎ）無電流の金属析出によりスルーホールを作る工程。
【００３３】
例 １
全面的に厚さ５μｍの銅層を備えている４インチシリコンウェハ上にポリイミド前駆体を誘電体として遠心塗布し、１００℃で乾燥し、窒素雰囲気下に３５０℃で熱処理する（層厚９μｍ）。次いで厚さ０．２μｍの二酸化シリコン層をエッチングストップ層としてスッパタリングする。こうして用意されたシリコンウェハは基板として使用される。シリコンウェハの代わりにセラミックス又はガラス層も基板として使用することができるが、しかしシリコンウェハは比較的良好な平坦性を有し、シリコン技術で一般的な処理装置により保持及び搬送できるという利点を有する。
【００３４】
基板上にポリベンズオキサゾール前駆体（これに関しては欧州特許出願公開第０２９１７７８号及び同第０２９１７７９号明細書参照）を遠心塗布し、１００℃で乾燥し、窒素雰囲気下に３５０℃で熱処理する。熱処理により前駆体を塩基耐性の誘電体として作用するポリベンズオキサゾール（ＰＢＯ）に移行させる。この物質は２．８の誘電率を有し、層厚は９μｍである。この誘電体上にポリグルタルイミドをベースとする市販のレジストを遠心塗布し、１８０℃で乾燥後厚さ０．５μｍのリフト・オフ可能の層が得られる。この層上に厚さ０．８μｍの無水物基含有ポリマーをベースとするシリル化可能なレジスト層を遠心塗布し（これに関しては「エス・ピー・アイ・イー・プロシーディングス（ＳＰＩＥ Ｐｒｏｃｅｅｄｉｎｇｓ）」、第１２６２巻（１９９０年）、第５２８〜５３７頁参照）、更に１００℃で乾燥し、マスクを介して６μｍの幅広の導電路構造物（この構造物はマスク上で明色）を８０ｍＪ／ｃｍ^２で露光し（ズュース（Ｓｕｅｓｓ ＫＧ）社の３５０ｎｍのマスク「Ａｌｉｇｎｅｒ ＭＡ５６」上で測定）、水性アルカリ性現像剤（東京オーカ社製の「ＮＭＤ−Ｗ」２．３８％）中で２分間室温で現像した。こうして形成されたレジスト構造物を室温で３分間オリゴマーのジアミノシロキサンの水性アルコール溶液中でシリル化（これに関しては「エス・ピー・アイ・イー・プロシーディングス（ＳＰＩＥ Ｐｒｏｃｅｅｄｉｎｇｓ）」第１２６２巻（１９９０年）、第５２８〜５３７頁参照）すると、層厚０．９μｍに成長し、更にプラズマエッチング装置（エム・アール・シー（ＭＲＣ）社製「ＭＩＥ７２０」）により１５分間リフト・オフ層を通してＰＢＯ層に転写させた（Ｏ_２流量２０ｓｃｃｍ、出力０．８ｋＷ、圧力１．５ｍトル）。その際約３００ｎｍのアンダーエッチングを生じた。引続き構造化されたＰＢＯ層を有する基板に蒸着装置（バルツァー（Ｂａｌｚｅｒ）社製の「ＵＨＶ／ＭＵ５００」）内でクロムから成る極めて薄い（約３ｎｍ）接着層及び厚さ２０ｎｍのパラジウム層を蒸着し、更に超音波浴中でレジスト及びリフト・オフ層を除去した。無電流の銅浴（銅−ＥＤＴＡ錯体（ＥＤＴＡ＝エチレンジアミンテトラ酢酸）、ホルムアルデヒド及び水酸化ナトリウム、ｐＨ１２）中でＰＢＯトレンチ内に７０℃で４時間以内で銅製導電路を形成する。これはＰＢＯ層の上縁で正確に０．５μｍとなる。
【００３５】
構造化されたＣｕ／ＰＢＯ層上にポリペンズオキサゾール前駆体の第２の層を遠心塗布し、上述のようにして乾燥し、熱処理する。その際得られた第２のＰＢＯ層（層厚９μｍ）上に上述のようにしてシリル化可能の０．８μｍ厚のレジスト層を施し、乾燥並びに接触孔構造物を有するマスクを介して露光し、次いで現像する。その後得られた孔構造物を上述のようにしてシリル化（層の成長０．９μｍ）し、次いでＰＢＯ層内に移行させ、その際その下にある銅層に対するエッチング工程を終了する。エッチング後に残留するレジスト層を３５０℃の温度で熱処理した後この層は完全に不溶性となり、従って露出された接触孔上の表面の酸化銅膜を除去する酸性エッチング溶液及び接触孔を無電流で銅で満たす浴剤により腐食されることはない。
【００３６】
接触孔を銅で満たした後第１の面の形成が終了し、次の層のためのＰＢＯ層の被着及び構造化のプロセスが繰り返される。この層を酸素プラズマ中でエッチングする際その下にある熱処理されたレジスト層はエッチングストップ層として作用する。接触孔が第２の面から第１の面に通じる箇所では先行する構造化の際にシリコン含有レジスト層が露出されているので、両面間の金属の接合は保証される。
【００３７】
例 ２
例１に相応する基板上にそこに記載したようにして誘電体となる厚さ９μｍのＰＢＯ層を形成する。この誘電体上に無水物基含有ポリマーをベースとするシリル化可能の厚さ９μｍのトップレジスト層を施し（これに関しては「マイクロエレクトロニク・エンジニアリング（Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｉｎｇ）」第２０巻、（１９９３年）、第３０５〜３１９頁参照）、次いで適当な方法で乾燥し、導電路構造物（これらの構造物はマスク上で暗色）を有するマスクを介して２００ｍＪ／ｃｍ^２で露光する。その後上述のようにして２分間室温でシリル化（層の成長０．９μｍ）し、次いでその際得られた導電路構造物をプラズマエッチング（Ｏ_２流量６０ｓｃｃｍ、出力０．９ｋＷ、圧力３ｍトル）により１０分間レジスト層を通してＰＢＯ層内に転写させる。その際約３００ｎｍのアンダーエッチングが行われる。引続き上述のようにして構造化されたＰＢＯ層を有する基板にクロム及びパラジウムから成る接着層を蒸着し、レジストを除去し、ＰＢＯトレンチ内に銅の無電流析出により銅製導電路を形成する。
【００３８】
この構造化されたＣｕ／ＰＢＯ層上に、例１に記載するようにして第２のＰＢＯ層を作る（層厚９μｍ）。このＰＢＯ層上に厚さ１．２μｍのシリル化可能のトップレジスト層を施し、前述のようにして乾燥し、接触孔構造物を有するマスクを介して露光し、シリル化する（層の成長０．９μｍ）。その際得られた構造物を前述のようにしてＰＢＯ層内に転写させ、その際その下にある銅層に対するエッチング工程を終了する。エッチング後に残留するシリル化されたトップレジスト層を熱処理することによりこの層は完全に不溶性となる。接触孔を銅で充填した後適当な方法で更に例１のようにして処理する。
【００３９】
例 ３
例１に相応する基板上にポリベンズオキサゾール前駆体（これに関しては欧州特許出願公開第０２９１７７８号及び第０２９１７７９号明細書参照）及びＮメチルピロリドン中のビスフェノールＡ及びジアゾナフトキノン−５−スルホン酸（感光性成分として）から成るジエステルの溶液の形でレジスト溶液を遠心塗布し、１１０℃で乾燥する。誘電体用前駆体として使用されるこのレジスト上に補助レジストとして作用するもう１つのレジスト溶液を、ベンジルアルコール及び乳酸エステルから成る混合物中の市販のクレゾールノボラック及びビスフェノールＡ及びジアゾナフトキノン−５−スルホン酸（感光性成分として）から成るジエステルの溶液の形で施し、１００℃で乾燥する。これら２つの重なり合っているレジストを、例１に記載されているようにして８μｍの幅広の導電路構造物（これらの構造物はマスク上で明色）をマスクを介して３５０ｍＪ／ｃｍ^２で露光し、３分間室温で現像する（現像剤ＮＭＤ−Ｗ２．１４％、水と１：１の割合で希釈したもの）。その際下方のレジスト（若干塩基に可溶性である）をより強く現像すると、約５００ｎｍのアンダーエッチングができる。引続き構造化されたレジスト層を有する基板に例１に記載されているようにしてクロムから成る接着層及びパラジウム層を蒸着し、上方のレジストをイソプロパノールで除去する。更にＰＢＯ前駆体である下方のレジストを３５０℃で窒素雰囲気下に熱処理し、こうしてこの前駆体を塩基耐性のポリベンズオキサゾールに移行させる（層厚９μｍ、誘電率２．９）。基板を２０秒間例１に記載されているようにして酸素プラズマ中で処理した後表面的に酸化されたパラジウムを水性還元剤溶液で処理し、更に例１のようにしてＰＢＯトレンチ内に銅製導電路を形成し、ＰＢＯ層の上縁と共に正確に０．５μｍの厚さとする。
【００４０】
構造化されたＣｕ／ＰＢＯ層上にＰＢＯ前駆体及び感光性成分から成る上記のレジストの第２層を遠心塗布し、１１０℃で乾燥する。次に接触孔構造物を有するマスクを介して前述のようにして３００ｍＪ／ｃｍ^２で露光し、２分間室温で現像する。現像工程はその下にある銅層で停止する。引続きレジストを３５０℃で窒素雰囲気下に熱処理し、その際ポリベンズオキサゾールが形成される（層厚９μｍ）。露出された接触孔上の表面的な酸化銅膜を酸性エッチング溶液により除去し、次いで上述のようにして接触孔に無電流の金属析出により銅を充填する。
【００４１】
接触孔を銅で充填後第１の面の製造を終了し、この工程を次の面の被着及び構造化のために繰り返す。これらの層の現像の際下方の熱処理されかつアルカリに不溶性のＰＢＯ層はストップ層として使用される。接触孔が第２の面から第１の面へ通じる箇所には現像後下方の銅層が露出し、そのため両面間の金属的接続が保証される。
【図面の簡単な説明】
【図１】ａ）〜ｎ）は本発明方法によるマルチチップ・モジュールの製造工程を説明する概略断面図。

Claims (8)

1. 導電路が埋め込まれている誘電性物質から成る成層を有するマルチチップ・モジュールの製造方法において、
   １）誘電性物質として≦３の誘電率を有し、温度安定性でかつ耐塩基性のポリベンズオキサゾール、ポリイミド、ポリフェニルキノクザリン、ポリエーテル、ポロベンゾシクロブテン又は相応する特性を持つポリマーを使用し、これを非導電性基板上に施し、
   ２）誘電性物質上に、有機溶剤に可溶の物質から成る層（リフト・オフ層）を設け、
   ３）誘電性物質及びリフト・オフ層を唯一回のリソグラフィ工程で、誘電性物質中にアスペクト比≧１のトレンチが生ずるように構造化し、
   ４）誘電性物質又はリフト・オフ層上に蒸着により指向的に金属種層を施し、
   ５）リフト・オフ層を有機溶剤で除去し、
   ６）トレンチ内に無電流の金属析出により導電路を形成し、その際前記工程３）で残留した誘電物質を、導電路の無電流かつ自触反応的な形成のために用いる
   ことを特徴とするマルチチップ・モジュールの製造方法。
2. 誘電性物質及びリフト・オフ層の材料が共に感光性であり、該両材料のリソグラフィ処理により誘電性物質及びリフト・オフ層を直接的に構造化することを特徴とする請求項１記載の方法。
3. リフト・オフ層の材料としてシリコンを含むか又はシリル化可能なフォトレジストを使用し、該レジストのリソグラフィ処理後、レジストをマスクとして用いて誘電物質を酸素プラズマ中でのエッチングにより構造化することを特徴とする請求項１記載の方法。
4. 種層がパラジウムから成ることを特徴とする請求項１ないし３の１つに記載の方法。
5. 種層の形成前にクロムから成る薄い接着層を施すことを特徴とする請求項１ないし４の１つに記載の方法。
6. トレンチ中に銅塩水溶液から金属を析出することを特徴とする請求項１ないし５の１つに記載の方法。
7. 基板として薄い金属層及び誘電体の薄層を備えるシリコンウェハを使用することを特徴とする請求項１ないし６の１つに記載の方法。
8. 前記導電路をスルーホールとして用いることを特徴とする請求項１ないし７の１つに記載の方法。

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