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DE10250538B4 - Elektronisches Bauteil als Multichipmodul und Verfahren zu dessen Herstellung - Google Patents

Elektronisches Bauteil als Multichipmodul und Verfahren zu dessen Herstellung Download PDF

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DE10250538B4
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DE
Germany
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circuit carrier
semiconductor chips
electronic component
rewiring
circuit
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Bernd Goller
Robert-Christian Hagen
Christian Stümpfl
Stefan Wein
Holger Wörner
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Abstract

Elektronisches Bauteil, das nachfolgende Merkmale aufweist:
– zwei oder mehr Halbleiterchips (2, 3) mit Kontaktflächen (4) auf ihren aktiven Oberseiten (5, 6),
– einen Schaltungsträger (7), wobei die Halbleiterchips (2, 3) in einer Kunststoffplatte des Schaltungsträgers (7) derart integriert sind, dass die Halbleiterchips in der Kunststoffplatte eingebettet sind, und dass eine Bestückungsseite (8) des Schaltungsträgers (7) und aktive Oberseiten (5, 6) der Halbleiterchips (2, 3) bündig sind und eine gemeinsame Feinverdrahtungsebene (9) aufweisen, wobei die Feinverdrahtungsebene (9) im Randbereich (10) des Schaltungsträgers (7) Kontaktanschlußflächen (11) und Dünnfilmleiterbahnen aufweist,
– ein Umverdrahtungssubstrat (12), wobei eine Unterseite des Schaltungsträgers auf einer Oberseite des Umverdrahtungssubstrats angeordnet ist und die Oberseite des Umverdrahtungssubstrats einen Randbereich (14) aufweist, der nicht von dem Schaltungsträger (7) bedeckt ist und der Bondflächen (15) aufweist,
– Bonddrahtverbindungen (16), die zwischen den Kontaktanschlußflächen (11) des Schaltungsträgers (7) und den Bondflächen (15) des Umverdrahtungssubstrats (12) angeordnet sind,...

Description

  • Die Erfindung betrifft ein elektronisches Bauteil als Multichipmodul, einen Schaltungsträger, der in dem elektronischen Bauteil angeordnet ist und einen Nutzen, der mehrere Schaltungsträgerpositionen aufweist sowie ein Verfahren zur Herstellung des elektronischen Bauteils.
  • Solche elektronischen Bauteile sind beispielsweise aus der DE 691 32 819 T2 bzw. aus der DE 198 47 175 A1 bekannt.
  • Der zunehmenden Miniaturisierung von integrierten Schaltungen stehen die erforderlichen Dimensionen von passiven Bauelementen, wie Spulen und Kondensatoren, entgegen, da sie eine verhältnismäßig große Halbleiterchipfläche beanspruchen. Außerdem sind durch die Forderung, Kontaktflächen auf den Chips entweder in ihren Randbereichen oder in jeweils einem zentralen Bereich anzuordnen, Designvarianten und Designfreiheitsgrade erheblich eingeschränkt. Beim Zusammenführen von mehreren Halbleiterchips zu einem Modulbaustein ist das Chipdesign aufgrund dieser Forderung äußerst komplex. Sollen zwei Halbleiterchips untereinander verdrahtet werden, so ist es schwierig bis unmöglich, ihre Chipdesigns exakt aufeinander abzustimmen, zumal wenn die Halbleiterchips von unterschiedlichen Zulieferern stammen. Darüber hinaus sind häufig mehrere Kontaktflächen für die Versorgung von Halbleiterchips vorzusehen, wozu zusätzliche Halbleiterchipfläche erforderlich wird. Diese Nachteile werden auch nicht durch ein aus der Druckschrift US 5,556,812 A bekanntes Verfahren zur Herstellung eines Multichipmoduls überwunden.
  • Aufgabe der Erfindung ist es, ein elektronisches Bauteil zu schaffen, das eine weitergehende Miniaturisierung der aktiven Oberseite von Halbleiterchips zulässt. Gelöst wird diese Aufgabe mit dem Gegenstand der unabhängigen Ansprüche. Weitere vorteilhafte Ausführungsformen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Gelöst wird diese Aufgabe durch ein elektronisches Bauteil, das zwei oder mehr Halbleiterchips mit Kontaktflächen auf ihren aktiven Oberseiten aufweist. Diese Halbleiterchips sind in einen Schaltungsträger derart integriert, dass eine Bestückungsseite des Schaltungsträgers und die aktiven Oberseiten der Halbleiterchips bündig sind und eine gemeinsame Feinverdrahtungsebene aufweisen. Diese Feinverdrahtungsebene weist derart feine Leiterbahnen auf, dass die Kontaktflächen auf der aktiven Oberseite des Halbleiterchips in ihrem Flächenbedarf vermindert werden können. Ferner ermöglicht die gemeinsame Feinverdrahtungsebene, dass flächenintensive passive Bauelemente, wie Spulen, Kondensatoren, Kammfilter und andere flächenintensive Bauelemente von der aktiven Oberseite des Halbleiterchips in die gemeinsame Feinverdrahtungsebene verlegt werden können.
  • Im Randbereich des Schaltungsträgers weist die Feinverdrahtungsebene Kontaktanschlußflächen auf, die über Bondverbindungen mit Bondflächen eines den Schaltungsträger tragenden Umverdrahtungssubstrats verbunden sind. Dazu weist das Umverdrahtungssubstrat einen Randbereich auf, der nicht von dem Schaltungsträger bedeckt ist. Auf diesem Randbereich sind Bondflächen des Umverdrahtungssubstrats angeordnet.
  • Da die Kontaktflächen der Halbleiterchips nur noch in der Feinverdrahtungsebene mit Leiterbahnen verbunden sind und keine Flächen für flächenintensive Bondverbindungen aufweisen, können diese Kontaktflächen wesentlich kleiner als die Kontaktanschlußflächen auf dem Schaltungsträger und auch kleiner als die Bondflächen auf dem Umverdrahtungssubstrat ausgebildet sein. Somit können die Kontaktflächen der Halbleiterchips nicht nur verkleinert werden, sondern sie müssen auch nicht mehr auf den Randbereich und/oder auf einen zentralen Bondkanal auf der aktiven Oberseite eines Halbleiterchips begrenzt werden. Vielmehr ist es nun möglich, der Designentwicklung größere Freiheiten für eine Anordnung von Kontaktflächen einzuräumen. Dem Schaltungsdesign steht somit die gesamte Oberfläche des Halbleiterchips für ein beliebiges Anordnen von miniaturisierten Kontaktflächen zur Verfügung.
  • Auf dem Umverdrahtungssubstrat ist ein Gehäuse angeordnet, in das die Komponenten auf dem Umverdrahtungssubstrat, wie Bonddrähte, Schaltungsträger mit Feinverdrahtungsebene und eingebetteten Halbleiterchips verpackt sind. Die Unterseite des Umverdrahtungssubstrats bildet gleichzeitig eine Außenseite des elektronischen Bauteils und weist auf dieser Unterseite verteilte Außenkontakte des elektronischen Bauteils auf.
  • Die Halbleiterchips können unterschiedliche Größen in Bezug auf ihre Dicke und ihre aktiven Oberflächen, sowie unterschiedliche integrierte Schaltungen aufweisen. Die Unterschiede in der Dicke können durch das Schaltungsträgermaterial nivelliert werden, wobei lediglich die aktiven Oberseiten der Halbleiterchips der Oberseite des Schaltungsträger bündig anzupassen sind, um eine Voraussetzung für eine gemeinsame Feinverdrahtungsebene zu schaffen.
  • Die gemeinsame Feinverdrahtungsebene kann elektrische Leiterbahnen zwischen Kontaktflächen der zwei oder mehr Halbleiterchips aufweisen. Damit können die Halbleiterchips untereinander über die Feinverdrahtungsebene miteinander verdrahtet sein.
  • Darüber hinaus kann die gemeinsame Feinverdrahtungsebene elektrische Leiterbahnen zwischen Kontaktflächen der Halbleiterchips und Kontaktanschlußflächen im Randbereich des Schaltungsträgers aufweisen. Dabei kommt es nicht darauf an, dass die Kontaktflächen der Halbleiterchips lediglich im Randbereich oder in einem zentralen Bondbereich der Halbleiterchips angeordnet sind, sondern sie können beliebig auf der Oberfläche des Halbleiterchips verteilt werden und dennoch über die Feinverdrahtungsebene mit flächenintensiven Bondverbindungen über die Kontaktanschlußflächen des Schaltungsträgers in Verbindung stehen.
  • Die Feinverdrahtungsebene weist Dünnfilmleiter auf, die sich durch ihre geringe Dicke von einigen Hundert Nanometern und ihre geringe Breite, die ebenfalls im Submikrometerbereich liegen kann, auszeichnen. Damit ist es möglich, auch auf den Halbleiterchips nur Kontaktflächen von entsprechend miniaturisierten Außenmaßen vorzusehen.
  • Darüber hinaus kann die Feinverdrahtungsebene mit passiven diskreten elektronischen Bauelementen bestückt sein. Derartige diskrete Bauelemente können Widerstände, Kondensatoren oder Spulen aufweisen, deren Elektroden über die Feinverdrahtungsebene mit Elektroden der Bauelemente der integrierten Schaltung der Halbleiterchips verbunden sein können. Insbesondere können Spulen auf die Bestückungsseite des Schaltungsträgers aufgebracht werden, die nicht nur den Halblei terchip bedecken, sondern größer als die aktive Oberseite des Halbleiterchips sind. Derartige Spulen können in vorteilhaf ter Weise annähernd zur Hälfte auf dem Halbleiterchip und annähernd zur Hälfte auf dem Schaltungsträger angeordnet sein.
  • Weiterhin kann die Feinverdrahtungsebene Dünnfilmbauelemente, insbesondere elektrische Widerstände, Kammfilter, induktive Bauelemente und/oder kapazitive Bauelemente aufweisen. Derartige Bauelemente können unmittelbar mit der Feinverdrahtung in der Feinverdrahtungsebene realisiert werden. Dazu weisen elektrische Widerstände in Mäanderform angeordnete Feinverdrahtungsleiterbahnen auf, während induktive Bauelemente spiralförmig oder schneckenhausförmig angeordnete Feinverdrahtungsleiterbahnen aufweisen. Dieses hat den Vorteil, dass der Anteil an Bestückungsbauteilen auf dem Schaltungsträger vermindert werden kann. Darüber hinaus können größere Widerstandswerte oder größere Induktivitäten oder Kapazitäten erreicht werden, als sie auf den aktiven Oberseiten der Halbleiterchips möglich sind.
  • Das Umverdrahtungssubstrat trägt nicht nur den Schaltungsträger auf seiner Oberseite und die Außenkontakte des elektronischen Bauteils auf seiner Unterseite, sondern weist neben den Bondflächen Umverdrahtungsleitungen und Durchkontakte auf, die Bondflächen mit Außenkontaktflächen verbinden. Auf den Außenkontaktflächen können Außenkontakte des elektronischen Bauteils angeordnet sein Trotz des Schaltungsträgers ist ein zusätzliches Umverdrahtungssubstrat für dieses elektronische Bauteil vorgesehen, um grobe Verdrahtungsebenen, das heißt Umverdrahtungsleitungen mit Querschnitten, die dem Querschnitt der Bonddrähte entsprechen, zur Verfügung zu stellen. Der Querschnitt dieser Leitungen unterscheidet sich von der Feinverdrahtungsstruktur um etwa eine Größenordnung.
  • Die Erfindung bezieht sich ferner auf einen Nutzen mit mehreren Schaltungsträgerpositionen, wobei jede Schaltungsträgerposition einen Schaltungsträger für das elektronische Bauteil aufweist. Die Schaltungsträgerpositionen in dem Nutzen sind in Zeilen und Spalten angeordnet, wobei der Nutzen in Form und Größe einem Halbleiterwafer entspricht. Das hat den Vorteil, dass Feinverdrahtungsstrukturen, wie sie bei der Herstellung von Halbleiterchips auf Halbleiterwafern möglich sind, auch für die gemeinsame Feinverdrahtungsebene anwendbar sind. Dabei werden auf dem Nutzen nicht nur ein Schaltungsträger, sondern mehrere Schaltungsträger gleichzeitig mit Feinverdrahtungsstrukturen versehen. Ein derartiger Nutzen aus Schaltungsträgerpositionen kann anschließend in vorteilhafter Weise in einzelne Schaltungsträger für elektronische Bauteile getrennt werden.
  • Ein Verfahren zur Herstellung eines elektronischen Bauteils mit mehreren Halbleiterchips, die in einem gemeinsamen Schaltungsträger eingebettet sind, arbeitet mit zwei unterschiedlichen Nutzen. Einerseits mit einem ersten Nutzen, der mehrere Schaltungsträgerpositionen aufweist, und einem zweiten Nutzen, der mehrere Bauteilpositionen aufweist und auf einer Umverdrahtungsplatte mit mehreren Umverdrahtungssubstraten angeordnet ist.
  • Zunächst wird im Rahmen der Herstellung eines elektronischen Bauteils ein erster Nutzen mit in Zeilen und Spalten angeordneten Schaltungsträgerpositionen gefertigt. Dabei werden in jeder Schaltungsträgerposition des ersten Nutzens zwei oder mehr Halbleiterchips in das Material des Schaltungsträgers derart eingebettet, dass die aktiven Oberseiten der Halbleiterchips mit einer der beiden Oberseiten des ersten Nutzens bündig werden. Anschließend wird auf diesen Nutzen eine gemeinsame Feinverdrahtungsstruktur auf die aktiven Oberseiten der Halbleiterchips und auf die zu diesen Oberseiten bündige Oberseite des ersten Nutzens in jeder Schaltungsträgerposition mit entsprechenden Kontaktanschlußflächen in den Randbereichen jeder Schaltungsträgerposition aufgebracht. Danach wird dieser erste Nutzen in einzelne Schaltungsträger getrennt.
  • Zeitlich unabhängig von der Herstellung eines ersten Nutzens wird eine Umverdrahtungsplatte mit in Zeilen und Spalten angeordneten Bauteilpositionen als Grundplatte eines zweiten Nutzens hergestellt. Dabei werden Bondflächen in Randbereichen jeder Bauteilposition angeordnet, die über Umverdrahtungsleitungen und Durchkontakten mit Außenkontaktflächen auf der Umverdrahtungsplatte in jeder der Bauteilpositionen verbunden sind. Auf diese Umverdrahtungsplatte können nun die aus dem ersten Nutzen getrennten Schaltungsträger in jeder der Bauteilpositionen der Umverdrahtungsplatte unter Freilassung der Randbereiche mit Bondflächen aufgebracht werden. Anschließend werden Bondverbindungen zwischen den Kontaktanschlußflächen des Schaltungsträgers und den Bondflächen der Umverdrahtungsplatte in jeder Bauteilposition durchgeführt.
  • Schließlich wird ein zweiter Nutzen durch Bedecken der Bauteilpositionen mit einer Kunststoffgehäusemasse hergestellt. Vor dem Trennen des Nutzens in einzelne elektronische Bauteile können auf Kontaktflächen der Unterseite der Umverdrahtungsplatte Außenkontakte angebracht werden. Das Aufbringen von Außenkontakten kann jedoch auch noch nach dem Trennen des Nutzens in einzelne elektronische Bauteile für jedes Bauteil einzeln erfolgen.
  • Dieses Verfahren hat den Vorteil, dass die einzelnen Verfahrensschritte zur Herstellung eines elektronischen Bauteils gleichzeitig und parallel für mehrere Bauteile durch das Herstellen eines ersten und eines zweiten Nutzens erfolgen kann. Darüber hinaus kann der erste Nutzen in Waferform ausgebildet sein, so dass sämtliche Technologien zur Strukturierung einer Feinverdrahtungsstruktur mit Anlagen, Geräten und Verfahren durchgeführt werden können, die aus der Siliciumplanartechnologie bekannt sind.
  • Zum Aufbringen einer gemeinsamen Feinverdrahtungsstruktur können ein Photolithographieverfahren zur Feinstrukturierung von geschlossen aufgebrachten Metallschichten eingesetzt werden. Derartige Photolithographieverfahren sind bereits so weit entwickelt, dass Submikrometerstrukturen für die Leiterbahnen in der gemeinsamen Feinverdrahtungsstruktur möglich sind.
  • Alternativ kann zum Aufbringen einer Feinverdrahtungsstruktur auf den ersten Nutzen oder einer Umverdrahtungsstruktur auf die Umverdrahtungsplatte eine Leitpaste aufgedruckt werden, die anschließend zu Leiterbahnen, Kontaktanschlußflächen, Bondfläche und/oder passiven Bauelementen gesintert wird. Ein derartiges Verfahren hat den Vorteil, dass ein unstrukturiertes Aufbringen von geschlossenen Metallschichten entfällt, zumal die Leitpaste in ihrer Endstruktur auf den Schaltungsträger beziehungsweise auf die Umverdrahtungsplatte aufgedruckt werden kann. Ist das Material der aufgedruckten oder mit Photolithographie erzeugten Kontaktflächen nicht unmittelbar mit Bonddrähten verbindbar, so werden die Kontaktflächen mit einem bondbaren Material beschichtet. Auf einem derartigen Material können dann die Bondverbindungen mittels Thermokompressionsbonden von Bonddrähten auf den Kontaktanschlußflächen entstehen.
  • Das Einbetten des Schaltungsträgers mit den Bondverbindungen auf der Umverdrahtungsplatte kann noch vor dem Aufteilen der Umverdrahtungsplatte in einzelne elektronische Bauteile mittels eines Transfermoldverfahrens erfolgen, so dass ein zweiter Nutzen entsteht, der in Zeilen und Spalten angeordnete Bauteilpositionen aufweist, die anschließend aus dem Nutzen herausgetrennt werden.
  • Zusammenfassend ist festzustellen, dass mit der vorliegenden Erfindung ein Schaltungsträger mit integrierten Halbleiterchips verwirklicht wird, der mit Dünnfilmprozessen oder Prozessen vergleichbar mit denen aus der Scheibenherstellung weiter prozessiert werden kann, um eine Feinverdrahtung zu erzeugen. Durch diese Feinverdrahtung sind sehr exakte und kleine Strukturen möglich, welche Verbindungen zwischen zwei Chips auf enger Fläche ermöglichen. Durch die Strukturierung können Einbauplätze und Bestückungsplätze für passive Komponenten auf der gesamten Schaltungsträgerfläche erzeugt werden. Durch die Feinverdrahtung auf dem Träger ist es schließlich möglich, die Leistungsversorgung direkt an den Halbleiterchip heranzuführen. Darüber hinaus kann die Gehäusedicke für die späteren Bauelemente am fertig strukturierten und bestückten Schaltungsträger durch einen Rückschleifprozess vermindert werden. Über die Feinverdrahtung auf dem Schaltungsträger mit integrierten Halbleiterchips werden die Signale an den äußeren Rand zu Kontaktanschlußflächen geführt.
  • Nach dem Montieren des fertig strukturierten und bestückten Schaltungsträgers auf ein Umverdrahtungssubstrat kann die Kontaktierung mittels Drahtbondtechnik erfolgen. Dabei sind alle Bonddrähte kurz und liegen am Rand des Schaltungsträgers. Durch diese Randposition wird gewährleistet, dass auch ein Gehäuse eine hohe Anschlusszahl aufweisen kann. Durch den Einsatz der Feinverdrahtungsebene wird gewährleistet, dass die Kontaktanschlußflächen des Schaltungsträgers gleichmäßig auf vier Randseitenbereiche verteilt werden. Der Einsatz eines Schaltungsträgers mit integrierten Halbleiterchips erzeugt im Prinzip einen neuen Chip, welcher auf die Anforderungen eines Gehäuses hin optimiert werden kann.
  • Die Erfindung wird nun anhand der anliegenden Figuren näher erläutert.
  • 1 zeigt einen schematischen Querschnitt durch eine Schaltungsträgerposition eines ersten Nutzens.
  • 2 zeigt einen schematischen Querschnitt wie 1 mit einer Feinverdrahtungsstruktur in der Schaltungsträgerposition.
  • 3 zeigt einen schematischen Querschnitt wie in Figur 2 mit einem diskreten passiven Bauelement auf der Feinverdrahtungsstruktur.
  • 4 zeigt eine Draufsicht auf eine Bauteilposition eines zweiten Nutzens vor dem Verpacken in einer Kunststoffgehäusemasse.
  • 5 zeigt einen Querschnitt eines elektronischen Bauteils entlang der Schnittlinie A-A der 4.
  • 1 zeigt einen schematischen Querschnitt durch eine Schaltungsträgerposition 23 eines ersten Nutzens. Dieser er ste Nutzen weist im wesentlichen mehrere Schaltungsträgerpositionen auf, die in Zeilen und Spalten angeordnet sind. Dieser erste Nutzen entspricht im wesentlichen in Form und Größe einem Halbleiterwafer. Das Material dieses Wafers ist jedoch nicht eine Halbleiterplatte, sondern eine Kunststoffplatte, wobei in jeder der Schaltungsträgerpositionen 23, wie sie 1 zeigt, Halbleiterchips 2 derart integriert sind, dass die aktiven Oberseiten 5 der Halbleiterchips 2 bündig mit der Bestückungsseite 8 des Schaltungsträgers 7 abschließen. Die Dicke d der Halbleiterchips 2 liegt im Bereich zwischen 50 μm und 750 μm und kann von Halbleiterchip zu Halbleiterchip in jeweils einer Schaltungsträgerposition variieren. Die Dicke D des Kunststoffmaterials 24 ist der Dicke d des dicksten der Halbleiterchips 2 innerhalb einer Schaltungsträgerposition angepasst, so dass die passive Rückseite 31 des Halbleiterchips 2 von Kunststoffmaterial bedeckt ist.
  • In dieser Ausführungsform der 1 wurde nach dem Einbringen der Halbleiterchips 2 in das Kunststoffmaterial 24 der erste Nutzem einem Rückschleifprozess ausgesetzt und auf die Dicke D heruntergeschliffen.
  • Auf der aktiven Oberseite 5 der Halbleiterchips 2 sind Kontaktflächen 4 angeordnet, wobei die Erstreckung der Kontaktflächen 4 in dieser Darstellungsweise wesentlich größer ist als die wahre Ausdehnung derartiger Kontaktflächen 4. Sie ist vielmehr kleiner als Kontaktflächen auf Halbleiterchips, die Bonddrähte aufnehmen müssen. Somit liegen die Abmessungen dieser Kontaktflächen 4 der Halbleiterchips 2 in einem Bereich, der kleiner ist als der Durchmesser von Bonddrähten.
  • In dieser Ausführungsform ist die Kontaktfläche 33 im Randbereich der aktiven Oberseite des Halbleiterchips 2 angeordnet, und die Kontaktfläche 34 liegt an einer beliebigen Position zwischen dem Randbereich und dem Zentrumsbereich des Halbleiterchips 2. Eine derartig frei wählbare Anordnung der Kontaktfläche 34, die sich lediglich nach dem Design der integrierten Schaltung auf der aktiven Oberseite 5 des Halbleiterchips 2 richtet, ist bei dem erfindungsgemäßen elektronischen Bauteil vom Layout-Designer beliebig wählbar.
  • Die Oberfläche für die Realisierung von passiven Bauelementstrukturen und großflächigen Kontaktanschlußflächen für Bondverbindungen ist in dieser Schaltungsträgerposition nicht auf den Oberflächenbereich des Halbleiterchips 2 begrenzt, so dass derartige flächenintensive Komponenten eines elektronischen Bauteils auf einer gemeinsamen Feinverdrahtungsebene realisiert werden. Komponenten mit gleichen Funktionen wie in 1 werden in den folgenden 2 bis 5 mit den gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
  • 2 zeigt einen schematischen Querschnitt wie 1 mit einer Feinverdrahtungsstruktur 26 in der Schaltungsträgerposition 23. Die Feinverdrahtungsstruktur 26 ist in Dünnfilmtechnik ausgeführt und hat deshalb eine Dicke 6 zwischen 0,5 und 2,5 μm. Die Breite b der Leiterbahnen 20 und 21 liegt in der gleichen Größenordnung wie die Dicke der Feinverdrahtungsstruktur 26. Somit sind für den Halbleiterchip 2 Kontaktflächen 4 in gleicher minimaler Größenordnung bis hinunter zum Submikrometerbereich wie für die Breite b der Leiterbahnen 20 und 21 möglich.
  • Auf dem Randbereich in jeder Schaltungsträgerposition 23 sind Kontaktanschlußflächen 11 für entsprechende Bondverbindungen angeordnet. Diese flächenintensiven Kontaktanschlußflächen 11 verbrauchen somit lediglich Flächen, die auf der Bestückungs seite 8 in jeder der Schaltungsträgerpositionen 23 zur Verfügung stehen. Während die Leiterbahn 21 die Kontaktfläche 33 des Halbleiterchips 2 mit einer Kontaktanschlußfläche 11 im Randbereich 10 der Schaltungsträgerposition verbindet, sind auf dem Halbleiterchip 2 auch Leiterbahnen 20 vorgesehen, die Kontaktflächen 4 des Halbleiterchips 2 mit Kontaktflächen benachbarter Halbleiterchips direkt verbinden.
  • 3 zeigt einen schematischen Querschnitt wie 2 mit einem diskreten passiven Bauelement 22 auf der Feinverdrahtungsstruktur 26. Das diskrete Bauelement 22 ist in dieser Ausführungsform ein Kondensator, zumal Kondensatoren nicht unmittelbar mittels Leiterbahnen 20 oder 21 als passive Bauelemente darstellbar sind, wie beispielsweise Widerstände, die durch Anordnen von feinstrukturierten Leiterbahnen in Mäanderform oder Spulen, die durch Anordnen der Leiterbahnen 20 und 21 in Spiralform auf der Feinverdrahtungsebene strukturiert werden. Um in der Feinverdrahtungsebene 9 innerhalb einer Schaltungsträgerposition 23 ein diskretes Bauelement 22 elektrisch zu verbinden, ist die Leiterbahn 35, die von der Kontaktfläche 34 zur Kontaktanschlußfläche 11 führt, unterbrochen und wird durch das passive Bauelement 22 an der Unterbrechungsstelle überbrückt. Die Elektroden 36 des passiven Bauelements 22 sind dazu mit Enden der Leiterbahn 35 an der Unterbrechungsstelle verbunden.
  • Wenn durch das Bestücken des ersten Nutzens in jeder der Schaltungsträgerpositionen der Feinverdrahtungsebene 9 mit passiven Bauelementen 22 abgeschlossen ist, wird der erste Nutzen in einzelne Schaltungsträger jeder Schaltungsträgerposition 23 getrennt und stellt praktisch ein vergrößertes Chip dar, das auf ein Umverdrahtungssubstrat aufgebracht werden kann.
  • 4 zeigt eine Draufsicht auf eine Bauteilposition 30 eines zweiten Nutzens vor dem Verpacken in einer Kunststoffgehäusemasse. Diese Bauteilposition 30 des zweiten Nutzens weist ein Umverdrahtungssubstrat 12 auf, das ein Teil einer zusammenhängenden Umverdrahtungsplatte 27 mit mehreren Bauteilpositionen 30 ist. Die Bauteilpositionen sind in Zeilen und Spalten auf der Umverdrahtungsplatte angeordnet. Dieses Umverdrahtungssubstrat 12 trägt einen aus dem ersten Nutzen getrennten Schaltungsträger 7, wobei die Größe des Schaltungsträgers 7 kleiner ist als das Umverdrahtungssubstrat 12. Somit bleibt ein Randbereich 14 auf dem Umverdrahtungssubstrat frei, der Bondflächen 15 aufweist. Die Bondflächen 15 sind über Bonddrähte 29 mit Kontaktanschlußflächen 11 auf dem Schaltungsträger 7 verbunden. Von den Bondflächen 7 gehen hier nicht gezeigte Umverdrahtungsleitungen aus, die über Durchkontakte zur Unterseite 19 des Umverdrahtungssubstrats 12 führen.
  • Der in 4 gezeigte Schaltungsträger 7 weist zwei Halbleiterchips 2 und 3 von unterschiedlicher Größe auf. Die Kontaktflächen 4 dieser Halbleiterchips 2 und 3 sind teilweise in Randbereichen angeordnet und teilweise auf den Oberseiten 5 und 6 der Halbleiterchips 2 und 3 verteilt. Die Feinverdrahtungsstruktur 26 weist Leiterbahnen 20 auf, welche Kontaktflächen 4 des Halbleiterchips 2 mit Kontaktflächen 4 des Halbleiterchips 3 direkt verbinden. Andere Leiterbahnen 21 der Feinverdrahtungsstruktur 26 verbinden Kontaktflächen 4 mit Kontaktanschlußflächen 11 im Randbereich 10 des Schaltungsträgers 7. Weitere Leiterbahnen 35 der Feinverdrahtungsstruktur 26 verbinden Kontaktflächen 4 mit Kontaktanschlußflächen 11 über ein passives Bauelement 22.
  • Diese Draufsicht zeigt, dass alle flächenintensiven Komponenten keine zusätzliche aktive Chipoberfläche beanspruchen, sondern vielmehr auf der Bestückungsseite 8 des Schaltungsträgers 7 angeordnet sind. Die Schnittlinie A-A, entlang welcher der in 5 gezeigte Querschnitt eines elektronischen Bauteils aufgenommen ist, verläuft von links nach rechts in 4 zunächst durch das Material in dem Randbereich 14 des Umverdrahtungssubstrats 12 und durchscheidet dabei eine Bondfläche 15 und einen Bonddraht 29, der auf einer Kontaktanschlußfläche 11 des Schaltungsträgers 7 mit einem Thermokompressionskopf aufgebracht ist. Von dort aus führt die Schnittlinie A-A weiter über die Leiterbahn 35 durch das passive Bauelement 22 hindurch zu einer Kontaktfläche 4, die nicht am Rand des Halbleiterchips 2 angeordnet ist.
  • Danach durchtrennt die Schnittlinie A-A eine Leiterbahn 20, die von einer Kontaktfläche 4 des Halbleiterchips 2 zu einer Kontaktfläche 4 des Halbleiterchips 3 führt. Schließlich durchtrennt die Schnittlinie A-A eine Kontaktfläche 4 im Randbereich des Halbleiterchips 2 der angeschlossenen Leiterbahn 21, die zu einer Kontaktanschlussfläche 11 im Randbereich 10 des Schaltungsträgers 7 führt. Auf der rechten Seite der Bauteilposition 30 durchschneidet die Schnittlinie A-A wieder einen Bonddraht, der zu der Bondfläche 15 im Randbereich 14 des Umverdrahtungssubstrats 12 hinführt.
  • 5 zeigt einen schematischen Querschnitt eines elektronischen Bauteils 1 entlang der Schnittlinie A-A der 4. Die 5 zeigt gegenüber der 4, dass das Umverdrahtungssubstrat 12 mit einer Kunststoffgehäusemasse 28 bedeckt ist, in welche die Komponenten, die von der Umverdrahtungsplatte 12 getragen werden, eingebettet sind. Darüber hinaus zeigt die 5 Außenkontakte 18, die auf der Unterseite 19 des Umverdrahtungssubstrats 12 gleichmäßig verteilt angeordnet sind. Diese Außenkontakte 18 sind über nicht gezeigte Außenkontaktflächen, Durchgangskontakte und Umverdrahtungsleitungen mit den Bondflächen 15 auf der Oberseite 13 des Umverdrahtungssubstrats 12 elektrisch verbunden. Somit sind bei dieser Ausführungsform der Erfindung die Kontaktanschlußflächen 11 in dem Randbereich 10 des Schaltungsträgers 7 mit den auf der Unterseite 19 und damit auf der Unterseite des elektronischen Bauteils 1 verteilten Außenkontakten 18 elektrisch verbunden.
    • 1
    elektronisches Bauteil
    2
    Halbleiterchip
    3
    Halbleiterchip
    4
    Kontaktflächen
    5
    aktive Oberseite
    6
    aktive Oberseite
    7
    Schaltungsträger
    8
    Bestückungsseite
    9
    Feinverdrahtungsebene
    10
    Randbereich des Schaltungsträgers
    11
    Kontaktanschlußflächen
    12
    Umverdrahtungssubstrat
    13
    Oberseite des Umverdrahtungssubstrats
    14
    Randbereich der Oberseite des Umverdrahtungssubstrats
    15
    Bondflächen
    16
    Bondverbindungen
    17
    Gehäuse
    18
    Außenkontakte
    19
    Unterseite des Umverdrahtungssubstrats
    20
    Leiterbahn
    21
    Leiterbahn
    22
    passives elektronisches Bauelement
    23
    Schaltungsträgerposition des ersten Nutzens
    24
    Kunststoffmaterial des Schaltungsträgers
    25
    Oberseite des ersten Nutzens
    26
    Feinverdrahtungsstruktur
    27
    Umverdrahtungsplatte
    28
    Kunststoffgehäusemasse
    29
    Bonddrähte
    30
    Bauteilposition eines zweiten Nutzens
    31
    passive Rückseite
    32
    Unterseite des Nutzens
    33
    Kontaktfläche im Randbereich
    34
    Kontaktfläche auf der aktiven Oberseite
    35
    Leiterbahnen
    36
    Elektroden des passiven Bauelementes
    D
    Dicke des Schaltungsträgers
    d
    Dicke des Halbleiterchips
    δ
    Dicke der Feinverdrahtungsstruktur

Claims (20)

  1. Elektronisches Bauteil, das nachfolgende Merkmale aufweist: – zwei oder mehr Halbleiterchips (2, 3) mit Kontaktflächen (4) auf ihren aktiven Oberseiten (5, 6), – einen Schaltungsträger (7), wobei die Halbleiterchips (2, 3) in einer Kunststoffplatte des Schaltungsträgers (7) derart integriert sind, dass die Halbleiterchips in der Kunststoffplatte eingebettet sind, und dass eine Bestückungsseite (8) des Schaltungsträgers (7) und aktive Oberseiten (5, 6) der Halbleiterchips (2, 3) bündig sind und eine gemeinsame Feinverdrahtungsebene (9) aufweisen, wobei die Feinverdrahtungsebene (9) im Randbereich (10) des Schaltungsträgers (7) Kontaktanschlußflächen (11) und Dünnfilmleiterbahnen aufweist, – ein Umverdrahtungssubstrat (12), wobei eine Unterseite des Schaltungsträgers auf einer Oberseite des Umverdrahtungssubstrats angeordnet ist und die Oberseite des Umverdrahtungssubstrats einen Randbereich (14) aufweist, der nicht von dem Schaltungsträger (7) bedeckt ist und der Bondflächen (15) aufweist, – Bonddrahtverbindungen (16), die zwischen den Kontaktanschlußflächen (11) des Schaltungsträgers (7) und den Bondflächen (15) des Umverdrahtungssubstrats (12) angeordnet sind, – ein Gehäuse (17), in das die Bonddrahtverbindungen und der Schaltungsträger mit Feinverdrahtungsebene und eingebetteten Halbleiterchips verpackt sind, – Außenkontakte (18) des elektronischen Bauteils (1), die verteilt auf der Unterseite (19) des Umverdrahtungssubstrats (12) angeordnet sind.
  2. Elektronisches Bauteil nach Anspruch 1, dadurch gekennzeichnet, dass die Halbleiterchips (2, 3) unterschiedliche Größen in Bezug auf Dicke (d) und aktive Oberflächen (5, 6) und unterschiedliche integrierte Schaltungen aufweisen.
  3. Elektronisches Bauteil nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass die Halbleiterchips (2, 3) außerhalb eines zentralen Bondkanals und außerhalb von randseitigen Kontaktflächen zusätzliche beliebig auf der aktiven Oberseite (5, 6) verteilte Kontaktflächen (4) aufweisen.
  4. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Feinverdrahtungsebene (9) elektrische Leiterbahnen (21) zwischen Kontaktflächen (4) der zwei oder mehr Halbleiterchips (2, 3) aufweist.
  5. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Feinverdrahtungsebene (9) elektrische Leiterbahnen zwischen Kontaktflächen (4) und Kontaktanschlußflächen (11) aufweist.
  6. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Feinverdrahtungsebene (9) mit passiven diskreten elektronischen Bauelementen (22) bestückt ist.
  7. Elektronisches Bauteil einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Feinverdrahtungsebene (9) Dünnfilmbauelemente, insbesondere elektrische Widerstände, Kammfilter, induktive Bauelemente und/oder kapazitive Bauelemente aufweist.
  8. Elektronisches Bauteil nach Anspruch 7, dadurch gekennzeichnet, dass die elektrischen Widerstände eine Mäanderform aufweisen.
  9. Elektronisches Bauteil nach Anspruch 7 oder Anspruch 8, dadurch gekennzeichnet, dass die induktiven Bauelemente eine Spiralform aufweisen.
  10. Elektronisches Bauteil einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Umverdrahtungssubstrat (12) Umverdrahtungsleitungen und Durchgangskontakte zu Außenkontaktflächen mit Außenkontakten (18) des elektronischen Bauteils (1) aufweist.
  11. Schaltungsträger für ein elektronisches Bauteil (1) mit mehreren Halbleiterchips (2, 3), wobei die Halbleiterchips (2, 3) in einer Kunststoffplatte des Schaltungsträgers (7) derart integriert sind, dass die Halbleiterchips in der Kunststoffplatte eingebettet sind, und dass eine Bestückungsseite (8) des Schaltungsträgers (7) und aktive Oberseiten (5, 6) der Halbleiterchips (2, 3) bün dig sind und eine gemeinsame Feinverdrahtungsebene (9) aufweisen, wobei die Feinverdrahtungsebene (9) im Randbereich (10) des Schaltungsträgers (7) Kontaktanschlußflächen (11) und Dünnfilmleiterbahnen aufweist, wobei die gemeinsame Feinverdrahtungsebene die Merkmale von einem der Ansprüche 4 bis 9 aufweist.
  12. Nutzen mit mehreren Schaltungsträgerpositionen, wobei jede Schaltungsträgerposition einen Schaltungsträger (7) nach Anspruch 11 aufweist.
  13. Nutzen nach Anspruch 12, dadurch gekennzeichnet, dass die Schaltungsträgerpositionen in Zeilen und Spalten angeordnet sind.
  14. Nutzen nach Anspruch 12 oder Anspruch 13, dadurch gekennzeichnet, dass der Nutzen in Form und Größe einem Halbleiterwafer oder einer Leiterplatte entspricht.
  15. Verfahren zur Herstellung eines elektronischen Bauteils (1) mit mehreren Halbleiterchips (2, 3), die in einem gemeinsamen Schaltungsträger (7) eingebettet sind, wobei das Verfahren folgende Verfahrensschritte aufweist: – Herstellen eines ersten Nutzens mit in Zeilen und Spalten angeordneten Schaltungsträgerpositionen, wobei in jeder Schaltungsträgerposition zwei oder mehr Halbleiterchips (2, 3) in einer Kunststoffplatte (24) des Schaltungsträgers (7) eingebettet werden, so daß die aktiven Oberseiten (5, 6) der Halbleiterchips (2, 3) mit einer Oberseite des ersten Nutzens bündig werden, – Aufbringen einer gemeinsamen Feinverdrahtungsstruktur (26) auf die aktiven Oberseiten (5, 6) der Halbleiterchips (2, 3) und auf die zu diesen Oberseiten (5, 6) bündige Oberseite (25) des ersten Nutzens in jeder Schaltungsträgerposition mit Kontaktanschlußflächen (11) in den Randbereichen (10) jeder Schaltungsträgerposition, – Trennen des ersten Nutzens in einzelne Schaltungsträger (7), – Herstellen einer Umverdrahtungsplatte (27) mit in Zeilen und Spalten angeordneten Bauteilpositionen unter Anordnen von Bondflächen (15) in Randbereichen (14) jeder Bauteilposition und Aufbringen von auf der Unterseite (19) der Umverdrahtungsplatte (27) verteilten Außenkontaktflächen in jeder Bauteilposition, – Aufbringen einer Unterseite eines aus dem ersten Nutzen getrennten Schaltungsträgers (7) in jeder der Bauteilpositionen der Umverdrahtungsplatte (27) unter Freilassen der Randbereiche mit Bondflächen (15), – Herstellen von Bonddrahtverbindungen (16) zwischen den Kontaktanschlußflächen (11) jedes Schaltungsträgers (7) und den Bondflächen (15) der Umverdrahtungsplatte (27) in jeder Bauteilposition, – Herstellen eines zweiten Nutzens durch Bedecken der Bauteilpositionen mit einer Kunststoffgehäusemasse, – Aufbringen von Außenkontakten (18) auf den Außenkontaktflächen der Umverdrahtungsplatte, – Trennen des zweiten Nutzens in einzelne elektronische Bauteile (1).
  16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass zum Aufbringen einer gemeinsamen Feinverdrahtungsstruktur (9) ein Photolithographieverfahren zur Feinstrukturierung geschlossen aufgebrachter Metallschichten eingesetzt wird.
  17. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass zum Aufbringen einer Umverdrahtungsstruktur auf die Umverdrahtungsplatte (27) oder einer Feinverdrahtungsstruktur (9) auf den ersten Nutzen eine Leitpaste aufgedruckt wird, die anschließend zu Leiterbahnen (20, 21), Kontaktanschlußflächen (11), Bordflächen (15) und/oder passiven Bauelementen (22) gesintert wird.
  18. Verfahren nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet, dass die Kontaktanschlußflächen (11) mit einem bondbaren Material beschichtet werden.
  19. Verfahren nach einem der Ansprüche 15 bis 18, dadurch gekennzeichnet, dass die Bondverbindungen (16) mittels Thermokompressionsbonden von Bonddrähten (29) auf den Kontaktanschlußflächen und auf diesen zugeordneten Bondflächen (15) gebondet werden.
  20. Verfahren nach einem der Ansprüche 15 bis 19, dadurch gekennzeichnet, dass die Kunststoffgehäusemasse (28) mittels eines Transfermoldverfahrens aufgebracht wird.
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US10/696,369 US6902951B2 (en) 2002-10-29 2003-10-29 Electronic device configured as a multichip module, leadframe, panel with leadframe positions, and method for producing the electronic device
US11/114,766 US20050184375A1 (en) 2002-10-29 2005-04-26 Electronic device configured as a multichip module, leadframe and panel with leadframe positions

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Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW517361B (en) * 2001-12-31 2003-01-11 Megic Corp Chip package structure and its manufacture process
WO2005122249A2 (en) * 2004-06-03 2005-12-22 International Rectifier Corporation Semiconductor device module with flip chip devices on a common lead frame
CN100416825C (zh) * 2004-12-02 2008-09-03 日月光半导体制造股份有限公司 多晶片的封装结构
DE102004061908B4 (de) * 2004-12-22 2009-07-30 Siemens Ag Verfahren zum Herstellen einer Schaltungsanordnung auf einem Substrat
US7714450B2 (en) * 2006-03-27 2010-05-11 Marvell International Technology Ltd. On-die bond wires system and method for enhancing routability of a redistribution layer
DE102006016345A1 (de) * 2006-04-05 2007-10-18 Infineon Technologies Ag Halbleitermodul mit diskreten Bauelementen und Verfahren zur Herstellung desselben
JP5598787B2 (ja) * 2006-04-17 2014-10-01 マイクロンメモリジャパン株式会社 積層型半導体装置の製造方法
US20080013298A1 (en) 2006-07-14 2008-01-17 Nirmal Sharma Methods and apparatus for passive attachment of components for integrated circuits
US7783998B2 (en) * 2006-07-20 2010-08-24 International Business Machines Corporation Method and system for prototyping electronic devices with multi-configuration CHIP carriers
JP2009094434A (ja) * 2007-10-12 2009-04-30 Elpida Memory Inc 半導体装置およびその製造方法
US9823090B2 (en) 2014-10-31 2017-11-21 Allegro Microsystems, Llc Magnetic field sensor for sensing a movement of a target object
US8093722B2 (en) 2008-05-27 2012-01-10 Mediatek Inc. System-in-package with fan-out WLCSP
US8310051B2 (en) 2008-05-27 2012-11-13 Mediatek Inc. Package-on-package with fan-out WLCSP
US20100213589A1 (en) * 2009-02-20 2010-08-26 Tung-Hsien Hsieh Multi-chip package
US20100213588A1 (en) * 2009-02-20 2010-08-26 Tung-Hsien Hsieh Wire bond chip package
TW201112387A (en) * 2009-06-17 2011-04-01 Mediatek Inc Multi-chip package and method of forming multi-chip package
JP5469546B2 (ja) 2010-06-22 2014-04-16 株式会社ジェイデバイス 半導体装置の製造方法
JP5606243B2 (ja) 2010-09-24 2014-10-15 株式会社ジェイデバイス 半導体装置の製造方法
US9494660B2 (en) 2012-03-20 2016-11-15 Allegro Microsystems, Llc Integrated circuit package having a split lead frame
US10234513B2 (en) 2012-03-20 2019-03-19 Allegro Microsystems, Llc Magnetic field sensor integrated circuit with integral ferromagnetic material
US9812588B2 (en) 2012-03-20 2017-11-07 Allegro Microsystems, Llc Magnetic field sensor integrated circuit with integral ferromagnetic material
US9666788B2 (en) 2012-03-20 2017-05-30 Allegro Microsystems, Llc Integrated circuit package having a split lead frame
US10215550B2 (en) 2012-05-01 2019-02-26 Allegro Microsystems, Llc Methods and apparatus for magnetic sensors having highly uniform magnetic fields
US9817078B2 (en) 2012-05-10 2017-11-14 Allegro Microsystems Llc Methods and apparatus for magnetic sensor having integrated coil
US10725100B2 (en) 2013-03-15 2020-07-28 Allegro Microsystems, Llc Methods and apparatus for magnetic sensor having an externally accessible coil
US9411025B2 (en) 2013-04-26 2016-08-09 Allegro Microsystems, Llc Integrated circuit package having a split lead frame and a magnet
US10495699B2 (en) 2013-07-19 2019-12-03 Allegro Microsystems, Llc Methods and apparatus for magnetic sensor having an integrated coil or magnet to detect a non-ferromagnetic target
US9810519B2 (en) 2013-07-19 2017-11-07 Allegro Microsystems, Llc Arrangements for magnetic field sensors that act as tooth detectors
US10145908B2 (en) 2013-07-19 2018-12-04 Allegro Microsystems, Llc Method and apparatus for magnetic sensor producing a changing magnetic field
US9823092B2 (en) 2014-10-31 2017-11-21 Allegro Microsystems, Llc Magnetic field sensor providing a movement detector
US9719806B2 (en) 2014-10-31 2017-08-01 Allegro Microsystems, Llc Magnetic field sensor for sensing a movement of a ferromagnetic target object
US10712403B2 (en) 2014-10-31 2020-07-14 Allegro Microsystems, Llc Magnetic field sensor and electronic circuit that pass amplifier current through a magnetoresistance element
US9720054B2 (en) 2014-10-31 2017-08-01 Allegro Microsystems, Llc Magnetic field sensor and electronic circuit that pass amplifier current through a magnetoresistance element
CN108140632B (zh) * 2015-04-14 2020-08-25 华为技术有限公司 一种芯片
US10041810B2 (en) 2016-06-08 2018-08-07 Allegro Microsystems, Llc Arrangements for magnetic field sensors that act as movement detectors
US10012518B2 (en) 2016-06-08 2018-07-03 Allegro Microsystems, Llc Magnetic field sensor for sensing a proximity of an object
US10260905B2 (en) 2016-06-08 2019-04-16 Allegro Microsystems, Llc Arrangements for magnetic field sensors to cancel offset variations
JP6768843B2 (ja) * 2017-01-30 2020-10-14 三菱電機株式会社 パワー半導体装置の製造方法およびパワー半導体装置
US10310028B2 (en) 2017-05-26 2019-06-04 Allegro Microsystems, Llc Coil actuated pressure sensor
US10641842B2 (en) 2017-05-26 2020-05-05 Allegro Microsystems, Llc Targets for coil actuated position sensors
US10324141B2 (en) 2017-05-26 2019-06-18 Allegro Microsystems, Llc Packages for coil actuated position sensors
US11428755B2 (en) 2017-05-26 2022-08-30 Allegro Microsystems, Llc Coil actuated sensor with sensitivity detection
US10996289B2 (en) 2017-05-26 2021-05-04 Allegro Microsystems, Llc Coil actuated position sensor with reflected magnetic field
US10837943B2 (en) 2017-05-26 2020-11-17 Allegro Microsystems, Llc Magnetic field sensor with error calculation
US10866117B2 (en) 2018-03-01 2020-12-15 Allegro Microsystems, Llc Magnetic field influence during rotation movement of magnetic target
US11255700B2 (en) 2018-08-06 2022-02-22 Allegro Microsystems, Llc Magnetic field sensor
US10823586B2 (en) 2018-12-26 2020-11-03 Allegro Microsystems, Llc Magnetic field sensor having unequally spaced magnetic field sensing elements
US11061084B2 (en) 2019-03-07 2021-07-13 Allegro Microsystems, Llc Coil actuated pressure sensor and deflectable substrate
US10955306B2 (en) 2019-04-22 2021-03-23 Allegro Microsystems, Llc Coil actuated pressure sensor and deformable substrate
US11280637B2 (en) 2019-11-14 2022-03-22 Allegro Microsystems, Llc High performance magnetic angle sensor
US11237020B2 (en) 2019-11-14 2022-02-01 Allegro Microsystems, Llc Magnetic field sensor having two rows of magnetic field sensing elements for measuring an angle of rotation of a magnet
US11262422B2 (en) 2020-05-08 2022-03-01 Allegro Microsystems, Llc Stray-field-immune coil-activated position sensor
US11493361B2 (en) 2021-02-26 2022-11-08 Allegro Microsystems, Llc Stray field immune coil-activated sensor
US11578997B1 (en) 2021-08-24 2023-02-14 Allegro Microsystems, Llc Angle sensor using eddy currents

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4783695A (en) * 1986-09-26 1988-11-08 General Electric Company Multichip integrated circuit packaging configuration and method
US5556812A (en) * 1994-06-27 1996-09-17 Siemens Aktiengesellschaft Connection and build-up technique for multichip modules
DE19847175A1 (de) * 1998-10-14 2000-04-20 Zentr Mikroelekt Dresden Gmbh Integrierte Speicherschaltungsanordnung
DE69132819T2 (de) * 1990-04-05 2002-04-11 Lockheed Martin Corp., Bethesda Flexible Zwischenschaltungsstruktur hoher Dichte

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5311401A (en) * 1991-07-09 1994-05-10 Hughes Aircraft Company Stacked chip assembly and manufacturing method therefor
KR100420793B1 (ko) * 1996-10-10 2004-05-31 삼성전자주식회사 파워마이크로웨이브하이브리드집적회로
JP3462026B2 (ja) * 1997-01-10 2003-11-05 岩手東芝エレクトロニクス株式会社 半導体装置の製造方法
DE19930308B4 (de) * 1999-07-01 2006-01-12 Infineon Technologies Ag Multichipmodul mit Silicium-Trägersubstrat
US6359340B1 (en) * 2000-07-28 2002-03-19 Advanced Semiconductor Engineering, Inc. Multichip module having a stacked chip arrangement
TW459363B (en) * 2000-11-22 2001-10-11 Kingpak Tech Inc Integrated circuit stacking structure and the manufacturing method thereof
US6737738B2 (en) * 2002-07-16 2004-05-18 Kingston Technology Corporation Multi-level package for a memory module

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4783695A (en) * 1986-09-26 1988-11-08 General Electric Company Multichip integrated circuit packaging configuration and method
DE69132819T2 (de) * 1990-04-05 2002-04-11 Lockheed Martin Corp., Bethesda Flexible Zwischenschaltungsstruktur hoher Dichte
US5556812A (en) * 1994-06-27 1996-09-17 Siemens Aktiengesellschaft Connection and build-up technique for multichip modules
DE19847175A1 (de) * 1998-10-14 2000-04-20 Zentr Mikroelekt Dresden Gmbh Integrierte Speicherschaltungsanordnung

Also Published As

Publication number Publication date
SG115573A1 (en) 2005-10-28
US20040140559A1 (en) 2004-07-22
US20050184375A1 (en) 2005-08-25
DE10250538A1 (de) 2004-05-19
US6902951B2 (en) 2005-06-07

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