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JPS6336548A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPS6336548A
JPS6336548A JP61178838A JP17883886A JPS6336548A JP S6336548 A JPS6336548 A JP S6336548A JP 61178838 A JP61178838 A JP 61178838A JP 17883886 A JP17883886 A JP 17883886A JP S6336548 A JPS6336548 A JP S6336548A
Authority
JP
Japan
Prior art keywords
film
metal
metal film
insulating film
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61178838A
Other languages
English (en)
Inventor
Susumu Hasunuma
蓮沼 晋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP61178838A priority Critical patent/JPS6336548A/ja
Publication of JPS6336548A publication Critical patent/JPS6336548A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Landscapes

  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は金属バンプを有する半導体装置及びその製造方
法に関する。
〔従来の技術〕
従来、回路素子が形成された半導体基板上に金属バンプ
を形成して外部回路との接続を行う半導体装置が提案さ
れているが、この金属バンプは大略第3図(a)〜(f
)に示す工程で製造されている。
先ず、同図(a)のように、半導体基板21上の第1の
絶縁膜22に形成した回路素子間を接続するための第1
の金属膜としてアルミニウム配線を形成し、その一部を
パッド電極23として構成する。この上には第2の絶縁
膜24を全面に被着し、更に図示を省略する第1のフォ
トレジストを用いて前記第2の絶縁膜24を選択的に除
去してパッド電極23を露出させる。そして、この上に
アルミニウム等の第2の金属膜25を全面に形成し、更
にパッド電極23近傍のみに開孔部を設けた第2のフォ
トレジスト膜26をパターン形成する。
次いで、同図(b)のように、チタン−白金等の二重膜
構造の第3の金属膜27を全面に被着させ、前記フォト
レジスト膜26を利用したリフトオフ法によって同図(
c)のようにパッド電極23上にのみ第3の金属膜27
を残存形成する。その後、改めて第3のフォトレジスト
膜28を形成し、パッド電極23上を開孔する。
続いて、同図(d)のように前記第3の金属膜27上に
メッキ法により金属バンブ29を形成する。その後、同
図(e)のように第3のフォトレジスト膜28を除去し
、次いで第3の金属膜27をマスクとして第2の金属膜
25をエツチングする。
しかる上で、同図(f)  のように素子の保護膜とし
てのポリイミド等の膜30を付着させ、図外の第4のフ
ォトレジストにより選択的にバターニ′ングして金属バ
ンブ29上のみを除去して製造を完成する。
〔発明が解決しようとする問題点〕
上述した製造方法で形成された金属バンブは、第2の絶
縁膜24の段差が金属バンブ29の下側に位置されるた
め、この段差がそのまま金属バンプ29の表面に現れて
表面が凹状とされる。そして、この凹状の段差は第2の
絶縁膜24の段差よりも大きくなる傾向がある。
このため、この凹状段差によって、金属バンプ29をリ
ードに接続する際に、金属バンプ29の周囲に先に圧力
が加えられることになり、半導体基板にクランクが生じ
たり、絶縁膜24にクラックが生じ、膜剥がれや耐湿性
の劣化等の信頼性が低下される原因になっている。
〔問題点を解決するための手段〕
本発明の半導体装置は、以上の問題°を解消してクラッ
ク等を発生することなくその信頼性を向上させるために
、半導体基板の一主面に設けた第1の絶縁膜上に形成し
た第1の金属膜と、この第1の金属膜上に形成し、第1
の金属膜の一部を露呈するように開孔した第2の絶縁膜
と、この第2の絶縁膜の開孔よりも大きい寸法で前記第
1の金属膜上に形成した第2及び第3の金属膜と、前記
第2の絶縁膜の開孔の内側において前記第3の金属膜上
に形成した金属バンプとを備える構成としている。
また、本発明の半導体装置の製造方法は、前記半導体装
置を製造工程を複雑化することなく製造可能とするもの
で、半導体基板の一主面に設けた第1の絶縁膜上に第1
の金属膜を形成する工程と、この第1の金属膜上に第2
の絶縁膜を形成し、かつその一部に前記第1の金属膜を
露呈させる第1の開孔を開設する工程と、前記第1の金
属膜の露呈部分に前記第1の開孔よりも大きな寸法の第
2及び第3の金属膜を形成する工程と、この第2゜第3
の金属膜上に感光性膜を形成しかつ前記第1の開孔の内
側にこれよりも小さな第2の開孔を開設する工程と、こ
の第2の開孔を通して前記第2゜第3の金属膜上に電極
バンプをメッキ法により形−成する工程と、この電極バ
ンプの下側にのみ前記感光性膜を残し、この電極バンプ
と感光性膜とをマスクにして前記第2の金属膜をエツチ
ングする工程とを含むものである。
〔実施例〕
次に、本発明を図面を参照して説明する。
第1図は本発明の半導体装置の断面図であり、半導体基
板1上に第1の絶縁膜2を形成し、この上に形成した第
1の金属膜3を第2の絶縁膜4の開孔4a内に露呈させ
ている。この開孔4a内では第2及び第3の金属膜5.
7を形成し、この開孔の内側において金属バンブ9を形
成している。
また、金属バンプ9以外の領域は保護11!JIOで被
覆している。
第2図(a)〜(f)は第1図の金属バンプを製造工程
順に示す図である。
先ず、同図(a)のように、半導体基板1上に第1の絶
縁膜2を全面に形成し、この上に図外の回路素子に接続
するアルミニウム配線を形成し、その一部を外部配線に
接続するパッドとして構成する第1の金属膜3を形成す
る。そして、この金属膜3を被覆する第2の絶縁膜4を
CVD法等により形成し、かつこれを図示を省略する第
1のフォトレジストを用いて選択エツチングして前記バ
ンド上に第1の開孔4aを開設する。
次いで、同図(b)のようにスパッタ法等によりアルミ
ニウム等の第2の金属膜5を3000〜10000人の
厚さに形成する。そして、第2のフォトレジスト膜6を
スピンナ法等で塗布して形成しこのフォトレジスト膜6
にはバッド近傍のみに開窓6aを形成する。このとき、
開窓6aは前記第1の開孔4aよりも大きくすることが
肝要である。
次に、同図(C)のように、第3の金属膜7を形成する
。この金属膜7は例えばチタン−白金の二重構造からな
り、膜厚はチタン500〜2000人。
白金500〜3000人程度である。この膜の形成には
、同一真空容器内で真空を止めることなくチタン。
白金の連続スパッタを行うことにより接着性を向上でき
る。そして、この第3の金属膜7は第2のフォトレジス
ト膜6の段差により分断形成されているため、この第2
のフォトレジスト膜6を溶解法等によって除去し、これ
とともに所謂リフトオフ法によってバッド上以外の領域
の第3の金属膜7を除去する。
その後、同図(d)のように第3のフォトレジスト膜8
を塗布し、パッド上には前記第1の開孔4aよりも小さ
い第2の開孔8aを開設する。
次いで、同図(e)のように第2の金属膜5及び第3の
金属膜5をメッキ用電極とし、第3のフォトレジスト膜
8をマスクとして金メッキを10〜20μmの厚さに行
い金属バンプ9を形成する。メッキ浴としてはシアン化
浴、酸性クエン酸浴等が利用でき、このメッキ浴中で電
界を与え、電流を必要な電流密度骨だけ流すことにより
実行できる。
通常、下地の金属によってはメッキの前処理が必要とさ
れるがチタン−白金の場合には前処理はなくても可能で
ある。
そして、同図(f)のように金属バンプ9をマスクにし
て第3のフォトレジスト膜8を例えばCC1,を用いて
異方性エツチングし、更に金属バンプ9と第3のフォト
レジスト膜8をマスクにして例えばリン酸系の溶液で第
2の金属膜5をエツチングする。
次いで、金属バンプ9の下側に残存される第3のフォト
レジスト膜8を除去し、素子の保護膜として有機物の保
護膜10、例えばポリイミドをスピンナ法により塗布し
て0.5〜4μm付着させる。
保護膜10は金属バンプ9の下側にも入り込んで形成さ
れ、その上で金属バンプ9上のみ除去することにより第
1図の構造を完成する。
この構成の金属バンプ9によれば、金属バンプ9は第2
の絶縁膜4に開設した第1の開孔4aよりも小さく形成
した第3のフォトレジスト膜8の第2の開孔8aの内側
に形成しているので、金属バンプ9の寸法を第1の開孔
4aよりも小さくでき、金属バンプ9の下側に第1の開
孔4aの段差が存在されることはない。このため、金属
バンプ9をメッキ形成しても金属バンプ表面に凹状の窪
みが発生することがなく、略平坦な形状に形成できる。
このため、リードへの接続時に金属バンプ°9に均一な
力が加えられ、偏った力が原因とされる絶縁膜や半導体
基板におけるクランクの発生を防止できる。
また、この製造方法では第2の金属膜5を除去するため
のエツチング時に、マスクとしての第3の金属膜7との
間に隙間が生じていても、この部分は第3のフォトレジ
スト膜8で覆われることになるのでエツチング液が侵入
されることはなく、第1の金属膜3がエツチングされて
回路素子に主配線の断線が生じることはない。
ここで、前記第2図(e)、  (f)の工程は次のよ
うに変更することもできる。即ち、第3のフォトレジス
ト膜8にポジ型レジストを用い、メッキにより金属バン
プ9を形成した後にこの金属バンブをマスクにして第3
のフォトレジスト膜8に再度露光、現像を行なう。これ
により、露光されない金属バンプ9の下側の第3のフォ
トレジスト膜8のみが残り、他は現像によって除去され
る。
次いで、リン酸系の溶液を用いて第2の金属膜5をエツ
チングすればよい。
〔発明の効果〕
以上説明したように本発明の半導体装置は、金属バンプ
を第2の絶縁膜の開孔よりも小さく形成した第3のフォ
トレジスト膜の開孔内に形成して金属バンプの寸法を第
2の絶縁膜の開孔よりも小さくしているので、金属バン
プの下側に第2の絶縁膜の開孔の段差が存在されること
はなく、金属バンプ表面に凹状の窪みを発生させること
なく略平坦な形状に形成できる。このため、リードへの
接続時に金属バンプに均一な力が加えられ、偏った力が
原因とされる絶縁膜や半導体基板におけるクランクの発
生を防止できる。
また、本発明の製造方法では電極バンブの下側に第3の
フォトレジスト膜を残存させた状態で第2の金属膜を除
去するためのエツチングを行っているので、このエツチ
ング時に、マスクとしての第3の金属膜との間に隙間が
生じていても、第3のフォトレジスト膜で覆われている
のでエツチング液が侵入されることはなく、第1の金属
膜がエツチングされることにより断線の発生を防止でき
る。
更に、本発明の製造方法は、従来工程に単に第3フオト
レジスト膜の異方性エツチングを追加し、或いはポジ型
レジストを用いた上で全面露光及び現像を追加するのみ
でよいので、製造工程を大幅に増大させることもない。
【図面の簡単な説明】
第1図は本発明の一実施例の断面図、第2図(a)〜(
f)は本発明の製造方法を工程順に示す断面図、第3図
(a)〜(f)は従来方法を工程順に示す断面図である
。 1.21・・・半導体基板、2.22・・・第1の絶縁
膜、3.23・・・第1の金属膜、4,24・・・第2
の絶縁膜、4a・・・第1の開孔、5,25・・・第2
の金属膜、6.26・・・第2のフォトレジスト、6a
・・・開窓、7.27・・・第3の金属膜、8,28・
・・第3のフォトレジスト、8a・・・第2の開孔、9
,29・・・金属バンプ、10.30・・・保護膜。 ス、八 代理人 弁理士  鈴 木 章 夫、′漫+ 、 、j
’H’、′ 第3図

Claims (2)

    【特許請求の範囲】
  1. (1)半導体基板の一主面に設けた第1の絶縁膜上に形
    成した第1の金属膜と、この第1の金属膜上に形成し、
    第1の金属膜の一部を露呈するように開孔した第2の絶
    縁膜と、この第2の絶縁膜の開孔よりも大きい寸法で前
    記第1の金属膜上に形成した第2及び第3の金属膜と、
    前記第2の絶縁膜の開孔の内側において前記第3の金属
    膜上に形成した金属バンプとを備えることを特徴とする
    半導体装置。
  2. (2)半導体基板の一主面に設けた第1の絶縁膜上に第
    1の金属膜を形成する工程と、この第1の金属膜上に第
    2の絶縁膜を形成し、かつその一部に前記第1の金属膜
    を露呈させる第1の開孔を開設する工程と、前記第1の
    金属膜の露呈部分に前記第1の開孔よりも大きな寸法の
    第2及び第3の金属膜を形成する工程と、この第2、第
    3の金属膜上に感光性膜を形成しかつ前記第1の開孔の
    内側にこれよりも小さな第2の開孔を開設する工程と、
    この第2の開孔を通して前記第2、第3の金属膜上に電
    極バンプをメッキ法により形成する工程と、この電極バ
    ンプの下側にのみ前記感光性膜を残し、この電極バンプ
    と感光性膜とをマスクにして前記第2の金属膜をエッチ
    ングする工程とを含むことを特徴とする半導体装置の製
    造方法。
JP61178838A 1986-07-31 1986-07-31 半導体装置及びその製造方法 Pending JPS6336548A (ja)

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