JP2791768B2 - 半導体装置の金属配線の形成方法 - Google Patents
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Description
【０００１】
【発明が属する技術分野】本発明は、半導体集積回路の
配線に関するもので、特に伝導線と接続ホールを自己整
合的に形成して、配線の抵抗を減少させ、配線の信頼性
を改善した半導体装置の金属配線およびその形成方法に
関する。
配線に関するもので、特に伝導線と接続ホールを自己整
合的に形成して、配線の抵抗を減少させ、配線の信頼性
を改善した半導体装置の金属配線およびその形成方法に
関する。
【０００２】
【従来の技術】一般的に、アルミニウムとその合金薄膜
は電気伝導度が高く、乾式エッチングによるパターン形
成が容易で、シリコン酸化膜との接着性が優れている同
時に、比較的に価格が低廉であるので、半導体回路の配
線材料として広く使用されてきた。しかし、集積回路の
集積度の増加にともなって、素子の大きさが減少し、配
線が微細化、多層化されるので、段差を有する部分、コ
ンタクト、ビア等の接続ホールの内部において、ステッ
プカバレージが重要視されてきた。金属配線の形成方法
にスパッタリングを適用すると、上記のように屈曲を有
する部分においては、シャドー効果（Shadow Effect）
によって部分的に配線膜の厚さが薄く形成される。特に
縦横比が１以上の接続ホールにおいてより深刻に現れ
る。従って、このような物理的な堆積方法の代わりに、
均一な厚さで配線膜を堆積することができるＣＶＤが導
入されて、タングステン膜を減圧ＣＶＤによって形成す
ることによって、ステップカバレージを改善する研究が
進行されたが、タングステン配線膜は、アルミニウム配
線膜に比して、比抵抗が２倍以上になるので、配線膜と
して適用することが難しい。
は電気伝導度が高く、乾式エッチングによるパターン形
成が容易で、シリコン酸化膜との接着性が優れている同
時に、比較的に価格が低廉であるので、半導体回路の配
線材料として広く使用されてきた。しかし、集積回路の
集積度の増加にともなって、素子の大きさが減少し、配
線が微細化、多層化されるので、段差を有する部分、コ
ンタクト、ビア等の接続ホールの内部において、ステッ
プカバレージが重要視されてきた。金属配線の形成方法
にスパッタリングを適用すると、上記のように屈曲を有
する部分においては、シャドー効果（Shadow Effect）
によって部分的に配線膜の厚さが薄く形成される。特に
縦横比が１以上の接続ホールにおいてより深刻に現れ
る。従って、このような物理的な堆積方法の代わりに、
均一な厚さで配線膜を堆積することができるＣＶＤが導
入されて、タングステン膜を減圧ＣＶＤによって形成す
ることによって、ステップカバレージを改善する研究が
進行されたが、タングステン配線膜は、アルミニウム配
線膜に比して、比抵抗が２倍以上になるので、配線膜と
して適用することが難しい。
【０００３】従って、接続ホールにプラグを形成する方
法が開発されている。このプラグは、選択ＣＶＤを利用
して、接続ホール内に露出された基板を通じて、選択的
にタングステン膜を成長させることによって形成する。
プラグを形成するための他の方法としては、バリア金属
膜または接着層を形成した後、全面にタングステン膜を
堆積し、堆積厚さ以上にエッチ・バックすることによっ
て形成する方法もある。しかし、選択ＣＶＤにおいて
は、絶縁膜上に成長されないようにることが難しく、全
面堆積の後、エッチ・バックする方法においては、高い
縦横比を有する接続ホールに信頼性のあるバリア層また
は接着層を形成する必要がある。このためには、コリメ
ーター（Collimator）またはＣＶＤ法によって、接続ホ
ールの下面または、側壁にタングステンの核が生成され
る最少の厚さ以上を確保することが重要である。一方、
接続ホールの奥行きは、絶縁膜の平坦化の程度によって
異なるので、接続ホールの表面とプラグの表面は異なる
ようになり、実質的にはプラグの表面がさらに低くな
る。
法が開発されている。このプラグは、選択ＣＶＤを利用
して、接続ホール内に露出された基板を通じて、選択的
にタングステン膜を成長させることによって形成する。
プラグを形成するための他の方法としては、バリア金属
膜または接着層を形成した後、全面にタングステン膜を
堆積し、堆積厚さ以上にエッチ・バックすることによっ
て形成する方法もある。しかし、選択ＣＶＤにおいて
は、絶縁膜上に成長されないようにることが難しく、全
面堆積の後、エッチ・バックする方法においては、高い
縦横比を有する接続ホールに信頼性のあるバリア層また
は接着層を形成する必要がある。このためには、コリメ
ーター（Collimator）またはＣＶＤ法によって、接続ホ
ールの下面または、側壁にタングステンの核が生成され
る最少の厚さ以上を確保することが重要である。一方、
接続ホールの奥行きは、絶縁膜の平坦化の程度によって
異なるので、接続ホールの表面とプラグの表面は異なる
ようになり、実質的にはプラグの表面がさらに低くな
る。
【０００４】これに対して、ＣＶＤによってアルミニウ
ムを主にする配線膜を形成するようになると、ステップ
カバレージが改善されると同時に、リソグラフィ及びエ
ッチング工程等の既存のスパッタリングによる、アルミ
ニウム配線膜技術の周辺関連工程等との連続性を維持す
ることができるので有利である。一方、Ｃｕはアルミニ
ウムに比して比抵抗が低く、エレクトロマイグレーショ
ンまたはストレスマイグレーションの特性が優れている
ので、信頼性をさらに改善することができる。このよう
なＣｕは、スパッタリングまたはＣＶＤによって膜を形
成する方法が研究されている。しかし、アルミニウムを
エッチングする時、有利に使用されるハロゲン化合物を
利用した方法を、Ｃｕを使用した金属配線形成に利用す
る場合は、Ｃｕのハロゲン化合物の蒸気圧が低いので、
適用できるエッチング速度を得るために、操業温度を５
００℃近くまで上昇させる必要がある。従って、Ｃｕの
場合は、エッチングによる直接パターニングの代わり
に、配線パターンの模様で基板にトレンチを形成し、Ｃ
ｕ膜を堆積した後、ＣＭＰ（Chemical Mechanical Poli
shing）法によってエッチ・バックして、埋設された伝
導線を作る方法と、コンタクト、ビア等の接続ホール
に、下部伝導層をシード（Seed）とした、垂直成長（Ve
rtical Growth）を通じて、選択的にプラグを形成する
方法を使用している。
ムを主にする配線膜を形成するようになると、ステップ
カバレージが改善されると同時に、リソグラフィ及びエ
ッチング工程等の既存のスパッタリングによる、アルミ
ニウム配線膜技術の周辺関連工程等との連続性を維持す
ることができるので有利である。一方、Ｃｕはアルミニ
ウムに比して比抵抗が低く、エレクトロマイグレーショ
ンまたはストレスマイグレーションの特性が優れている
ので、信頼性をさらに改善することができる。このよう
なＣｕは、スパッタリングまたはＣＶＤによって膜を形
成する方法が研究されている。しかし、アルミニウムを
エッチングする時、有利に使用されるハロゲン化合物を
利用した方法を、Ｃｕを使用した金属配線形成に利用す
る場合は、Ｃｕのハロゲン化合物の蒸気圧が低いので、
適用できるエッチング速度を得るために、操業温度を５
００℃近くまで上昇させる必要がある。従って、Ｃｕの
場合は、エッチングによる直接パターニングの代わり
に、配線パターンの模様で基板にトレンチを形成し、Ｃ
ｕ膜を堆積した後、ＣＭＰ（Chemical Mechanical Poli
shing）法によってエッチ・バックして、埋設された伝
導線を作る方法と、コンタクト、ビア等の接続ホール
に、下部伝導層をシード（Seed）とした、垂直成長（Ve
rtical Growth）を通じて、選択的にプラグを形成する
方法を使用している。
【０００５】半導体素子の集積度の増加によって、伝導
線の幅と接続ホールの大きさが減少するので、配線の抵
抗と信頼性の低下を防止するために、伝導線と接続ホー
ルの整列余裕度の確保が重要になる。すなわち、伝導線
と接続ホールが誤整列されると、その相互の接触面積が
減少されるようになり、電流密度が増加するようになる
ので、信頼性が低下される。その上に、配線間隔は実質
的に減少する結果を招くので、配線間のクローストーク
が発生し、寄生容量が増加するので、回路の動作速度に
よくない影響を及ぼすようになる。
線の幅と接続ホールの大きさが減少するので、配線の抵
抗と信頼性の低下を防止するために、伝導線と接続ホー
ルの整列余裕度の確保が重要になる。すなわち、伝導線
と接続ホールが誤整列されると、その相互の接触面積が
減少されるようになり、電流密度が増加するようになる
ので、信頼性が低下される。その上に、配線間隔は実質
的に減少する結果を招くので、配線間のクローストーク
が発生し、寄生容量が増加するので、回路の動作速度に
よくない影響を及ぼすようになる。
【０００６】上記のような問題点を解決するために提示
された技術が、ＮＥＣ社で、１９９２年ＩＥＤＭで発表
した（ｐ．３０５）セルフ・アライン・コンタクト技術
である。以下、添付図面を参照して、従来の技術に従う
半導体装置の金属配線形成に関して説明する。図１は、
従来の技術による金属配線の工程断面図である。セルフ
・アライン・コンタクト技術は、接続ホールが伝導線の
幅方向に対してのみ整列されるように形成する、平坦化
された埋設配線の形成方法によって、トレンチに伝導線
と平行な方向に接続ホールの角を自己整合的に形成させ
るものである。
された技術が、ＮＥＣ社で、１９９２年ＩＥＤＭで発表
した（ｐ．３０５）セルフ・アライン・コンタクト技術
である。以下、添付図面を参照して、従来の技術に従う
半導体装置の金属配線形成に関して説明する。図１は、
従来の技術による金属配線の工程断面図である。セルフ
・アライン・コンタクト技術は、接続ホールが伝導線の
幅方向に対してのみ整列されるように形成する、平坦化
された埋設配線の形成方法によって、トレンチに伝導線
と平行な方向に接続ホールの角を自己整合的に形成させ
るものである。
【０００７】まず、図１（ａ）のように、素子が形成さ
れた半導体基板（図面に図示されていない）上の平坦化
された絶縁層（１）上に、エッチング阻止膜（２）を形
成する。次いで、図１（ｂ）のように、上記エッチング
阻止膜（２）と、その下部の絶縁層（１）を選択的にエ
ッチングして、伝導線トレンチ（３）を形成する。次
に、図１（ｃ）のように、感光膜（４）を塗布しパター
ニングする。さらに、パターニングされた感光膜（４）
をマスクとして、絶縁層を選択的に除去して、自己整合
的に接続ホール（５）を形成する。このとき、トレンチ
（３）と接続ホール（５）のパターンは、相互にオーバ
ーラップされて形成される。最後に、図１（ｄ）のよう
に、金属膜（タングステン等の）をトレンチ（３）およ
び接続ホール（５）に充填した後、化学機械的研摩（Ｃ
ＭＰ）工程によってエッチ・バックして、プラグと埋設
配線を形成する。
れた半導体基板（図面に図示されていない）上の平坦化
された絶縁層（１）上に、エッチング阻止膜（２）を形
成する。次いで、図１（ｂ）のように、上記エッチング
阻止膜（２）と、その下部の絶縁層（１）を選択的にエ
ッチングして、伝導線トレンチ（３）を形成する。次
に、図１（ｃ）のように、感光膜（４）を塗布しパター
ニングする。さらに、パターニングされた感光膜（４）
をマスクとして、絶縁層を選択的に除去して、自己整合
的に接続ホール（５）を形成する。このとき、トレンチ
（３）と接続ホール（５）のパターンは、相互にオーバ
ーラップされて形成される。最後に、図１（ｄ）のよう
に、金属膜（タングステン等の）をトレンチ（３）およ
び接続ホール（５）に充填した後、化学機械的研摩（Ｃ
ＭＰ）工程によってエッチ・バックして、プラグと埋設
配線を形成する。
【０００８】
【発明が解決しようとする課題】しかし、上記のような
従来のセルフ・アライン・コンタクト技術を利用した金
属配線においては、下記のような問題点がある。トレン
チに対して接続ホールが、伝導線の長手方向にはセルフ
・アラインされるが、伝導線の長手方向の垂直方向に
は、自己整合的には整列されない。すなわち、接続ホー
ルが伝導線の長手方向に対する垂直方向には誤整列が発
生することがある。こののような誤整列は結果的に、配
線間の間隔が狭くなることを意味する。また、トレンチ
と接続ホールを形成するためには、２回のリソグラフィ
及びエッチング工程を行わなければならないということ
等の工程の複雑性がある。本発明は、上記のような従来
の金属配線の問題点を解決するためのもので、伝導線と
接続ホールを自己整合的に形成して、配線の抵抗と信頼
性を改善した半導体装置の金属配線およびその形成方法
を提供することが目的である。
従来のセルフ・アライン・コンタクト技術を利用した金
属配線においては、下記のような問題点がある。トレン
チに対して接続ホールが、伝導線の長手方向にはセルフ
・アラインされるが、伝導線の長手方向の垂直方向に
は、自己整合的には整列されない。すなわち、接続ホー
ルが伝導線の長手方向に対する垂直方向には誤整列が発
生することがある。こののような誤整列は結果的に、配
線間の間隔が狭くなることを意味する。また、トレンチ
と接続ホールを形成するためには、２回のリソグラフィ
及びエッチング工程を行わなければならないということ
等の工程の複雑性がある。本発明は、上記のような従来
の金属配線の問題点を解決するためのもので、伝導線と
接続ホールを自己整合的に形成して、配線の抵抗と信頼
性を改善した半導体装置の金属配線およびその形成方法
を提供することが目的である。
【０００９】
【課題を解決するための手段】本発明の半導体装置の金
属配線は、下層金属配線または、不純物拡散領域上に形
成される絶縁層と、上記絶縁層に埋設され、下層金属配
線または、不純物拡散領域に接続される接続プラグと、
上記絶縁層に埋設され、接続プラグに連結されてその上
側に形成される第１パターン層と、上記第１パターン層
の内側に島の形状に、最小限１つ以上形成される第２パ
ターン層とを有することを特徴とする。
属配線は、下層金属配線または、不純物拡散領域上に形
成される絶縁層と、上記絶縁層に埋設され、下層金属配
線または、不純物拡散領域に接続される接続プラグと、
上記絶縁層に埋設され、接続プラグに連結されてその上
側に形成される第１パターン層と、上記第１パターン層
の内側に島の形状に、最小限１つ以上形成される第２パ
ターン層とを有することを特徴とする。
【００１０】
【発明の実施の形態】以下、添付図面を参考にして、本
発明の半導体装置の金属配線およびその形成方法に関し
て説明すると、下記の通りである。図２は 本発明によ
る金属配線構造を示すレイアウト図であり、図３は図２
のＡ−Ａ’、Ｂ−Ｂ’線に沿った金属配線の構造断面図
である。本発明は、接続ホールが伝導線の長手方向と、
その長手方向と垂直方向に対してともに自己整合的に整
列されるようにして、伝導線と接続プラグ間の接触面積
を確保して、金属配線を形成するものである。
発明の半導体装置の金属配線およびその形成方法に関し
て説明すると、下記の通りである。図２は 本発明によ
る金属配線構造を示すレイアウト図であり、図３は図２
のＡ−Ａ’、Ｂ−Ｂ’線に沿った金属配線の構造断面図
である。本発明は、接続ホールが伝導線の長手方向と、
その長手方向と垂直方向に対してともに自己整合的に整
列されるようにして、伝導線と接続プラグ間の接触面積
を確保して、金属配線を形成するものである。
【００１１】本発明の半導体装置の金属配線は、大別し
てウインドー領域（２１）と、上記ウインドー領域（２
１）に連結される伝導線領域（２２）から構成される。
以下の説明は図４も参照のこと。上記ウインドー領域
（２１）は、ソース／ドレン領域が形成された後、また
は下層の金属が配線された後、絶縁層（２０）に所定の
広さで形成される第１トレンチ（２７）と、上記第１ト
レンチ（２７）が形成された部分に、第１トレンチ（２
７）より狭い面積で形成される第２トレンチ（２９）を
備えている。第２トレンチ（２９）には、下層の金属配
線または、不純物拡散領域にコンタクトされる接続プラ
グ（２４）が形成され、その上側の第１トレンチ（２
７）には、接続プラグ（２４）より広い面積を有する第
１パターン層（２３）が形成される。
てウインドー領域（２１）と、上記ウインドー領域（２
１）に連結される伝導線領域（２２）から構成される。
以下の説明は図４も参照のこと。上記ウインドー領域
（２１）は、ソース／ドレン領域が形成された後、また
は下層の金属が配線された後、絶縁層（２０）に所定の
広さで形成される第１トレンチ（２７）と、上記第１ト
レンチ（２７）が形成された部分に、第１トレンチ（２
７）より狭い面積で形成される第２トレンチ（２９）を
備えている。第２トレンチ（２９）には、下層の金属配
線または、不純物拡散領域にコンタクトされる接続プラ
グ（２４）が形成され、その上側の第１トレンチ（２
７）には、接続プラグ（２４）より広い面積を有する第
１パターン層（２３）が形成される。
【００１２】伝導線領域（２２）は、上記第１パターン
層（２３）が連結、形成され、その第１パターン層（２
３）の内側に、それぞれ孤立して島の形態となった第２
パターン層（２５）が最小限１つ形成される。上記第２
パターン層（２５）は、導電性物質でない絶縁物質から
構成される。そして、互いに隣接する第２パターン層
（２５）の間隔（Ｓ）は、ウインドー領域（２１）の第
１パターン層（２３）の幅と、接続プラグ（２４）の幅
の差異（Ｗ）より、狭いかまたは同じである。接続プラ
グ（２４）と、第１パターン層（２３）は、同一の導電
性物質から構成される。
層（２３）が連結、形成され、その第１パターン層（２
３）の内側に、それぞれ孤立して島の形態となった第２
パターン層（２５）が最小限１つ形成される。上記第２
パターン層（２５）は、導電性物質でない絶縁物質から
構成される。そして、互いに隣接する第２パターン層
（２５）の間隔（Ｓ）は、ウインドー領域（２１）の第
１パターン層（２３）の幅と、接続プラグ（２４）の幅
の差異（Ｗ）より、狭いかまたは同じである。接続プラ
グ（２４）と、第１パターン層（２３）は、同一の導電
性物質から構成される。
【００１３】上記のような本発明の半導体装置の金属配
線は、下記のような工程によって形成される。図４は、
本発明による金属配線の工程断面図である。本発明の金
属配線はその形成工程を大別して２段階に分けられる。
まず、第１段階の工程は、下層金属配線および不純物拡
散領域に直接接続されるウインドー領域（２１）の、第
１、２トレンチ（２７）、（２９）を形成するものであ
り、第２段階の工程は、上記ウインドー領域（２１）お
よび伝導線領域（２２）に、第１パターン層（２３）を
形成するものである。上記の第１段階において、伝導線
領域（２２）には第２パターン層（２５）が形成され
る。
線は、下記のような工程によって形成される。図４は、
本発明による金属配線の工程断面図である。本発明の金
属配線はその形成工程を大別して２段階に分けられる。
まず、第１段階の工程は、下層金属配線および不純物拡
散領域に直接接続されるウインドー領域（２１）の、第
１、２トレンチ（２７）、（２９）を形成するものであ
り、第２段階の工程は、上記ウインドー領域（２１）お
よび伝導線領域（２２）に、第１パターン層（２３）を
形成するものである。上記の第１段階において、伝導線
領域（２２）には第２パターン層（２５）が形成され
る。
【００１４】上記のような２段階の金属配線の形成工程
を詳細に説明する。まず、図４（ａ）のように、下部配
線または不純物拡散領域が形成された基板上に、絶縁層
（２０）を形成した後、上記絶縁層（２０）上に、第１
エッチング阻止膜（２６）を形成する。このとき、上記
絶縁層（２０）は、酸化膜または不純物がドーピングさ
れた酸化膜であって、ＢＰＳＧまたは、ポリイミド等の
有機性絶縁膜を使用して形成する。この第１エッチング
阻止膜（２６）は、上記絶縁層（２０）とエッチング選
択性がある酸化膜または、窒化膜等の絶縁物質を使用し
て形成する。次いで、上記第１エッチング阻止膜（２
６）、絶縁層（２０）を感光膜パターンをマスクとして
利用して、選択的にエッチングして、ウインドー領域
（２１）および伝導線領域（２２）に第１トレンチ（２
７）を形成する。
を詳細に説明する。まず、図４（ａ）のように、下部配
線または不純物拡散領域が形成された基板上に、絶縁層
（２０）を形成した後、上記絶縁層（２０）上に、第１
エッチング阻止膜（２６）を形成する。このとき、上記
絶縁層（２０）は、酸化膜または不純物がドーピングさ
れた酸化膜であって、ＢＰＳＧまたは、ポリイミド等の
有機性絶縁膜を使用して形成する。この第１エッチング
阻止膜（２６）は、上記絶縁層（２０）とエッチング選
択性がある酸化膜または、窒化膜等の絶縁物質を使用し
て形成する。次いで、上記第１エッチング阻止膜（２
６）、絶縁層（２０）を感光膜パターンをマスクとして
利用して、選択的にエッチングして、ウインドー領域
（２１）および伝導線領域（２２）に第１トレンチ（２
７）を形成する。
【００１５】そして、図４（ｂ）のように、上記絶縁層
（２０）と、エッチング選択性がある絶縁物質層（２
８）を第１トレンチ（２７）を含む全面に形成する。こ
の絶縁物質層（２８）は、ウインドー領域（２１）の余
裕幅（Ｗ）に相当する厚さに形成する。これは、伝導線
領域（２２）の第１トレンチ（２７）を実質的に充填す
ることができる厚さであることを意味する。次いで、図
４の（ｃ）のように、上記絶縁物質層をエッチ・バック
して、第２エッチング阻止膜（２８）を形成する。この
とき、ウインドー領域（２１）の第１トレンチ（２７）
には、その周りに側壁の形態に絶縁物質が残るようにな
り、伝導線領域（２２）の第１トレンチ（２７）には完
全に埋め込まれた絶縁物質が残るようになる。
（２０）と、エッチング選択性がある絶縁物質層（２
８）を第１トレンチ（２７）を含む全面に形成する。こ
の絶縁物質層（２８）は、ウインドー領域（２１）の余
裕幅（Ｗ）に相当する厚さに形成する。これは、伝導線
領域（２２）の第１トレンチ（２７）を実質的に充填す
ることができる厚さであることを意味する。次いで、図
４の（ｃ）のように、上記絶縁物質層をエッチ・バック
して、第２エッチング阻止膜（２８）を形成する。この
とき、ウインドー領域（２１）の第１トレンチ（２７）
には、その周りに側壁の形態に絶縁物質が残るようにな
り、伝導線領域（２２）の第１トレンチ（２７）には完
全に埋め込まれた絶縁物質が残るようになる。
【００１６】さらに、図４（ｄ）のように、上記第１、
２エッチング阻止膜（２６）、（２８）をマスクとし
て、上記絶縁層（２０）を選択的にエッチングして、ウ
インドー領域（２１）の第１トレンチ（２７）のほぼ中
央部に、第１トレンチ（２７）より狭い幅の第２トレン
チ（２９）を形成する。次いで、図４（ｅ）、（ｆ）の
ように、マスクとして使用された第１、２エッチング阻
止膜（２６）、（２８）を除去し、第１、２トレンチ
（２７）、（２９）を含む全面に、Ａｌ、Ａｇ、Ｃｕ等
の金属物質または、これに合金元素が添加された合金膜
または、これらの積層膜を塗布し、乾式エッチングまた
はＣＭＰ工程等で、上記絶縁層（２０）の最上層の高さ
と同一に残るようにエッチ・バックして、金属配線を形
成する。上記金属配線は、第２トレンチ（２９）に形成
される接続プラグ（２４）を含む。
２エッチング阻止膜（２６）、（２８）をマスクとし
て、上記絶縁層（２０）を選択的にエッチングして、ウ
インドー領域（２１）の第１トレンチ（２７）のほぼ中
央部に、第１トレンチ（２７）より狭い幅の第２トレン
チ（２９）を形成する。次いで、図４（ｅ）、（ｆ）の
ように、マスクとして使用された第１、２エッチング阻
止膜（２６）、（２８）を除去し、第１、２トレンチ
（２７）、（２９）を含む全面に、Ａｌ、Ａｇ、Ｃｕ等
の金属物質または、これに合金元素が添加された合金膜
または、これらの積層膜を塗布し、乾式エッチングまた
はＣＭＰ工程等で、上記絶縁層（２０）の最上層の高さ
と同一に残るようにエッチ・バックして、金属配線を形
成する。上記金属配線は、第２トレンチ（２９）に形成
される接続プラグ（２４）を含む。
【００１７】ＣＭＰ工程によって伝導線をパターニング
する場合は、研摩剤としてシリカ、アルミナ等の研摩因
子と、Ｈ3ＰＯ4、Ｈ2ＳＯ4、ＡｇＮＯ3等の酸、そして
Ｈ2Ｏ2、ＨＯＣＬ等の酸化剤が含まれたスラリーを使用
する。上記の金属配線を形成するための導電性物質層
は、スパッタリングのような物理的な堆積方法または、
減圧ＣＶＤ等で堆積する。
する場合は、研摩剤としてシリカ、アルミナ等の研摩因
子と、Ｈ3ＰＯ4、Ｈ2ＳＯ4、ＡｇＮＯ3等の酸、そして
Ｈ2Ｏ2、ＨＯＣＬ等の酸化剤が含まれたスラリーを使用
する。上記の金属配線を形成するための導電性物質層
は、スパッタリングのような物理的な堆積方法または、
減圧ＣＶＤ等で堆積する。
【００１８】
【発明の効果】上記のような本発明の半導体装置の金属
配線は、下記のような効果がある。第１に、接続ホール
の全ての角が、金属配線内に自己整合的に整列されて、
接続面積を確保することによって、配線の抵抗と信頼性
が改善される。第２に、第１、２トレンチからなる接続
ホールと、金属配線の２つパターンを、１回のリソグラ
フィ及びエッチング工程によって形成することができる
ので、工程を単純化させる効果がある。
配線は、下記のような効果がある。第１に、接続ホール
の全ての角が、金属配線内に自己整合的に整列されて、
接続面積を確保することによって、配線の抵抗と信頼性
が改善される。第２に、第１、２トレンチからなる接続
ホールと、金属配線の２つパターンを、１回のリソグラ
フィ及びエッチング工程によって形成することができる
ので、工程を単純化させる効果がある。
【図１】 従来の技術による金属配線の工程断面図
【図２】 本発明による金属配線構造を示すレイアウト
図
図
【図３】 図２のＡ−Ａ’、Ｂ−Ｂ’線に沿った金属配
線の構造断面図
線の構造断面図
【図４】 本発明による金属配線の工程断面図
２０： 絶縁層 ２１： ウインドー領域 ２２： 伝導線領域 ２３： 第１伝導線のパターン層 ２４： 接続プラグ ２５： 第２伝導線のパターン層 ２６： 第１エッチング阻止膜 ２７： 第１トレンチ ２８： 第２エッチング阻止膜 ２９： 第２トレンチ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768
Claims (3)
- 【請求項１】 （ａ）基板上に絶縁層、第１エッチング
阻止膜を形成する工程と、（ｂ）前記第１エッチング阻止膜および前記絶縁層の選
択的な除去をして第１トレンチを形成する工程であっ
て、前記第１トレンチの領域中、接続プラグ形成予定領
域の上方以外の埋設伝導層形成予定領域は、前記選択的
な除去において前記第１エッチング阻止膜および前記絶
縁層が残されて形成された孤立した島状の少なくとも１
つの補助パターンを囲んでおり、もって、前記接続プラ
グ形成予定領域の上方以外の前記埋設伝導層形成予定領
域は所定の開口幅以下の領域に区画されている、第１ト
レンチを形成する工程と 、（ｃ）全面に第２エッチング阻止膜を形成する工程と 、（ｄ）前記第２エッチング阻止膜を、前記第１トレンチ
の側面にのみ残るようにエッチ・バックして、前記接続
プラグ形成予定領域の上方において前記絶縁層を露出さ
せる、前記第２エッチング阻止膜をエッチ・バックする
工程と 、（ｅ）前記第１エッチング阻止膜および前記第２エッチ
ング阻止膜をマスクとして、前記第１トレンチ内の、前
記露出された前記絶縁層をエッチングして、前記接続プ
ラグ形成予定領域に第２トレンチを形成する工程と 、（ｆ）前記第１エッチング阻止膜および前記第２エッチ
ング阻止膜を除去し、前記第２トレンチおよび前記第１
トレンチに接続プラグおよび埋設伝導層を形成する工程 とを備え、前記接続プラグ形成予定領域の上方以外の前
記埋設伝導層形成予定領域における前記所定の開口幅
は、前記工程（ｄ）において前記第２エッチング阻止膜
が残るように選択されている、ことを特徴とする半導体
装置の金属配線の形成方法 。 - 【請求項２】 絶縁層を形成する前に、基板にソース／
ドレン領域を形成することを特徴とする請求項１記載の
半導体装置の金属配線の形成方法。 - 【請求項３】 絶縁層を形成する前に、基板上に下部配
線を形成することを特徴とする請求項１記載の半導体装
置の金属配線の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960016460A KR100215847B1 (ko) | 1996-05-16 | 1996-05-16 | 반도체 장치의 금속 배선 및 그의 형성 방법 |
| KR16460/1996 | 1996-05-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09306908A JPH09306908A (ja) | 1997-11-28 |
| JP2791768B2 true JP2791768B2 (ja) | 1998-08-27 |
Family
ID=19458915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8353934A Expired - Fee Related JP2791768B2 (ja) | 1996-05-16 | 1996-12-19 | 半導体装置の金属配線の形成方法 |
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|---|---|
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| KR (1) | KR100215847B1 (ja) |
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|---|---|---|---|---|
| JP3500308B2 (ja) * | 1997-08-13 | 2004-02-23 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積回路 |
| US6121126A (en) * | 1998-02-25 | 2000-09-19 | Micron Technologies, Inc. | Methods and structures for metal interconnections in integrated circuits |
| US6143655A (en) | 1998-02-25 | 2000-11-07 | Micron Technology, Inc. | Methods and structures for silver interconnections in integrated circuits |
| US6492694B2 (en) | 1998-02-27 | 2002-12-10 | Micron Technology, Inc. | Highly conductive composite polysilicon gate for CMOS integrated circuits |
| US6815303B2 (en) * | 1998-04-29 | 2004-11-09 | Micron Technology, Inc. | Bipolar transistors with low-resistance emitter contacts |
| JP3111977B2 (ja) * | 1998-05-15 | 2000-11-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6200901B1 (en) * | 1998-06-10 | 2001-03-13 | Micron Technology, Inc. | Polishing polymer surfaces on non-porous CMP pads |
| US6303272B1 (en) * | 1998-11-13 | 2001-10-16 | International Business Machines Corporation | Process for self-alignment of sub-critical contacts to wiring |
| JP2000294639A (ja) * | 1999-04-09 | 2000-10-20 | Oki Electric Ind Co Ltd | 半導体装置 |
| US6228691B1 (en) * | 1999-06-30 | 2001-05-08 | Intel Corp. | Silicon-on-insulator devices and method for producing the same |
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| JP3819670B2 (ja) * | 2000-04-14 | 2006-09-13 | 富士通株式会社 | ダマシン配線を有する半導体装置 |
| JP3895987B2 (ja) * | 2001-12-27 | 2007-03-22 | 株式会社東芝 | 半導体装置およびその製造方法 |
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| US7466021B2 (en) * | 2003-11-17 | 2008-12-16 | Interconnect Portfolio, Llp | Memory packages having stair step interconnection layers |
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| US20060072257A1 (en) * | 2004-09-30 | 2006-04-06 | International Business Machines Corporation | Device and method for reducing dishing of critical on-chip interconnect lines |
| US7344994B2 (en) * | 2005-02-22 | 2008-03-18 | Lexmark International, Inc. | Multiple layer etch stop and etching method |
| US20110115047A1 (en) * | 2009-11-13 | 2011-05-19 | Francois Hebert | Semiconductor process using mask openings of varying widths to form two or more device structures |
| KR101709172B1 (ko) | 2010-11-25 | 2017-02-22 | 삼성전자 주식회사 | 반도체 소자의 제조방법 |
| DE102011081768A1 (de) | 2011-08-30 | 2013-02-28 | Voith Patent Gmbh | Stützelement und Walze |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0393635B1 (en) * | 1989-04-21 | 1997-09-03 | Nec Corporation | Semiconductor device having multi-level wirings |
| JPH0388351A (ja) * | 1989-08-31 | 1991-04-12 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH03154341A (ja) * | 1989-11-10 | 1991-07-02 | Toshiba Corp | 半導体装置 |
| JPH05175191A (ja) * | 1991-10-22 | 1993-07-13 | Mitsubishi Electric Corp | 積層導電配線 |
| JP3271203B2 (ja) * | 1992-12-25 | 2002-04-02 | ソニー株式会社 | 半導体装置の製造方法 |
| JP2655469B2 (ja) * | 1993-06-30 | 1997-09-17 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
| US5635426A (en) | 1993-08-26 | 1997-06-03 | Fujitsu Limited | Method of making a semiconductor device having a silicide local interconnect |
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| US5635423A (en) * | 1994-10-11 | 1997-06-03 | Advanced Micro Devices, Inc. | Simplified dual damascene process for multi-level metallization and interconnection structure |
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| JPH10107140A (ja) * | 1996-09-26 | 1998-04-24 | Nec Corp | 多層配線半導体装置とその製造方法 |
-
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- 1996-05-16 KR KR1019960016460A patent/KR100215847B1/ko not_active IP Right Cessation
- 1996-12-19 JP JP8353934A patent/JP2791768B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-04 DE DE19704149A patent/DE19704149B4/de not_active Expired - Lifetime
- 1997-05-07 US US08/852,293 patent/US5960313A/en not_active Expired - Lifetime
-
1999
- 1999-07-08 US US09/348,820 patent/US6169326B1/en not_active Expired - Lifetime
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| DE19704149B4 (de) | 2006-03-30 |
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