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KR101709172B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR101709172B1
KR101709172B1 KR1020100118102A KR20100118102A KR101709172B1 KR 101709172 B1 KR101709172 B1 KR 101709172B1 KR 1020100118102 A KR1020100118102 A KR 1020100118102A KR 20100118102 A KR20100118102 A KR 20100118102A KR 101709172 B1 KR101709172 B1 KR 101709172B1
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Abstract

복수개의 홀 패턴들을 가지는 반도체 소자의 제조방법을 개시한다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법은 제1 방향으로 신장되는 복수개의 제1 라인 패턴 및 제1 스페이스 패턴을 형성하는 단계; 상기 복수개의 제1 라인 패턴 및 제1 스페이스 패턴 상에서 제2 방향으로 신장되는 복수개의 제2 라인 패턴 및 제2 스페이스 패턴을 형성하는 단계; 상기 제1 스페이스 패턴과 상기 제2 스페이스 패턴이 교차하는 영역에 제1 홀 패턴을 형성하는 단계; 및 상기 제1 라인 패턴과 상기 제2 라인 패턴이 교차하는 영역에 제2 홀 패턴을 형성하는 단계;를 포함한다.

Description

반도체 소자의 제조방법{Method for fabricating semiconductor device}
본 발명의 기술적 사상은 반도체 소자의 제조방법에 관한 것으로, 특히 복수개의 홀 패턴들을 가지는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 따라서 미세한 반도체 소자의 제조방법에 있어서 다양한 문제점이 발생하게 된다.
본 발명의 기술적 사상의 목적은 복수개의 홀 패턴들을 가지는 반도체 소자를 효과적으로 형성할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명의 목적을 달성하기 위하여, 본 발명의 일측면에 따른 반도체 소자의 제조방법은 제1 방향으로 신장되는 복수개의 제1 라인 패턴 및 제1 스페이스 패턴을 형성하는 단계; 상기 복수개의 제1 라인 패턴 및 제1 스페이스 패턴 상에서 제2 방향으로 신장되는 복수개의 제2 라인 패턴 및 제2 스페이스 패턴을 형성하는 단계; 상기 제1 스페이스 패턴과 상기 제2 스페이스 패턴이 교차하는 영역에 제1 홀 패턴을 형성하는 단계; 및 상기 제1 라인 패턴과 상기 제2 라인 패턴이 교차하는 영역에 제2 홀 패턴을 형성하는 단계;를 포함한다.
상기 제1 방향과 상기 제2 방향은 서로 평행하지 않으며, 예를 들어, 상기 제1 방향과 상기 제2 방향은 서로 수직일 수 있다.
상기 복수개의 제1 라인 패턴 및 제1 스페이스 패턴은 상기 제1 라인 패턴과 상기 제1 스페이스 패턴이 서로 접하면서 반복되어 배치될 수 있으며, 상기 제1 라인 패턴과 상기 제1 스페이스 패턴은 단차를 형성하며 연속적으로 이어지며, 상기 제1 라인 패턴이 상기 제1 스페이스 패턴보다 더 높을 수 있다.
상기 복수개의 제2 라인 패턴 및 제2 스페이스 패턴은 상기 제2 라인 패턴과 상기 제2 스페이스 패턴이 서로 접하면서 반복되어 배치될 수 있으며, 상기 제2 라인 패턴과 상기 제2 스페이스 패턴은 단차를 형성하며 연속적으로 이어지며, 상기 제2 라인 패턴이 상기 제2 스페이스 패턴보다 더 높을 수 있다.
상기 복수개의 제1 라인 패턴 및 제1 스페이스 패턴을 형성하는 단계는 제1 물질층, 상기 제1 물질층과 식각율이 다른 제2 물질층, 상기제2 물질층과 식각율이 다른 제3 물질층, 상기 제3 물질층과 식각율이 다른 제4 물질층, 그리고 상기 제4 물질층과 식각율이 다른 제5 물질층을 순차적으로 적층하는 단계; 상기 제5 물질층에서 상기 제1 스페이스 패턴에 대응되는 부분을 제거하여 제5 물질층의 패턴을 형성하는 단계; 및 상기 제5 물질층의 패턴에 의해 노출된 상기 제4 물질층을 상기 제4 물질층의 두께의 일부까지만 제거하여 제4 물질층의 패턴을 형성하는 단계;를 포함할 수 있다.
복수개의 제2 라인 패턴 및 제2 스페이스 패턴을 형성하는 단계는 상기 제1 스페이스 패턴을 모두 채우고 상기 제1 라인 패턴을 모두 덮으며,상기 제5 물질층과 식각율이 다른 제6 물질층을 형성하는 단계; 상기 제6 물질층 상에 상기 제6 물질층과 식각율이 다른 제7 물질층을 형성하는 단계; 상기 제7 물질층에서 상기 제2 스페이스 패턴에 대응되는 부분을 제거하여 제7 물질층의 패턴을 형성하는 단계; 상기 제7 물질층의 패턴에 의해 노출된 상기 제6 물질층을 제거하여 제6 물질층의 패턴을 형성하는 단계;를 포함할 수 있다. 여기에서, 상기 제6 물질층의 패턴을 형성하는 단계는 상기 제4 물질층의 패턴에서 상기 제5 물질층의 패턴에 의해 노출되는 부분을 제거하여 제4 물질층의 제2 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 제1 홀 패턴을 형성하는 단계는 상기 제5 물질층의 패턴 중에서 상기 제2 스페이스 패턴에 대응하는 영역을 제거하여 제5 물질층의 제2 패턴을 형성하는 단계; 상기 제4 물질층의 제2 패턴에 의해 노출된 상기 제3 물질층을 제거하여 제3 물질층의 패턴을 형성하는 단계; 상기 제5 물질층의 제2 패턴에 의해 노출된 상기 제4 물질층의 제2 패턴을 제거하여 제4 물질층의 제3 패턴을 형성하는 단계;를 포함할 수 있다.
본 발명의 일측면에 따른 반도체 소자의 제조방법의 일실시예에 따르면 상기 제2 홀 패턴을 형성하는 단계는 제1 스페이스 패턴과 제2 스페이스 패턴에 대응하는 영역에서 제8 물질층의 패턴을 충전하는 단계; 상기 제5 물질층의 제2 패턴을 제거하는 단계; 상기 제4 물질층의 제3 패턴을 제거하는 단계; 및 상기 제8 물질층의 패턴에 의해 노출된 상기 제3 물질층의 패턴을 제거하여 제3 물질층의 제2 패턴을 형성하는 단계;를 포함할 수 있다. 나아가, 상기 제3 물질층의 제2 패턴에 의해 노출된 상기 제2 물질층을 제거하여 제2 물질층의 패턴을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일측면에 따른 반도체 소자의 제조방법의 다른 실시예에 따르면 상기 제2 홀 패턴을 형성하는 단계는 상기 제4 물질층의 제3 패턴에 의해 노출된 상기 제3 물질층의 패턴을 상기 제3 물질층의 패턴의 두께의 일부까지만 제거하여 제3 물질층의 제3 패턴을 형성하는 단계; 상기 제4 물질층의 제3 패턴을 제거하는 단계; 상기 제2 물질층 및 상기 제3 물질층의 제3 패턴 상에 제9 물질층을 덮고 상기 제3 물질층의 제3 패턴의 상부면이 노출될 때까지 상기 제9 물질층을 평탄화하여 제9 물질층의 패턴을 형성하는 단계; 상기 제9 물질층의 패턴에 의해 노출된 상기 제3 물질층의 제3 패턴을 제거하여 제3 물질층의 제4 패턴을 형성하는 단계;를 포함할 수 있다. 나아가, 상기 제3 물질층의 제4 패턴에 의해 노출된 상기 제2 물질층을 제거하여 제2 물질층의 제2 패턴을 형성하는 단계를 더 포함할 수 있다.
예를 들어, 상기 제2 물질층은 폴리실리콘 또는 실리콘질화물을 포함하여 형성되며, 상기 제3 물질층은 실리콘산화물(SiO2)을 포함하여 형성되며, 상기 제4 물질층은 ACL(Amorphous Carbon Layer) 을 포함하여 형성되며, 상기 제5 물질층은 실리콘산질화물(SiON)을 포함하여 형성되며, 상기 제6 물질층은 SOH(Spin On Hardmask)를 포함하여 형성되며, 상기 제7 물질층은 실리콘산질화물(SiON)을 포함하여 형성되며, 상기 제8 물질층은 폴리실리콘을 포함하여 형성되며, 그리고, 상기 제9 물질층은 SOH(Spin On Hardmask) 또는 폴리실리콘을 포함하여 형성될 수 있다.
본 발명의 목적을 달성하기 위하여, 본 발명의 다른 측면에 따른 반도체 소자의 제조방법은 제1 하드마스크막, 제2 하드마스크막 및 희생막을 순차적으로 형성하는 단계; 상기 희생막 상에 제1 방향으로 신장되고 서로 이격되어 반복 배치되는 복수개의 제1 스페이스 패턴들을 형성하는 단계; 상기 복수개의 제1 스페이스 패턴 상에 상기 제1 방향과 나란하지 않은 제2 방향으로 신장되고 서로 이격되어 반복 배치되는 복수개의 제2 스페이스 패턴들을 형성하는 단계; 상기 제1 스페이스 패턴과 상기 제2 스페이스 패턴이 교차되는 영역에 대응하여 상기 제2 하드마스크막과 상기 제1 하드마스크를 관통하는 제1 홀 패턴을 형성하는 단계; 및 상기 제1 스페이스 패턴 및 상기 제2 스페이스 패턴 중에서 어느 하나의 스페이스 패턴도 배치되지 않는 영역에 대응하여 상기 제2 하드마스크막과 상기 제1 하드마스크를 관통하는 제2 홀 패턴을 형성하는 단계;를 포함할 수 있다.
본 발명의 다른 측면에 따른 반도체 소자의 제조방법의 일실시예에 따르면, 상기 제2 홀 패턴을 형성하는 단계는 상기 제1 홀 패턴이 형성되지 않는 영역에 대응하여 일정한 두께를 가지는 제2 하드마스크막 패턴을 형성하는 단계; 상기 제2 홀 패턴이 형성되는 영역에 대응하여 상기 제2 하드마스크막 패턴 상에 상기 희생막의 기둥 패턴을 형성하는 단계; 상기 희생막의 기둥 패턴의 상부면이 노출되도록 전면에 제3 하드마스크막 패턴을 충전하는 단계; 상기 희생막의 기둥 패턴을 제거하는 단계; 및 상기 희생막의 기둥 패턴을 제거함으로써 노출된 상기 제2 하드마스크막 패턴을 제거하는 단계;를 포함할 수 있다.
본 발명의 다른 측면에 따른 반도체 소자의 제조방법의 다른 실시예에 따르면, 상기 제2 홀 패턴을 형성하는 단계는 상기 제1 홀 패턴이 형성되지 않는 영역에 대응하여 일정한 두께를 가지는 제2 하드마스크막 패턴을 형성하는 단계; 상기 제2 홀 패턴이 형성되는 영역에 대응하여 상기 제2 하드마스크막 패턴 상에 상기 희생막의 기둥 패턴을 형성하는 단계; 상기 희생막의 기둥 패턴에 의해 노출된 상기 제2 하드마스크막 패턴을 상기 제2 하드마스크막 패턴의 두께의 일부까지만 제거하여 제2 하드마스크막의 제2 패턴을 형성하는 단계; 상기 희생막의 기둥 패턴을 제거하는 단계; 상기 제2 하드마스크막의 제2 패턴의 상부면이 노출되도록 전면에 제4 하드마스크막 패턴을 형성하는 단계; 및 제4 하드마스크막 패턴에 의해 노출된 상기 제2 하드마스크막의 제2 패턴을 제거하는 단계;를 포함할 수 있다.
본원의 기술적 사상에 따르면, 미세한 피치를 가지는 홀 패턴의 레이아웃을 사용하지 않고서, 비교적 큰 피치를 가지는 라인 및 스페이스 패턴의 레이아웃을 사용하여 미세한 피치의 복수의 홀 패턴들을 형성할 수 있다.
도 1a는 본 발명의 일측면에 따른 반도체 소자의 제조방법의 흐름도이다.
도 1b는 도 1a의 제1 라인 패턴 및 제1 스페이스 패턴을 형성하는 방법에 포함되는 단계들을 수행하는 흐름도이다.
도 1c는 도 1a의 제2 라인 패턴 및 제2 스페이스 패턴을 형성하는 방법에 포함되는 단계들을 수행하는 흐름도이다.
도 1d는 도 1a의 제1 홀 패턴을 형성하는 방법에 포함되는 단계들을 수행하는 흐름도이다.
도 1e는 도 1a의 제2 홀 패턴을 형성하는 일실시예로서의 방법에 포함되는 단계들을 수행하는 흐름도이다.
도 1f는 도 1a의 제2 홀 패턴을 형성하는 다른 실시예로서의 방법에 포함되는 단계들을 수행하는 흐름도이다.
도 1g는 본 발명의 다른 측면에 따른 반도체 소자의 제조방법의 흐름도이다.
도 1h는 도 1g의 제2 홀 패턴을 형성하는 일실시예로서의 방법에 포함되는 단계들을 수행하는 흐름도이다.
도 1i는 도 1g의 제2 홀 패턴을 형성하는 다른 실시예로서의 방법에 포함되는 단계들을 수행하는 흐름도이다.
도 2a는 본 발명에 따른 제조방법에 의해 구현된 반도체 소자의 평면도이다.
도 2b는 본 발명에 따른 제조방법을 적용할 최초의 적층 구조체의 단면을 도해하는 단면도이다.
도 3은 본 발명의 실시예에 따른 복수개의 제1 라인 패턴 및 제1 스페이스 패턴을 형성하는 단계를 도해하는 평면도이다.
도 4 내지 5는 본 발명의 실시예에 따른 복수개의 제2 라인 패턴 및 제2 스페이스 패턴을 형성하는 단계들을 순차적으로 도해하는 평면도들이다.
도 6 내지 7은 본 발명의 실시예에 따른 제1 홀 패턴을 형성하는 단계들을 순차적으로 도해하는 평면도들이다.
도 8 내지 11은 본 발명의 일실시예에 따른 제2 홀 패턴을 형성하는 단계들을 순차적으로 도해하는 평면도들이다.
도 12 내지 15은 본 발명의 다른 실시예에 따른 제2 홀 패턴을 형성하는 단계들을 순차적으로 도해하는 평면도들이다.
도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a 및 도 15a 는 각각 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14 및 도 15의 라인 A-A'을 따라 각각 절취한 단면을 도해하는 단면도이다.
도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b 및 도 15b 는 각각 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14 및 도 15의 라인 B-B' 을 따라 각각 절취한 단면을 도해하는 단면도이다.
도 3c, 도 4c, 도 5c, 도 6c, 도 7c, 도 8c, 도 9c, 도 10c, 도 11c, 도 12c, 도 13c, 도 14c 및 도 15c 는 각각 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14 및 도 15의 라인 C-C' 을 따라 각각 절취한 단면을 도해하는 단면도이다.
도 5d, 도 6d, 도 7d, 도 8d, 도 9d, 도 10d, 도 11d, 도 12d, 도 13d, 도 14d 및 도 15d 는 각각 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14 및 도 15의 라인 D-D' 을 따라 각각 절취한 단면을 도해하는 단면도이다.
도 5e, 도 6e, 도 7e, 도 8e 및 도 9e 는 각각 도 5, 도 6, 도 7, 도 8 및 도 9에서 제4 물질층에 대하여 각각 그 두께를 병기하여 도해한 평면도이다.
도 6f, 도 7f, 도 8f, 도 9f, 도 10e, 도 11e, 도 12e, 도 13e, 도 14e 및 도 15e 는 각각 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14 및 도 15에서 제3 물질층에 대하여 각각 그 두께를 병기하여 도해한 평면도이다.
도 8g는 도 8에서 제8 물질층에 대하여 그 두께를 병기하여 도해한 평면도이다
도 11f 및 도 15f는 각각 도 11 및 도 15 에서 제2 물질층에 대하여 그 두께를 병기하여 도해한 평면도이다.
도 16a 내지 도 16b 는 본 발명에 따른 제조방법에 의해 구현된 홀 패턴을 도전성 물질로 충전한 콘택 패턴의 일실시예에 대한 단면도들이다.
도 17a 내지 도 17b 는 본 발명에 따른 제조방법에 의해 구현된 홀 패턴을 도전성 물질로 충전한 콘택 패턴의 다른 실시예에 대한 단면도들이다.
도 18a 내지 도 18b 는 본 발명에 따른 제조방법에 의해 구현된 홀 패턴을 도전성 물질로 충전한 콘택 패턴의 또 다른 실시예에 대한 단면도들이다.
도 19는 홀 패턴이 포함된 레이아웃으로 반도체 기판 상에 홀 패턴을 형성하는 공정의 일실시예를 도시한 평면도이다.
도 20a 및 도 20b는 홀 패턴이 포함된 레이아웃으로 반도체 기판 상에 홀 패턴을 형성하는 공정의 다른 실시예를 도시한 평면도이다.
도 21은 본 발명의 실시예에 따라 제조된 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 22은 본 발명의 실시예에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 개략도이다.
도 23은 본 발명의 실시예에 따라 제조된 반도체 소자를 포함하는 시스템의 개략도이다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 실시예들을 설명함으로써 본 발명을 상세하게 설명한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예들에 의해 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것일 수 있다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 물질층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 물질층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 상대적인 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 구성요소가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(예를 들어, 다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
도 1a는 본 발명의 일측면에 따른 반도체 소자의 제조방법의 흐름도이다. 또한, 도 2a는 본 발명에 따른 제조방법에 의해 구현된 반도체 소자의 평면도이다.
도 1a 및 도 2a를 참조하면, 본 발명의 일측면에 따른 반도체 소자의 제조방법은 제1 방향으로 신장되는 복수개의 제1 라인 패턴(L1) 및 제1 스페이스 패턴(S1)을 형성하는 단계(S100); 제2 방향으로 신장되는 복수개의 제2 라인 패턴(L2) 및 제2 스페이스 패턴(S2)을 형성하는 단계(S200); 제1 스페이스 패턴(S1)과 제2 스페이스 패턴(S2)이 교차하는 영역에 제1 홀 패턴(1st hole)을 형성하는 단계(S300); 제1 라인 패턴(L1)과 제2 라인 패턴(L2)이 교차하는 영역에 제2 홀 패턴(2nd hole)을 형성하는 단계(S400);를 포함한다.
상기 제1 방향과 상기 제2 방향은 서로 평행하지 않으며, 예를 들어, 상기 제1 방향과 상기 제2 방향은 서로 수직일 수 있다. 한편, 본 발명의 기술적 사상은 상기 제1 방향과 상기 제2 방향이 서로 수직인 구성에 한정되지 않으며, 상기 제1 방향과 상기 제2 방향은 서로 평행하지 않으면서 임의의 각을 형성할 수도 있다.
복수개의 제1 라인 패턴(L1) 및 제1 스페이스 패턴(S1)은 제1 라인 패턴(L1)과 제1 스페이스 패턴(S1)이 서로 접하면서 반복되어 배치되며, 제1 라인 패턴(L1)과 제1 스페이스 패턴(S1)은 단차를 형성하며 연속적으로 이어지며, 제1 라인 패턴(L1)이 제1 스페이스 패턴(S1)보다 더 높다.
한편, 복수개의 제2 라인 패턴(L2) 및 제2 스페이스 패턴(S2)은 제2 라인 패턴(L2)과 제2 스페이스 패턴(S2)이 서로 접하면서 반복되어 배치되며, 제2 라인 패턴(L2)과 제2 스페이스 패턴(S2)은 단차를 형성하며 연속적으로 이어지며, 제2 라인 패턴(L2)이 제2 스페이스 패턴(S2)보다 더 높다.
이하에서, 상기 단계들(S100, S200, S300, S400)을 각각 상세하게 설명한다.
먼저, 제1 방향으로 신장되는 복수개의 제1 라인 패턴(L1) 및 제1 스페이스 패턴(S1)을 형성하는 단계(S100)를 설명한다.
도 1b는 도 1a의 제1 라인 패턴 및 제1 스페이스 패턴을 형성(S100)하는 방법에 포함되는 단계들을 수행하는 흐름도이며, 도 2b는 본 발명에 따른 제조방법을 적용할 최초의 적층 구조체(100)의 단면을 도해하는 단면도이다. 그리고, 도 3은 본 발명의 실시예에 따른 복수개의 제1 라인 패턴 및 제1 스페이스 패턴을 형성하는 단계를 도해하는 평면도이며, 도 3a, 도 3b, 및 도 3c 는 도 3의 라인 A-A', B-B' 및 C-C' 을 따라 각각 절취한 단면을 도해하는 단면도이다.
상기 도면들을 참조하면, 제1 방향(예를 들어, 도 3에서 x 방향)으로 신장되는 복수개의 제1 라인 패턴(L1) 및 제1 스페이스 패턴(S1)을 형성하는 단계(S100)는 제1 물질층(110), 상기 제1 물질층 상에 상기 제1 물질층과 식각율이 다른 제2 물질층(120), 상기 제2 물질층 상에 상기 제2 물질층과 식각율이 다른 제3 물질층(130), 상기 제3 물질층 상에 상기 제3 물질층과 식각율이 다른 제4 물질층(140), 그리고 상기 제4 물질층 상에 상기 제4 물질층과 식각율이 다른 제5 물질층(150)을 순차적으로 적층하는 단계(S110); 제5 물질층(150)에서 제1 스페이스 패턴(S1)에 대응되는 부분을 제거하여 제5 물질층의 패턴(150a)을 형성하는 단계(S120); 및 제5 물질층의 패턴(150a)에 의해 노출된 제4 물질층(140)을 제4 물질층(140)의 두께(D1)의 일부(D2)까지 제거하여 제4 물질층의 패턴(140a)을 형성하는 단계(S130);를 포함할 수 있다.
상기 제1 물질층(110), 제2 물질층(120), 제3 물질층(130), 제4 물질층(140)및 제5 물질층(150)을 순차적으로 적층하는 단계(S110)에 의해 도 2b에 도시된 구조가 형성된다.
예를 들어, 제2 물질층(120)은 폴리실리콘 또는 실리콘질화물을 포함하여 형성되며, 제3 물질층(130)은 실리콘산화물(SiO2)을 포함하여 형성되며, 제4 물질층(140)은 ACL(Amorphous Carbon Layer)을 포함하여 형성되며, 그리고 제5 물질층(150)은 실리콘산질화물(SiON)을 포함하여 형성될 수 있다. 제1물질층(110)은 임의의 하부층일 수 있으며, 예를 들어, 반도체 기판의 활성영역, 도전성 패드, 트랜지스터 구조체, 워드 라인, 비트 라인, 커패시터의 하부 전극, 커패시터의 상부 전극, 층간 배선층, 절연막 패턴 및 재배선 패턴 중에서 적어도 어느 하나일 수 있다. 또한 제1 물질층(110)은 단일한 층에 한정되지 않으며, 예를 들어, 다양한 구조체들이 상기 제1 물질층의 내부에 또는 상기 제1 물질층의 상에 형성된 층일 수 있다.
제2 물질층(120), 제3 물질층(130) 및 제4 물질층(140)의 두께는, 예를 들어, 각각 P1, H1 및 D1 이다.
본원의 명세서에서 'A 물질층과 식각율이 다른 B 물질층'이라는 표현은 어떠한 동일 식각공정 조건에서 A 물질층이 식각되는 속도와 B 물질층이 식각되는 속도가 상당한 차이가 있다라는 것을 내포한다.
상기 제5 물질층의 패턴(150a)을 형성하는 단계(S120) 및 제4 물질층의 패턴(140a)을 형성하는 단계(S130)에 의해 도 2에 도시된 구조로부터 도 3에 도시된 구조가 형성된다.
제5 물질층(150) 중에서 제1 스페이스 패턴(S1)에 대응되는 부분을 제거하기 위하여 제5 물질층(150) 상에 제1 라인 패턴(L1)에 대응되는 부분에 마스크 패턴(미도시, 예를 들어, 포토레지스트 패턴)을 형성하고 상기 마스크 패턴을 식각 차폐막으로 사용하여 제5 물질층(150)을 식각하여 제5 물질층의 패턴(150a)을 형성한다. 이 경우, 제1 스페이스 패턴(S1)에 대응되는 제5 물질층(150)은 상기 마스크 패턴에 의해 노출되므로 제거될 수 있고, 제1 라인 패턴(L1)에 대응되는 제5 물질층(150)은 상기 마스크 패턴에 의해 차폐되므로 제거되지 않고 잔존할 수 있다.
계속하여, 상기 마스크 패턴 및/또는 제5 물질층의 패턴(150a)을 식각 차폐막으로 하여 제4 물질층(140)을 식각하여 제4 물질층의 패턴(140a)을 형성한다. 여기에서 제4 물질층(140)과 제5 물질층(150)의 식각율이 다르므로, 제5 물질층의 패턴(150a)이 제4 물질층(140)을 식각할 때 식각 차폐막으로 사용될 수 있다.
제4 물질층의 패턴(140a)의 두께는 제1 라인 패턴(L1)과 제1 스페이스 패턴(S1)에 대응되는 부분에서 각각 다르다. 즉, 제1 라인 패턴(L1)에 대응되는 부분(제5 물질층의 패턴(150a)의 바로 아래에 위치하는 부분)에서 제4 물질층의 패턴(140a)의 두께는 D1 이며, 제1 스페이스 패턴(S1)에 대응되는 부분에서 제4 물질층의 패턴(140a)의 두께는 D3 (= D1 - D2) 이다.
다음으로, 제2 방향으로 신장되는 복수개의 제2 라인 패턴(L2) 및 제2 스페이스 패턴(S2)을 형성하는 단계(S200)를 설명한다.
도 1c는 도 1a의 제2 라인 패턴 및 제2 스페이스 패턴을 형성(S200)하는 방법에 포함되는 단계들을 수행하는 흐름도이며, 도 4 및 도 5는 본 발명의 실시예에 따른 복수개의 제2 라인 패턴 및 제2 스페이스 패턴을 형성하는 단계들을 순차적으로 도해하는 평면도들이다. 그리고, 도 4a, 도 4b 및 도 4c 는 도 4의 라인 A-A', B-B' 및 C-C' 을 따라 각각 절취한 단면을 도해하는 단면도이며, 도 5a, 도 5b, 도 5c 및 도 5d는 도 5의 라인 A-A', B-B', C-C' 및 D-D'를 따라 각각 절취한 단면을 도해하는 단면도이다.
상기 도면들을 참조하면, 제2 방향(예를 들어, 도 5에서 y 방향)으로 신장되는 복수개의 제2 라인 패턴(L2) 및 제2 스페이스 패턴(S2)을 형성하는 단계(S200)는 제1 스페이스 패턴(S1)을 모두 채우고 제1 라인 패턴(L1)을 모두 덮으며, 제5 물질층(150)과 식각율이 다른 제6 물질층(160)을 형성하는 단계(S210); 제6 물질층(160) 상에 상기 제6 물질층과 식각율이 다른 제7 물질층(170)을 형성하는 단계(S220); 제7 물질층(170)에서 제2 스페이스 패턴(S2)에 대응되는 부분을 제거하여 제7 물질층의 패턴(170a)을 형성하는 단계(S230); 제7 물질층의 패턴(170a)에 의해 노출된 제6 물질층(160)을 제거하여 제6 물질층의 패턴(160a)을 형성하는 단계(S240); 를 포함할 수 있다.
상기 제6 물질층(160)을 형성하는 단계(S210)와 제7 물질층(170)을 형성하는 단계(S220)에 의해 도 3에 도시된 구조로부터 도 4에 도시된 구조가 형성된다.
예를 들어, 제6 물질층(160)은 SOH(Spin On Hardmask)를 포함하여 형성될 수 있으며, 제7 물질층(170)은 실리콘산질화물(SiON)을 포함하여 형성될 수 있다.
제6 물질층(160) 중에서 제1 스페이스 패턴(S1)에 대응되는 부분의 두께는 T2 이며, 제6 물질층(160) 중에서 제1 라인 패턴(L1)에 대응되는 부분의 두께는 T1 일 수 있다. 제4 물질층의 패턴(140a)의 표면이 요철이 있으므로 이를 충전하기 위하여 제6 물질층(160)은 유동성을 가지는 것이 바람직하다. 따라서, 제6 물질층(160)은, 예를 들어, 증착에 의하여 형성되는 ACL(Amorphous Carbon Layer)보다는 리플로우(reflow) 성질을 가지는 SOH(Spin On Hardmask)을 포함하여 형성되는 것이 바람직할 수 있다. 계속하여 제6 물질층(160) 상에 상기 제6 물질층과 식각율이 다른 제7 물질층(170)을 전면(全面)에 형성한다.
상기 제7 물질층의 패턴(170a)을 형성하는 단계(S230)와 제6 물질층의 패턴(160a)을 형성하는 단계(S240)에 의해 도 4에 도시된 구조로부터 도 5에 도시된 구조가 형성된다.
도 5에서 도시된 점선의 원은 본원의 기술적 사상에 따른 제조방법에 의하여 최종적으로 구현되는 반도체 소자에 형성될 제1 홀 패턴(1st hole)과 제2 홀 패턴(2nd hole)의 위치를 편의상 도시한 것이다.
제7 물질층(170) 상에 제2 라인 패턴(L2)에 대응하는 부분에 마스크 패턴(미도시, 예를 들어, 포토레지스트 패턴)을 형성한 후, 상기 마스크 패턴을 식각 차폐막으로 하여 상기 마스크 패턴에 노출된 제7 물질층(170)을 제거하여 제7 물질층의 패턴(170a)을 형성할 수 있다. 따라서, 제7 물질층의 패턴(170a)은 제2 라인 패턴(L2)에 대응되는 부분에만 형성될 수 있다.
계속하여, 상기 마스크 패턴 및/또는 제7 물질층의 패턴(170a)을 식각 차폐막으로 하여 제6 물질층(160)을 식각하여 제6 물질층의 패턴(160a)을 형성한다. 제6 물질층의 패턴(160a)을 형성하면서 노출되는 제5 물질층의 패턴(150a)의 상부면이 소량 식각될 수도 있으므로 도 5에서는 제5 물질층의 패턴(150b)으로 표시한다.
한편, 제6 물질층의 패턴(160a)을 형성하면서, 제5 물질층의 패턴(150b)에 의해 노출되는 제4 물질층의 패턴(140a)을 제거하여 제4 물질층의 제2 패턴(140b)을 형성할 수 있다. 즉, 상기 제5 물질층과 상기 제6 물질층은 식각율이 다르기 때문에, 상기 제6 물질층을 식각하여 제6 물질층의 패턴(160a)을 형성하는 동안 제5 물질층의 패턴(150b)은 하부에 있는 제4 물질층의 임의의 패턴에 대한 식각 차폐막이 될 수 있다.
예를 들어, SOH층(160)을 식각하여 SOH층의 패턴(160a)을 형성하는 동안, 실리콘산질화층의 패턴(150b)에 의해 노출된 ACL층의 패턴(140a)을 제거하여 ACL층의 제2 패턴(140b)을 형성할 수 있다.
상기 마스크 패턴이 제2 라인 패턴(L2)에 대응하는 부분에 형성되므로, 제2 스페이스 패턴(S2)에 대응되는 영역에서는 제7 물질층(170)과 제6 물질층(160)이 모두 제거되고, 동시에 제5 물질층의 패턴(150a)에 의해 노출되는 제4 물질층의 패턴(140a)이 제거되어 도 4c 에 도시된 구조로부터 도 5c 에 도시된 구조가 형성된다.
한편, 상기 마스크 패턴이 제2 라인 패턴(L2)에 대응하는 부분에 형성되므로, 제2 라인 패턴(L2)에 대응되는 영역에서는 상기 마스크 패턴에 의해 제7 물질층(170)과 제6 물질층(160)이 모두 제거되지 않고, 동시에 제5 물질층의 패턴(150a)에 의해 노출되는 제4 물질층의 패턴(140a)도 제거되지 않아 도 4c 에 도시된 구조로부터 도 5d 에 도시된 구조가 형성된다.
도 5e는 도 5에서 제4 물질층(더욱 상세하게는 제4 물질층의 제2 패턴(140b))에 대하여 그 두께를 병기하여 도해한 평면도이다. 도 5e에서 도시된 점선의 원은 본원의 기술적 사상에 따른 제조방법에 의하여 최종적으로 구현되는 반도체 소자에 형성될 제1 홀 패턴(1st hole)과 제2 홀 패턴(2nd hole)의 위치를 편의상 도시한 것이다.
도 5e를 참조하면, 제1 스페이스 패턴(S1)과 제2 스페이스 패턴(S2)이 교차하는 영역(후속 공정을 통하여 제1 홀 패턴(1st hole)이 형성되는 영역)에서 제4 물질층의 제2 패턴(140b)의 두께는 0 이며, 제1 라인 패턴(L1)과 제2 라인 패턴(L2)이 교차하는 영역(후속 공정을 통하여 제2 홀 패턴(2nd hole)이 형성되는 영역)에서 제4 물질층의 제2 패턴(140b)의 두께는 D1 이다. 또한, 제1 스페이스 패턴(S1)과 제2 라인 패턴(L2)이 교차하는 영역에서 제4 물질층의 제2 패턴(140b)의 두께는 D3 이며, 제2 스페이스 패턴(S2)과 제1 라인 패턴(L1)이 교차하는 영역에서 제4 물질층의 제2 패턴(140b)의 두께는 D1 이다.
다음으로, 제1 스페이스 패턴(S1)과 제2 스페이스 패턴(S2)이 교차하는 영역에 제1 홀 패턴(1st hole)을 형성하는 단계(S300)를 설명한다.
도 1d는 도 1a의 제1 홀 패턴을 형성하는 방법에 포함되는 단계들을 수행하는 흐름도이며, 도 6 및 도 7은 본 발명의 실시예에 따른 제1 홀 패턴을 형성하는 단계들을 순차적으로 도해하는 평면도들이다. 그리고, 도 6a, 도 6b, 도 6c 및 도 6d는 도 6의 라인 A-A', B-B', C-C' 및 D-D'를 따라 각각 절취한 단면을 도해하는 단면도이며, 도 7a, 도 7b, 도 7c 및 도 7d는 도 7의 라인 A-A', B-B', C-C' 및 D-D'를 따라 각각 절취한 단면을 도해하는 단면도이다.
상기 도면들을 참조하면, 제1 스페이스 패턴(S1)과 제2 스페이스 패턴(S2)이 교차하는 영역에 제1 홀 패턴(1st hole)을 형성하는 단계(S300)는 제 5 물질층의 패턴(150b) 중에서 제2 스페이스 패턴에 대응하는 영역을 제거하여 제5 물질층의 제2 패턴(150c)을 형성하는 단계(S310); 제4 물질층의 제2 패턴(140b)에 의해 노출된 제3 물질층(130)을 제거하여 제3 물질층의 패턴(130a)을 형성하는 단계(S320); 제5 물질층의 제2 패턴(150c)에 의해 노출된 제4 물질층의 제2 패턴(140c)을 제거하여 제4 물질층의 제3 패턴(140d)을 형성하는 단계(S330);를 포함할 수 있다.
상기 제 5 물질층의 패턴(150b) 중에서 제2 스페이스 패턴에 대응하는 영역을 제거하여 제5 물질층의 제2 패턴(150c)을 형성하는 단계(S310) 및 제4 물질층의 제2 패턴(140b)에 의해 노출된 제3 물질층(130)을 제거하여 제3 물질층의 패턴(130a)을 형성하는 단계(S320)에 의해 도 5에 도시된 구조로부터 도 6에 도시된 구조가 형성된다.
제3 물질층(130)을 식각하는 동안, 제7 물질층의 패턴(170a)은 제거된다. 또한 제3 물질층(130)을 식각하는 동안, 제6 물질층의 패턴(160a)도 일부 제거되어 두께가 낮아질 수 있으므로(T1 → T4), 도 6에서는 제6 물질층의 패턴(160b)으로 표시한다.
한편, 제3 물질층(130)을 식각하는 동안, 제5 물질층의 패턴(150b)은 노출되는 부분(제2 스페이스 패턴(S2)에 대응하는 부분)이 제거되어 제5 물질층의 제2 패턴(150c)이 형성된다. 그리고, 경우에 따라서는 추가적으로 제4 물질층의 제2 패턴(140b)도 일부 영역에서 일부 두께가 제거되어 두께가 낮아질 수 있으므로(D1 → D4), 도 6에서는 제4 물질층의 제2 패턴(140c)으로 표시한다.
상기 제3 물질층과 상기 제4 물질층은 식각율이 다르기 때문에, 상기 제3 물질층(130)을 식각하여 제3 물질층의 패턴(130a)을 형성하는 동안 상기 제4 물질층의 제2 패턴은 식각 차폐막이 될 수 있다.
도 6e는 도 6에서 제4 물질층(더욱 상세하게는 제4 물질층의 제2 패턴(140c))에 대하여 그 두께를 병기하여 도해한 평면도이다. 도 6e에서 도시된 점선의 원은 본원의 기술적 사상에 따른 제조방법에 의하여 최종적으로 구현되는 반도체 소자에 형성될 제1 홀 패턴(1st hole)과 제2 홀 패턴(2nd hole)의 위치를 편의상 도시한 것이다.
도 6e를 참조하면, 제1 스페이스 패턴(S1)과 제2 스페이스 패턴(S2)이 교차하는 영역(후속 공정을 통하여 제1 홀 패턴(1st hole)이 형성되는 영역)에서 제4 물질층의 제2 패턴(140c)의 두께는 0 이며, 제1 라인 패턴(L1)과 제2 라인 패턴(L2)이 교차하는 영역(후속 공정을 통하여 제2 홀 패턴(2nd hole)이 형성되는 영역)에서 제4 물질층의 제2 패턴(140c)의 두께는 D1 이다. 또한, 제1 스페이스 패턴(S1)과 제2 라인 패턴(L2)이 교차하는 영역에서 제4 물질층의 제2 패턴(140c)의 두께는 D3 이며, 제2 스페이스 패턴(S2)과 제1 라인 패턴(L1)이 교차하는 영역에서 제4 물질층의 제2 패턴(140c)의 두께는 D4 이다.
따라서, 도 6의 단계에서는 제4 물질층의 제2 패턴(140c)이 제2 홀 패턴(2nd hole)이 형성될 영역뿐만 아니라 그 밖의 영역에서도 소정의 두께(예를 들어, D3 또는 D4)를 가지는 것을 확인할 수 있다. 본원의 기술적 사상에 따르면 제2 홀 패턴(2nd hole)이 형성될 영역에서만 제4 물질층의 임의의 패턴이 형성되는 것이 필요하며, 이러한 구조를 형성하기 위하여 후속의 공정들이 수행된다.
도 6f는 도 6에서 제3 물질층(더욱 상세하게는 제3 물질층의 패턴(130a))에 대하여 그 두께를 병기하여 도해한 평면도이다. 도 6f에서 도시된 점선의 원은 본원의 기술적 사상에 따른 제조방법에 의하여 최종적으로 구현되는 반도체 소자에 형성될 제1 홀 패턴(1st hole)과 제2 홀 패턴(2nd hole)의 위치를 편의상 도시한 것이다.
도 6f를 참조하면, 제1 스페이스 패턴(S1)과 제2 스페이스 패턴(S2)이 교차하는 영역(후속 공정을 통하여 제1 홀 패턴(1st hole)이 형성되는 영역)에서 제3 물질층의 패턴(130a)의 두께는 0 이며, 제1 라인 패턴(L1)과 제2 라인 패턴(L2)이 교차하는 영역(후속 공정을 통하여 제2 홀 패턴(2nd hole)이 형성되는 영역)에서 제3 물질층의 패턴(130a)의 두께는 H1 이다. 또한, 제1 스페이스 패턴(S1)과 제2 라인 패턴(L2)이 교차하는 영역에서 제3 물질층의 패턴(130a)의 두께는 H1 이며, 제2 스페이스 패턴(S2)과 제1 라인 패턴(L1)이 교차하는 영역에서 제3 물질층의 패턴(130a)의 두께는 H1 이다.
따라서, 도 6의 단계에서는 제3 물질층의 패턴(130a)이 제1 홀 패턴(1st hole)이 형성되는 영역에서는 오픈(open)되며, 그 외의 영역에서는 균일한 두께(H1)를 가지게 된다.
제5 물질층의 제2 패턴(150c)에 의해 노출된 상기 제4 물질층의 제2 패턴(140c)을 제거하여 제4 물질층의 제3 패턴(140d)을 형성하는 단계(S330)에 의해 도 6에 도시된 구조로부터 도 7에 도시된 구조가 형성된다.
상기 제4 물질층과 상기 제5 물질층은 식각율이 다르기 때문에, 제4 물질층의 제2 패턴(140c)을 식각하여 제4 물질층의 제3 패턴(140d)가 형성되는 동안, 제5 물질층의 제2 패턴(150c)은 제4 물질층의 제2 패턴(140c)의 식각 차폐막이 된다. 물론, 제6 물질층의 패턴(160b)은 미리 제거하거나, 제4 물질층의 제2 패턴(140c)을 식각하는 동안 제거될 수 있다.
한편, 제1 스페이스 패턴(S1)에 대응하는 부분의 제4 물질층의 제2 패턴(140c)이 제거되면, 제3 물질층의 패턴(130a)의 상부면이 일부 제거될 수도 있으므로, 도 7에서는 제3 물질층의 패턴(130b)으로 표시한다. 또한, 제4 물질층의 제2 패턴(140c)을 식각하는 동안 제5 물질층의 제2 패턴(150c)의 상부면이 일부 제거될 수도 있으므로, 도 7에서는 제5 물질층의 제2 패턴(150d)으로 표시한다.
도 7e는 도 7에서 제4 물질층(더욱 상세하게는 제4 물질층의 제3 패턴(140d))에 대하여 그 두께를 병기하여 도해한 평면도이다. 도 7e에서 도시된 점선의 원은 본원의 기술적 사상에 따른 제조방법에 의하여 최종적으로 구현되는 반도체 소자에 형성될 제1 홀 패턴(1st hole)과 제2 홀 패턴(2nd hole)의 위치를 편의상 도시한 것이다.
도 7e를 참조하면, 제1 스페이스 패턴(S1)과 제2 스페이스 패턴(S2)이 교차하는 영역(후속 공정을 통하여 제1 홀 패턴(1st hole)이 형성되는 영역)에서 제4 물질층의 제3 패턴(140d)의 두께는 0 이며, 제1 라인 패턴(L1)과 제2 라인 패턴(L2)이 교차하는 영역(후속 공정을 통하여 제2 홀 패턴(2nd hole)이 형성되는 영역)에서 제4 물질층의 제3 패턴(140d)의 두께는 D1 이다. 또한, 제1 스페이스 패턴(S1)과 제2 라인 패턴(L2)이 교차하는 영역에서 제4 물질층의 제3 패턴(140d)의 두께는 0 이며, 제2 스페이스 패턴(S2)과 제1 라인 패턴(L1)이 교차하는 영역에서 제4 물질층의 제3 패턴(140d)의 두께는 0 이다.
따라서, 도 7의 단계에서는 제4 물질층의 제3 패턴(140d)이 제2 홀 패턴(2nd hole)이 형성될 영역에서만 형성된다. 즉, 제4 물질층의 임의의 패턴이 기둥 형태로 제2 홀 패턴이 형성되는 영역에서만 배치된다. 본원의 기술적 사상에 따르면 제2 홀 패턴(2nd hole)이 형성될 영역에서만 제4 물질층의 임의의 패턴이 형성되는 것이 중간 과정에서 필요하므로, 도 7에 개시된 구조는 이를 만족한다.
도 7f는 도 7에서 제3 물질층(더욱 상세하게는 제3 물질층의 패턴(130b))에 대하여 그 두께를 병기하여 도해한 평면도이다. 도 7f에서 도시된 점선의 원은 본원의 기술적 사상에 따른 제조방법에 의하여 최종적으로 구현되는 반도체 소자에 형성될 제1 홀 패턴(1st hole)과 제2 홀 패턴(2nd hole)의 위치를 편의상 도시한 것이다.
도 7f를 참조하면, 제1 스페이스 패턴(S1)과 제2 스페이스 패턴(S2)이 교차하는 영역(후속 공정을 통하여 제1 홀 패턴(1st hole)이 형성되는 영역)에서 제3 물질층의 패턴(130b)의 두께는 0 이며, 제1 라인 패턴(L1)과 제2 라인 패턴(L2)이 교차하는 영역(후속 공정을 통하여 제2 홀 패턴(2nd hole)이 형성되는 영역)에서 제3 물질층의 패턴(130b)의 두께는 H1 이다. 또한, 제1 스페이스 패턴(S1)과 제2 라인 패턴(L2)이 교차하는 영역에서 제3 물질층의 패턴(130b)의 두께는 H1 이며, 제2 스페이스 패턴(S2)과 제1 라인 패턴(L1)이 교차하는 영역에서 제3 물질층의 패턴(130b)의 두께는 H1 이다.
따라서, 도 7의 단계에서는 제3 물질층의 패턴(130b)이 제1 홀 패턴(1st hole)이 형성되는 영역에서는 오픈(open)되며, 그 외의 영역에서는 균일한 두께(H1)를 가지게 된다.
다음으로, 제1 라인 패턴(L1)과 제2 라인 패턴(L2)이 교차하는 영역에 제2 홀 패턴(2nd hole)을 형성하는 단계(S400)를 설명한다.
도 1e는 도 1a의 제2 홀 패턴을 형성하는 일실시예로서의 방법에 포함되는 단계들을 수행하는 흐름도이며, 도 8, 도 9, 도 10 및 도 11은 본 발명의 일실시예에 따른 제2 홀 패턴을 형성하는 단계들을 순차적으로 도해하는 평면도들이다. 그리고, 도 8a, 도 8b, 도 8c 및 도 8d는 도 8의 라인 A-A', B-B', C-C' 및 D-D'를 따라 각각 절취한 단면을 도해하는 단면도이며, 도 9a, 도 9b, 도 9c 및 도 9d는 도 9의 라인 A-A', B-B', C-C' 및 D-D'를 따라 각각 절취한 단면을 도해하는 단면도이며, 도 10a, 도 10b, 도 10c 및 도 10d는 도 10의 라인 A-A', B-B', C-C' 및 D-D'를 따라 각각 절취한 단면을 도해하는 단면도이며, 그리고, 도 11a, 도 11b, 도 11c 및 도 11d는 도 11의 라인 A-A', B-B', C-C' 및 D-D'를 따라 각각 절취한 단면을 도해하는 단면도이다.
상기 도면들을 참조하면, 제1 라인 패턴(L1)과 제2 라인 패턴(L2)이 교차하는 영역에 제2 홀 패턴(2nd hole)을 형성하는 단계(S400)는 제1 스페이스 패턴 또는 제2 스페이스 패턴에 대응하는 영역에서 제8 물질층의 패턴(180)을 충전하는 단계 (S411); 제5 물질층의 제2 패턴(150d)을 제거하는 단계(S412); 제4 물질층의 제3 패턴(140d)을 제거하는 단계(S413); 제8 물질층의 패턴(180)에 의해 노출된 제3 물질층의 패턴(130b)을 제거하여 제3 물질층의 제2 패턴(130c)을 형성하는 단계(S414); 및 상기 제3 물질층의 제2 패턴(130c)에 의해 노출된 제2 물질층(120)을 제거하여 제2 물질층의 패턴(120a)을 형성하는 단계(S415);를 포함한다.
상기 제8 물질층의 패턴(180)을 형성하는 단계(S411)에 의해 도 7에 도시된 구조로부터 도 8에 도시된 구조가 형성된다.
제8 물질층(미도시)을 도 7에 도시된 구조를 모두 덮도록 전면(全面)에 형성한 후, 제5 물질층의 제2 패턴(150d)의 상부면이 노출될 때까지 평탄화하여 제8 물질층의 패턴(180)을 형성한다. 이 경우 제8 물질층의 패턴(180)은 제1 스페이스 패턴(S1) 과 제2 스페이스 패턴(S2)에 대응하는 영역에 형성되며, 제5 물질층의 제2 패턴(150d)들 사이의 공간, 제4 물질층의 제3 패턴(140d)들 사이의 공간 및 제3 물질층의 패턴(130b)들 사이의 공간을 충전하는 형태를 가진다.
제3 물질층의 패턴(130b)의 상면과 접촉하여 형성되는 제8 물질층의 패턴(180)의 두께는, 예를 들어, J1 이며, 제2 물질층(120)의 상면과 접촉하여 형성되는 제8 물질층의 패턴(180)의 두께는, 예를 들어, J2 이다.
상기 제8 물질층은, 예를 들어, 폴리실리콘을 포함하여 형성될 수 있다.
도 8e는 도 8에서 제4 물질층(더욱 상세하게는 제4 물질층의 제3 패턴(140d))에 대하여 그 두께를 병기하여 도해한 평면도이다. 도 8e에서 도시된 점선의 원은 본원의 기술적 사상에 따른 제조방법에 의하여 최종적으로 구현되는 반도체 소자에 형성될 제1 홀 패턴(1st hole)과 제2 홀 패턴(2nd hole)의 위치를 편의상 도시한 것이다.
도 8e를 참조하면, 제1 스페이스 패턴(S1)과 제2 스페이스 패턴(S2)이 교차하는 영역(후속 공정을 통하여 제1 홀 패턴(1st hole)이 형성되는 영역)에서 제4 물질층의 제3 패턴(140d)의 두께는 0 이며, 제1 라인 패턴(L1)과 제2 라인 패턴(L2)이 교차하는 영역(후속 공정을 통하여 제2 홀 패턴(2nd hole)이 형성되는 영역)에서 제4 물질층의 제3 패턴(140d)의 두께는 D1 이다. 또한, 제1 스페이스 패턴(S1)과 제2 라인 패턴(L2)이 교차하는 영역에서 제4 물질층의 제3 패턴(140d)의 두께는 0 이며, 제2 스페이스 패턴(S2)과 제1 라인 패턴(L1)이 교차하는 영역에서 제4 물질층의 제3 패턴(140d)의 두께는 0 이다.
따라서, 도 8의 단계에서는 제2 홀 패턴(2nd hole)이 형성될 영역에서만 제4 물질층의 임의의 패턴이 형성되며, 이는 도 7에서와 동일하다.
도 8f는 도 8에서 제3 물질층(더욱 상세하게는 제3 물질층의 패턴(130b))에 대하여 그 두께를 병기하여 도해한 평면도이다. 도 8f에서 도시된 점선의 원은 본원의 기술적 사상에 따른 제조방법에 의하여 최종적으로 구현되는 반도체 소자에 형성될 제1 홀 패턴(1st hole)과 제2 홀 패턴(2nd hole)의 위치를 편의상 도시한 것이다.
도 8f를 참조하면, 제1 스페이스 패턴(S1)과 제2 스페이스 패턴(S2)이 교차하는 영역(후속 공정을 통하여 제1 홀 패턴(1st hole)이 형성되는 영역)에서 제3 물질층의 패턴(130b)의 두께는 0 이며, 제1 라인 패턴(L1)과 제2 라인 패턴(L2)이 교차하는 영역(후속 공정을 통하여 제2 홀 패턴(2nd hole)이 형성되는 영역)에서 제3 물질층의 패턴(130b)의 두께는 H1 이다. 또한, 제1 스페이스 패턴(S1)과 제2 라인 패턴(L2)이 교차하는 영역에서 제3 물질층의 패턴(130b)의 두께는 H1 이며, 제2 스페이스 패턴(S2)과 제1 라인 패턴(L1)이 교차하는 영역에서 제3 물질층의 패턴(130b)의 두께는 H1 이다.
따라서, 도 8의 단계에서는 제3 물질층의 패턴(130b)이 제1 홀 패턴(1st hole)이 형성되는 영역에서는 오픈(open)되며, 그 외의 영역에서는 균일한 두께(H1)를 가지게 되며, 이는 도 7에서와 동일하다.
도 8g는 도 8에서 제8 물질층(더욱 상세하게는 제8 물질층의 패턴(180))에 대하여 그 두께를 병기하여 도해한 평면도이다. 도 8g에서 도시된 점선의 원은 본원의 기술적 사상에 따른 제조방법에 의하여 최종적으로 구현되는 반도체 소자에 형성될 제1 홀 패턴(1st hole)과 제2 홀 패턴(2nd hole)의 위치를 편의상 도시한 것이다.
도 8g를 참조하면, 제1 스페이스 패턴(S1)과 제2 스페이스 패턴(S2)이 교차하는 영역(후속 공정을 통하여 제1 홀 패턴(1st hole)이 형성되는 영역)에서 제8 물질층의 패턴(180)의 두께는 J2 이며, 제1 라인 패턴(L1)과 제2 라인 패턴(L2)이 교차하는 영역(후속 공정을 통하여 제2 홀 패턴(2nd hole)이 형성되는 영역)에서 제8 물질층의 패턴(180)의 두께는 0 이다. 또한, 제1 스페이스 패턴(S1)과 제2 라인 패턴(L2)이 교차하는 영역에서 제8 물질층의 패턴(180)의 두께는 J1 이며, 제2 스페이스 패턴(S2)과 제1 라인 패턴(L1)이 교차하는 영역에서 제8 물질층의 패턴(180)의 두께는 J1 이다.
따라서, 도 8의 단계에서 형성된 제8 물질층의 패턴(180)의 두께는 제1 홀 패턴(1st hole)이 형성될 영역에서는 J2 이며, 제2 홀 패턴(2nd hole)이 형성될 영역에서는 0 이며, 그 외의 영역에서는 J1 이다. 여기에서 J2 는 J1 보다 큰 값을 가진다.
상기 제5 물질층의 제2 패턴(150d)을 제거하는 단계(S412) 및 상기 제4 물질층의 제3 패턴(140d)을 제거하는 단계(S413)에 의해 도 8에 도시된 구조로부터 도 9에 도시된 구조가 형성된다.
먼저, 제5 물질층의 제2 패턴(150d)을 제거하면 제4 물질층의 제3 패턴(140d)이 노출된다. 상기 노출된 제4 물질층의 제3 패턴(140d)을 식각한다.
도 9e는 도 9에서 제4 물질층(더욱 상세하게는 제4 물질층의 제3 패턴(140d))에 대하여 그 두께를 병기하여 도해한 평면도이다. 도 9e에서 도시된 점선의 원은 본원의 기술적 사상에 따른 제조방법에 의하여 최종적으로 구현되는 반도체 소자에 형성될 제1 홀 패턴(1st hole)과 제2 홀 패턴(2nd hole)의 위치를 편의상 도시한 것이다.
도 9e를 참조하면, 제1 스페이스 패턴(S1)과 제2 스페이스 패턴(S2)이 교차하는 영역(후속 공정을 통하여 제1 홀 패턴(1st hole)이 형성되는 영역)에서 제4 물질층의 제3 패턴(140d)의 두께는 0 이며, 제1 라인 패턴(L1)과 제2 라인 패턴(L2)이 교차하는 영역(후속 공정을 통하여 제2 홀 패턴(2nd hole)이 형성되는 영역)에서 제4 물질층의 제3 패턴(140d)의 두께는 0 이다. 또한, 제1 스페이스 패턴(S1)과 제2 라인 패턴(L2)이 교차하는 영역에서 제4 물질층의 제3 패턴(140d)의 두께는 0 이며, 제2 스페이스 패턴(S2)과 제1 라인 패턴(L1)이 교차하는 영역에서 제4 물질층의 제3 패턴(140d)의 두께는 0 이다.
따라서, 도 9의 단계에서 제4 물질층의 임의의 패턴은 모두 제거된다. 하지만, 제2 홀 패턴(2nd hole)에 대응하는 영역에 배치되었던 제4 물질층의 제3 패턴(도 8의 140d)을 제거함으로써 제8 물질층의 패턴(180)에 의해 노출되어 오픈(open)되는 영역이 제2 홀 패턴(2nd hole)이 형성될 영역과 일치하게 된다.
도 9f는 도 9에서 제3 물질층(더욱 상세하게는 제3 물질층의 패턴(130b))에 대하여 그 두께를 병기하여 도해한 평면도이다. 도 9f에서 도시된 점선의 원은 본원의 기술적 사상에 따른 제조방법에 의하여 최종적으로 구현되는 반도체 소자에 형성될 제1 홀 패턴(1st hole)과 제2 홀 패턴(2nd hole)의 위치를 편의상 도시한 것이다.
도 9f를 참조하면, 제1 스페이스 패턴(S1)과 제2 스페이스 패턴(S2)이 교차하는 영역(후속 공정을 통하여 제1 홀 패턴(1st hole)이 형성되는 영역)에서 제3 물질층의 패턴(130b)의 두께는 0 이며, 제1 라인 패턴(L1)과 제2 라인 패턴(L2)이 교차하는 영역(후속 공정을 통하여 제2 홀 패턴(2nd hole)이 형성되는 영역)에서 제3 물질층의 패턴(130b)의 두께는 H1 이다. 또한, 제1 스페이스 패턴(S1)과 제2 라인 패턴(L2)이 교차하는 영역에서 제3 물질층의 패턴(130b)의 두께는 H1 이며, 제2 스페이스 패턴(S2)과 제1 라인 패턴(L1)이 교차하는 영역에서 제3 물질층의 패턴(130b)의 두께는 H1 이다.
따라서, 도 9의 단계에서는 제3 물질층의 패턴(130b)이 제1 홀 패턴(1st hole)이 형성되는 영역에서는 오픈(open)되며, 그 외의 영역에서는 균일한 두께(H1)를 가지게 되며, 이는 도 8에서와 동일하다.
상기 제3 물질층의 제2 패턴(130c)을 형성하는 단계(S414)에 의해 도 9에 도시된 구조로부터 도 10에 도시된 구조가 형성된다.
제8 물질층의 패턴(180)에 의해 노출된 제3 물질층의 패턴(130b)을 제거하여 제3 물질층의 제2 패턴(130c)을 형성한다. 상기 제3 물질층과 상기 제8 물질층은 식각율이 다르므로(예를 들어, 실리콘산화물과 폴리실리콘은 식각선택비가 1보다 매우 클 정도로 식각율이 크게 다르므로), 제3 물질층의 패턴(130b)을 식각하는 동안 제8 물질층의 패턴(180)은 식각 차폐막이 될 수 있다.
도 10e는 도 10에서 제3 물질층(더욱 상세하게는 제3 물질층의 제2 패턴(130c))에 대하여 그 두께를 병기하여 도해한 평면도이다. 도 10e에서 도시된 점선의 원은 본원의 기술적 사상에 따른 제조방법에 의하여 최종적으로 구현되는 반도체 소자에 형성될 제1 홀 패턴(1st hole)과 제2 홀 패턴(2nd hole)의 위치를 편의상 도시한 것이다.
도 10e를 참조하면, 제1 스페이스 패턴(S1)과 제2 스페이스 패턴(S2)이 교차하는 영역(후속 공정을 통하여 제1 홀 패턴(1st hole)이 형성되는 영역)에서 제3 물질층의 제2 패턴(130c)의 두께는 0 이며, 제1 라인 패턴(L1)과 제2 라인 패턴(L2)이 교차하는 영역(후속 공정을 통하여 제2 홀 패턴(2nd hole)이 형성되는 영역)에서 제3 물질층의 제2 패턴(130c)의 두께는 0 이다. 또한, 제1 스페이스 패턴(S1)과 제2 라인 패턴(L2)이 교차하는 영역에서 제3 물질층의 제2 패턴(130c)의 두께는 H1 이며, 제2 스페이스 패턴(S2)과 제1 라인 패턴(L1)이 교차하는 영역에서 제3 물질층의 제2 패턴(130c)의 두께는 H1 이다.
따라서, 도 10의 단계에서, 제1 홀 패턴(1st hole) 및 제2 홀 패턴(2nd hole)에 대응되는 영역에서 제3 물질층의 제2 패턴(130c)은 모두 오픈(open)되며, 나머지 영역에서는 균일한 두께(H1)를 가진다. 따라서, 도 10의 단계에서, 제1 홀 패턴(1st hole) 및 제2 홀 패턴(2nd hole)이 형성되었다.
제2 물질층의 패턴(120a)을 형성하는 단계(S415)에 의해 도 10에 도시된 구조로부터 도 11에 도시된 구조가 형성된다.
제3 물질층의 제2 패턴(130c)은 도 10에서 이미 제1 홀 패턴(1st hole) 및 제2 홀 패턴(2nd hole)이 형성된 구조를 완성하였다. 계속하여 하부층인 제2 물질층(120)에 대하여 제1 홀 패턴(1st hole) 및 제2 홀 패턴(2nd hole)을 형성하고자 하는 경우, 제3 물질층의 제2 패턴(130c)에 의해 노출된 제2 물질층(120)을 제거하여 제2 물질층의 패턴(120a)을 형성한다. 이 경우, 제2 물질층의 패턴(120a)도 제1 홀 패턴(1st hole) 및 제2 홀 패턴(2nd hole)이 형성된 구조를 가지게 된다.
도 10에서 개시된 구조에서 전면을 덮도록 추가적인 제8 물질층으로 형성된 덮개막(미도시)을 더 형성하고, 상기 제8 물질층으로 형성된 덮개막에 대하여 에치백(etch back) 공정을 수행하면, 상기 제8 물질층으로 형성된 덮개막, 제8 물질층의 패턴(180)이 제거되고, 계속하여 제3 물질층의 제2 패턴(130c)에 의하여 노출된 제2 물질막(120)이 제거되어 제2 물질층의 패턴(120a)을 형성할 수 있다.
제2 물질층의 패턴(120a)을 형성하는 동안, 제3 물질층의 제2 패턴(130c)의 상부면이 일부 제거될 수도 있으므로, 도 11에서는 제3 물질층의 제2 패턴(130d)으로 표시한다.
도 11e는 도 11에서 제3 물질층(더욱 상세하게는 제3 물질층의 제2 패턴(130d))에 대하여 그 두께를 병기하여 도해한 평면도이며, 도 11f는 도 11에서 제2 물질층(더욱 상세하게는 제2 물질층의 패턴(120a))에 대하여 그 두께를 병기하여 도해한 평면도이다.
상기 도면을 참조하면, 제1 스페이스 패턴(S1)과 제2 라인 패턴(L2)이 교차하는 영역 및 제2 스페이스 패턴(S2)과 제1 라인 패턴(L1)이 교차하는 영역에서는 모두 제2 물질층의 임의의 패턴과 제3 물질층의 임의의 패턴이 존재하며, 제1 스페이스 패턴(S1)과 제2 스페이스 패턴(S2)이 교차하는 영역에서는 모두 오픈되어 제1 홀 패턴(1st hole)이 형성되며, 제1 라인 패턴(L1)과 제2 라인 패턴(L2)이 교차하는 영역에서도 모두 오픈되어 제2 홀 패턴(2nd hole)이 형성된다.
다음은, 제1 라인 패턴(L1)과 제2 라인 패턴(L2)이 교차하는 영역에 제2 홀 패턴(2nd hole)을 형성하는 단계(S400)에 대한 다른 실시예를 설명한다.
도 1f는 도 1a의 제2 홀 패턴을 형성하는 다른 실시예로서의 방법에 포함되는 단계들을 수행하는 흐름도이며, 도 12, 도 13, 도 14 및 도 15은 본 발명의 다른 실시예에 따른 제2 홀 패턴을 형성하는 단계들을 순차적으로 도해하는 평면도들이다. 그리고, 도 12a, 도 12b, 도 12c 및 도 12d는 도 12의 라인 A-A', B-B', C-C' 및 D-D'를 따라 각각 절취한 단면을 도해하는 단면도이며, 도 13a, 도 13b, 도 13c 및 도 13d는 도 13의 라인 A-A', B-B', C-C' 및 D-D'를 따라 각각 절취한 단면을 도해하는 단면도이며, 도 14a, 도 14b, 도 14c 및 도 14d는 도 14의 라인 A-A', B-B', C-C' 및 D-D'를 따라 각각 절취한 단면을 도해하는 단면도이며, 도 15a, 도 15b, 도 15c 및 도 15d는 도 15의 라인 A-A', B-B', C-C' 및 D-D'를 따라 각각 절취한 단면을 도해하는 단면도이다.
상기 도면들을 참조하면, 제1 라인 패턴(L1)과 제2 라인 패턴(L2)이 교차하는 영역에 제2 홀 패턴(2nd hole)을 형성하는 단계(S400)는 제4 물질층의 제3 패턴(140d)에 의해 노출된 제3 물질층의 패턴(130b)을 제3 물질층의 패턴(130b)의 두께의 일부(H3)까지 제거하여 제3 물질층의 제3 패턴(130e)을 형성하는 단계(S421); 제4 물질층의 제3 패턴(140e)을 제거하는 단계(S422); 제2 물질층(120e) 및 제3 물질층의 제3 패턴(130e) 상에 제9 물질층을 덮고 제3 물질층의 제3 패턴(130e)의 상부면이 노출될 때까지 상기 제9 물질층을 평탄화하여 제9 물질층의 패턴(190)을 형성하는 단계(S423); 제9 물질층의 패턴(190)에 의해 노출된 제3 물질층의 제3 패턴(130e)을 제거하여 제3 물질층의 제4 패턴(130f)을 형성하는 단계(S424); 및 제3 물질층의 제4 패턴(130f)에 의해 노출된 제2 물질층(120)을 제거하여 제2 물질층의 제2 패턴(120g)을 형성하는 단계(S425);를 포함한다.
상기 제4 물질층의 제3 패턴(140d)에 의해 노출된 제3 물질층의 패턴(130b)을 제3 물질층의 패턴(130b)의 두께의 일부(H3)까지 제거하여 제3 물질층의 제3 패턴(130e)을 형성하는 단계(S421)에 의해 도 7에 도시된 구조로부터 도 12에 도시된 구조가 형성된다.
제4 물질층의 제3 패턴(140d)에 의해 노출된 제3 물질층의 패턴(130b)을 제3 물질층의 패턴(130b)의 두께(H1)의 일부(H3)까지만 제거하여 제3 물질층의 제3 패턴(130e)을 형성한다. 한편, 제3 물질층의 제3 패턴(130e)을 형성하는 동안, 제2 스페이스 패턴(S2)에 대응하는 영역에서 노출되는 제2 물질층(120)은 그 상부면이 일부 제거될 수도 있으므로, 도 12에서는 제2 물질층(120e)으로 표시한다.
도 12e는 도 12에서 제3 물질층(더욱 상세하게는 제3 물질층의 제3 패턴(130e))에 대하여 그 두께를 병기하여 도해한 평면도이다. 도 12e에서 도시된 점선의 원은 본원의 기술적 사상에 따른 제조방법에 의하여 최종적으로 구현되는 반도체 소자에 형성될 제1 홀 패턴(1st hole)과 제2 홀 패턴(2nd hole)의 위치를 편의상 도시한 것이다.
도 12e를 참조하면, 제1 스페이스 패턴(S1)과 제2 스페이스 패턴(S2)이 교차하는 영역(후속 공정을 통하여 제1 홀 패턴(1st hole)이 형성되는 영역)에서 제3 물질층의 제3 패턴(130e))의 두께는 0 이며, 제1 라인 패턴(L1)과 제2 라인 패턴(L2)이 교차하는 영역(후속 공정을 통하여 제2 홀 패턴(2nd hole)이 형성되는 영역)에서 제3 물질층의 제3 패턴(130e)의 두께는 H1 이다. 또한, 제1 스페이스 패턴(S1)과 제2 라인 패턴(L2)이 교차하는 영역에서 제3 물질층의 제3 패턴(130e)의 두께는 H2 이며, 제2 스페이스 패턴(S2)과 제1 라인 패턴(L1)이 교차하는 영역에서 제3 물질층의 제3 패턴(130e)의 두께는 H2 이다.
따라서, 도 12의 단계에서, 제3 물질층의 제3 패턴(130e)은 제1 홀 패턴(1st hole)에 대응하는 영역만 오픈되었고, 나머지 영역은 모두 소정의 두께(H1 또는 H2)를 가진다. 특히, 제2 홀 패턴(2nd hole)에 대응하는 영역에서는 주변보다 높도록 두께 H2 보다 큰 두께 H1을 가진다.
상기 제4 물질층의 제3 패턴(140e)을 제거하는 단계(S422) 및 상기 제2 물질층(120e) 및 제3 물질층의 제3 패턴(130e) 상에 제9 물질층을 덮고 제3 물질층의 제3 패턴(130e)의 상부면이 노출될 때까지 상기 제9 물질층을 평탄화하여 제9 물질층의 패턴(190)을 형성하는 단계(S423)에 의해 도 12에 도시된 구조로부터 도 13에 도시된 구조가 형성된다.
제4 물질층의 제3 패턴(140e)를 모두 제거한다. 도 12에서는 제4 물질층의 제3 패턴(140e)이 제2 홀 패턴(2nd hole)에 대응하는 영역에서만 존재하였다.
계속하여, 제2 물질층(120e) 및 제3 물질층의 제3 패턴(130e) 상에 제9 물질층(미도시)을 덮고 제3 물질층의 제3 패턴(130e)의 상부면이 노출될 때까지 상기 제9 물질층을 평탄화하여 제9 물질층의 패턴(190)을 형성한다. 제3 물질층의 제3 패턴(130e)의 상부면은 제1 스페이스 패턴(S1)에 대응하는 영역에서보다 제2 스페이스 패턴(S2)에 대응하는 영역에서 더 높으므로(H1 > H2), 제1 스페이스 패턴(S1)에 대응하는 영역에서의 제9 물질층의 패턴(190)의 상부면은 제3 물질층의 제3 패턴(130e)의 상부면보다 더 높으며, 제1 라인 패턴(L1)에 대응하는 영역에서는 제9 물질층의 패턴(190)의 상부면은 제3 물질층의 제3 패턴(130e)의 상부면과 동일한 높이를 가진다.
도 13e는 도 13에서 제3 물질층(더욱 상세하게는 제3 물질층의 제3 패턴(130e))에 대하여 그 두께를 병기하여 도해한 평면도이다. 도 13e에서 도시된 점선의 원은 본원의 기술적 사상에 따른 제조방법에 의하여 최종적으로 구현되는 반도체 소자에 형성될 제1 홀 패턴(1st hole)과 제2 홀 패턴(2nd hole)의 위치를 편의상 도시한 것이다.
도 13e를 참조하면, 제1 스페이스 패턴(S1)과 제2 스페이스 패턴(S2)이 교차하는 영역(후속 공정을 통하여 제1 홀 패턴(1st hole)이 형성되는 영역)에서 제3 물질층의 제3 패턴(130e))의 두께는 0 이며, 제1 라인 패턴(L1)과 제2 라인 패턴(L2)이 교차하는 영역(후속 공정을 통하여 제2 홀 패턴(2nd hole)이 형성되는 영역)에서 제3 물질층의 제3 패턴(130e)의 두께는 H1 이다. 또한, 제1 스페이스 패턴(S1)과 제2 라인 패턴(L2)이 교차하는 영역에서 제3 물질층의 제3 패턴(130e)의 두께는 H2 이며, 제2 스페이스 패턴(S2)과 제1 라인 패턴(L1)이 교차하는 영역에서 제3 물질층의 제3 패턴(130e)의 두께는 H2 이다.
따라서, 도 13의 단계에서, 제3 물질층의 제3 패턴(130e)은 제1 홀 패턴(1st hole)에 대응하는 영역만 오픈되었고, 나머지 영역은 모두 소정의 두께(H1 또는 H2)를 가진다. 특히, 제2 홀 패턴(2nd hole)에 대응하는 영역에서는 주변보다 높도록 두께 H2 보다 큰 두께 H1을 가진다.
상기 제9 물질층의 패턴(190)에 의해 노출된 제3 물질층의 제3 패턴(130e)을 제거하여 제3 물질층의 제4 패턴(130f)을 형성하는 단계(S424)에 의해 도 13에 도시된 구조로부터 도 14에 도시된 구조가 형성된다.
상기 제9 물질층의 패턴(190)에 의해 노출된 제3 물질층의 제3 패턴(130e)은 제2 홀 패턴(2nd hole)에 대응하는 영역에 배치된다. 따라서, 제3 물질층의 제4 패턴(130f)은 제2 홀 패턴(2nd hole)이 오픈되는 구조를 포함한다.
한편, 제3 물질층의 제4 패턴(130f)을 형성하는 동안, 제1 라인 패턴(L1)에 대응하는 영역에서 노출되는 제2 물질층(120e)은 그 상부면이 일부 제거될 수도 있으므로, 도 14에서는 제2 물질층(120f)으로 표시한다.
도 14e는 도 14에서 제3 물질층(더욱 상세하게는 제3 물질층의 제4 패턴(130f)))에 대하여 그 두께를 병기하여 도해한 평면도이다. 도 14e에서 도시된 점선의 원은 본원의 기술적 사상에 따른 제조방법에 의하여 최종적으로 구현되는 반도체 소자에 형성될 제1 홀 패턴(1st hole)과 제2 홀 패턴(2nd hole)의 위치를 편의상 도시한 것이다.
도 14e를 참조하면, 제1 스페이스 패턴(S1)과 제2 스페이스 패턴(S2)이 교차하는 영역(후속 공정을 통하여 제1 홀 패턴(1st hole)이 형성되는 영역)에서 제3 물질층의 제4 패턴(130f))의 두께는 0 이며, 제1 라인 패턴(L1)과 제2 라인 패턴(L2)이 교차하는 영역(후속 공정을 통하여 제2 홀 패턴(2nd hole)이 형성되는 영역)에서 제3 물질층의 제4 패턴(130f)의 두께는 0 이다. 또한, 제1 스페이스 패턴(S1)과 제2 라인 패턴(L2)이 교차하는 영역에서 제3 물질층의 제4 패턴(130f)의 두께는 H2 이며, 제2 스페이스 패턴(S2)과 제1 라인 패턴(L1)이 교차하는 영역에서 제3 물질층의 제4 패턴(130f)의 두께는 H2 이다.
따라서, 도 14의 단계에서, 제1 홀 패턴(1st hole) 및 제2 홀 패턴(2nd hole)에 대응되는 영역에서 제3 물질층의 제4 패턴(130f)은 모두 오픈(open)되며, 나머지 영역에서는 균일한 두께(H2)를 가진다. 따라서, 도 14의 단계에서, 제1 홀 패턴(1st hole) 및 제2 홀 패턴(2nd hole)이 형성되었다.
상기 제3 물질층의 제4 패턴(130f)에 의해 노출된 제2 물질층(120f)을 제거하여 제2 물질층의 제2 패턴(120g)을 형성하는 단계(S425)에 의해 도 14에 도시된 구조로부터 도 15에 도시된 구조가 형성된다.
제3 물질층의 제4 패턴(130f)은 도 14에서 이미 제1 홀 패턴(1st hole) 및 제2 홀 패턴(2nd hole)이 형성된 구조를 완성하였다. 계속하여 하부층인 제2 물질층(120f)에 대하여 제1 홀 패턴(1st hole) 및 제2 홀 패턴(2nd hole)을 형성하고자 하는 경우, 제3 물질층의 제4 패턴(130f)에 의해 노출된 제2 물질층(120f)을 제거하여 제2 물질층의 패턴(120g)을 형성한다. 이 경우, 제2 물질층의 패턴(120g)도 제1 홀 패턴(1st hole) 및 제2 홀 패턴(2nd hole)이 형성된 구조를 가지게 된다.
제2 물질층의 패턴(120g)을 형성하는 동안, 제3 물질층의 제4 패턴(130f)의 상부면이 일부 제거될 수도 있으므로, 도 15에서는 제3 물질층의 제4 패턴(130g)으로 표시한다.
도 15e는 도 15에서 제3 물질층(더욱 상세하게는 제3 물질층의 제4 패턴(130g)))에 대하여 그 두께를 병기하여 도해한 평면도이다. 도 15f는 도 15에서 제2 물질층(더욱 상세하게는 제2 물질층의 제2 패턴(120g))에 대하여 그 두께를 병기하여 도해한 평면도이다.
상기 도면을 참조하면, 제1 스페이스 패턴(S1)과 제2 라인 패턴(L2)이 교차하는 영역 및 제2 스페이스 패턴(S2)과 제1 라인 패턴(L1)이 교차하는 영역에서는 모두 제2 물질층의 임의의 패턴과 제3 물질층의 임의의 패턴이 존재하며, 제1 스페이스 패턴(S1)과 제2 스페이스 패턴(S2)이 교차하는 영역에서는 모두 오픈되어 제1 홀 패턴(1st hole)이 형성되며, 제1 라인 패턴(L1)과 제2 라인 패턴(L2)이 교차하는 영역에서도 모두 오픈되어 제2 홀 패턴(2nd hole)이 형성된다.
지금까지 홀 패턴을 가지는 반도체 소자의 제조방법의 실시예들을 설명하였다. 이하에서는 상기 실시예들을 다른 측면의 관점에서 설명한다.
도 1g는 본 발명의 다른 측면에 따른 반도체 소자의 제조방법의 흐름도이며, 도 1h는 도 1g의 제2 홀 패턴을 형성하는 일실시예로서의 방법에 포함되는 단계들을 수행하는 흐름도이며, 그리고, 도 1i는 도 1g의 제2 홀 패턴을 형성하는 다른 실시예로서의 방법에 포함되는 단계들을 수행하는 흐름도이다.
상기 도면들을 참조하면, 본 발명의 다른 측면에 따른 반도체 소자의 제조방법은 제1 하드마스크막(도 2b의 120), 제2 하드마스크막(도 2b의 130) 및 희생막(도 2b의 140)을 순차적으로 형성한 후 희생막(140) 상에 제1 방향으로 신장되고 서로 이격되어 반복 배치되는 복수개의 제1 스페이스 패턴(도 3의 S1)들을 형성하는 단계(S100'); 복수개의 제1 스페이스 패턴(S1) 상에 상기 제1 방향과 나란하지 않은 제2 방향으로 신장되고 서로 이격되어 반복 배치되는 복수개의 제2 스페이스 패턴(도 5의 S2)들을 형성하는 단계(S200'); 제1 스페이스 패턴(S1)과 제2 스페이스 패턴(S2)이 교차되는 영역에 대응하여 제2 하드마스크막(130)과 제1 하드마스크(120)를 관통하는 제1 홀 패턴(도 6 및 도 7의 1st hole)을 형성하는 단계(S300'); 및 제1 스페이스 패턴(S1) 및 제2 스페이스 패턴(S2) 중에서 어느 하나의 스페이스 패턴도 배치되지 않는 영역에 대응하여 제2 하드마스크막(130)과 제1 하드마스크(120)를 관통하는 제2 홀 패턴(도 10 및 도 11의 2nd hole)을 형성하는 단계(S400');를 포함할 수 있다.
도 1g에 도시된 단계 S100', S200', S300' 및 S400'은 각각 도 1a에 도시된 단계 S100, S200, S300 및 S400 과 동일한 구성을 가진다. 다만, 도 1a를 참조하여 앞에서 설명한 제2 물질층(120), 제3 물질층(130) 및 제4 물질층(140)을 각각 제1 하드마스크막(120), 제2 하드마스크막(130) 및 희생막(140)으로 대체하여 설명할 수 있다. 따라서, 도 1g에서 개시된 각각의 단계에 대한 설명은 도 1a에서 설명한 것과 기술적 사상이 동일하므로 도 1a에 대한 설명으로 대체될 수 있다.
본 발명의 다른 측면에 따른 반도체 소자의 제조방법의 일실시예에 따르면, 도 1h를 참조하여, 상기 제2 홀 패턴을 형성하는 단계는 상기 제1 홀 패턴이 형성되지 않는 영역에 대응하여 일정한 두께(도 6f의 H1)를 가지는 제2 하드마스크막 패턴(도 6의 130a)을 형성하는 단계(S431); 상기 제2 홀 패턴이 형성되는 영역에 대응하여 상기 제2 하드마스크막 패턴 상에 희생막(140)의 기둥 패턴(도 7b 및 도 7d의 140d)을 형성하는 단계(S432); 상기 희생막의 기둥 패턴의 상부면이 노출되도록 전면에 제3 하드마스크막 패턴(도 8의 180)을 형성하는 단계(S433); 희생막의 기둥 패턴(도 7b 및 도 7d의 140d)을 제거하는 단계(S434); 및 상기 제2 하드마스크막 패턴 중에서 상기 희생막의 기둥 패턴을 제거함으로써 노출된 상기 제2 하드마스크막 패턴 부분을 제거하는 단계(S435);를 포함할 수 있다.
상기 제1 홀 패턴이 형성되지 않는 영역에 대응하여 일정한 두께(도 6f의 H1)를 가지는 제2 하드마스크막 패턴(도 6의 130a)을 형성하는 단계(S431)에 의해 도 5에 도시된 구조로부터 도 6에 도시된 구조가 형성된다.
상기 제2 홀 패턴이 형성되는 영역에 대응하여 상기 제2 하드마스크막 패턴 상에 희생막(140)의 기둥 패턴(도 7b 및 도 7d의 140d)을 형성하는 단계(S432)에 의해 도 6에 도시된 구조로부터 도 7에 도시된 구조가 형성된다.
상기 희생막의 기둥 패턴의 상부면이 노출되도록 전면에 제3 하드마스크막 패턴(도 8의 180)을 형성하는 단계(S433)에 의해 도 7에 도시된 구조로부터 도 8에 도시된 구조가 형성된다.
희생막의 기둥 패턴(도 7b 및 도 7d의 140d)을 제거하는 단계(S434)에 의해 도 8에 도시된 구조로부터 도 9에 도시된 구조가 형성된다.
상기 제2 하드마스크막 패턴 중에서 상기 희생막의 기둥 패턴을 제거함으로써 노출된 상기 제2 하드마스크막 패턴 부분을 제거하는 단계(S435)에 의해 도 9에 도시된 구조로부터 도 10에 도시된 구조가 형성된다.
상기 각 단계들에 대한 설명은 동일한 도면을 참고로 하여 본 발명의 일측면에 따른 반도체 소자의 제조방법에서 설명한 것과 동일하므로 여기에서는 생략한다.
본 발명의 다른 측면에 따른 반도체 소자의 제조방법의 다른 실시예에 따르면, 도 1i를 참조하여, 상기 제2 홀 패턴을 형성하는 단계는 상기 제1 홀 패턴이 형성되지 않는 영역에 대응하여 일정한 두께(도 6f의 H1)를 가지는 제2 하드마스크막 패턴(도 6의 130a)을 형성하는 단계(S441); 상기 제2 홀 패턴이 형성되는 영역에 대응하여 상기 제2 하드마스크막 패턴 상에 희생막(140)의 기둥 패턴(도 7b 및 도 7d의 140d)을 형성하는 단계(S442); 상기 희생막의 기둥 패턴에 의해 노출된 제2 하드마스크막 패턴을 상기 제2 하드마스크막 패턴의 두께의 일부(도 12b 및 도 12d 의 H3)까지만 제거하여 제2 하드마스크막의 제2 패턴(도 12의 130e)을 형성하는 단계(S443); 상기 희생막의 기둥 패턴(도 12의 140e)을 제거하는 단계(S444); 상기 제2 하드마스크막의 제2 패턴의 상부면이 노출되도록 전면에 제4 하드마스크막 패턴(도 13의 190)을 형성하는 단계(S445); 및 상기 제2 하드마스크막의 제2 패턴에서 제4 하드마스크막 패턴(도 13의 190)에 의해 노출된 제2 하드마스크막의 제2 패턴 부분(도 13의 130e)을 제거하는 단계(S446);를 포함할 수 있다.
상기 제1 홀 패턴이 형성되지 않는 영역에 대응하여 일정한 두께(도 6f의 H1)를 가지는 제2 하드마스크막 패턴(도 6의 130a)을 형성하는 단계(S441)에 의해 도 5에 도시된 구조로부터 도 6에 도시된 구조가 형성된다.
상기 제2 홀 패턴이 형성되는 영역에 대응하여 상기 제2 하드마스크막 패턴 상에 희생막(140)의 기둥 패턴(도 7b 및 도 7d의 140d)을 형성하는 단계(S442)에 의해 도 6에 도시된 구조로부터 도 7에 도시된 구조가 형성된다.
상기 희생막의 기둥 패턴에 의해 노출된 제2 하드마스크막 패턴을 상기 제2 하드마스크막 패턴의 두께의 일부(도 12b 및 도 12d 의 H3)까지 제거하여 제2 하드마스크막의 제2 패턴(도 12의 130e)을 형성하는 단계(S443)에 의해 도 7에 도시된 구조로부터 도 12에 도시된 구조가 형성된다.
상기 희생막의 기둥 패턴(도 12의 140e)을 제거하는 단계(S444) 및 상기 제2 하드마스크막의 제2 패턴의 상부면이 노출되도록 전면에 제4 하드마스크막 패턴(도 13의 190)을 형성하는 단계(S445)에 의해 도 12에 도시된 구조로부터 도 13에 도시된 구조가 형성된다.
상기 제2 하드마스크막의 제2 패턴에서 제4 하드마스크막 패턴(도 13의 190)에 의해 노출된 제2 하드마스크막의 제2 패턴 부분(도 13의 130e)을 제거하는 단계(S446)에 의해 도 13에 도시된 구조로부터 도 14에 도시된 구조가 형성된다.
상기 각 단계들에 대한 설명은 동일한 도면을 참고로 하여 본 발명의 일측면에 따른 반도체 소자의 제조방법에서 설명한 것과 동일하므로 여기에서는 생략한다.
지금까지 라인 패턴과 스페이스 패턴을 포함한 레이아웃을 사용하여 홀 패턴을 형성하는 방법에 대하여 설명하였다. 상기 홀 패턴은 반도체 소자에서 다양한 용도로 사용될 수 있다. 예를 들어, 상기 홀 패턴을 도전성 물질로 충전하여 반도체 소자의 콘택 패턴으로 사용할 수 있다. 상기 콘택 패턴은 상기 홀 패턴 상의 상부 구조체와 상기 홀 패턴 하의 하부 구조체를 전기적으로 연결하는 패턴일 수 있다. 상기 상부 구조체와 상기 하부 구조체는, 예를 들어, 반도체 소자에 있어서 반도체 기판의 활성영역, 도전성 패드, 트랜지스터 구조체, 워드 라인, 비트 라인, 커패시터의 하부 전극, 커패시터의 상부 전극, 층간 배선층 및 재배선 패턴 중에서 적어도 어느 하나일 수 있다.
도 16a 내지 도 16b 는 본 발명에 따른 제조방법에 의해 구현된 홀 패턴을 도전성 물질로 충전한 콘택 패턴의 일실시예에 대한 단면도들이다.
도 16a는 본 발명에 일실시예에 따른 제조방법에 의해 구현된 반도체 소자를 도시한 도 2a에서 A-A' 을 따라 각각 절취한 단면을 도해하는 단면도이고, 도 16b는 본 발명에 따른 제조방법에 의해 구현된 반도체 소자를 도시한 도 2a에서 B-B' 을 따라 각각 절취한 단면을 도해하는 단면도이다.
상기 도면들을 참조하면, 제1 홀 패턴과 제2 홀 패턴으로 구성된 홀 패턴은 제2 물질층의 임의의 패턴(120m)과 제3 물질층의 임의의 패턴(130m)으로 정의된다.
제2 물질층의 임의의 패턴(120m)과 제3 물질층의 임의의 패턴(130m)은 각각, 예를 들어, 도 11a 내지 도 11d에서 도시된 제2 물질층의 패턴(120a)와 제3 물질층의 제2 패턴(130d)일 수 있다.
한편, 제2 물질층의 임의의 패턴(120m)과 제3 물질층의 임의의 패턴(130m)은 각각, 예를 들어, 도 15a 내지 도 15d에서 도시된 제2 물질층의 패턴(120g)와 제3 물질층의 제4 패턴(130g)일 수 있다.
제2 물질층의 임의의 패턴(120m)과 제3 물질층의 임의의 패턴(130m)으로 정의된 상기 홀 패턴(제1 홀 패턴 및 제2 홀 패턴)들은 도전성 물질로 충전되어 콘택 패턴(210)이 형성된다.
한편, 홀 패턴의 하부에 형성된 제1 물질층(110a, 110b)은 반도체 기판의 활성영역, 도전성 패드, 트랜지스터 구조체, 워드 라인, 비트 라인, 커패시터의 하부 전극, 커패시터의 상부 전극, 층간 배선층, 절연막 패턴 및 재배선 패턴 중에서 적어도 어느 하나일 수 있다. 또한 제1 물질층(110)은 단일한 층에 한정되지 않으며, 예를 들어, 다양한 구조체들이 상기 제1 물질층의 내부에 또는 상기 제1 물질층의 상에 형성된 층일 수 있다. 예를 들어, 제1 물질층(110b)은 콘택 패턴(210)과 각각 접촉하는 영역이므로 도전성의 구조체일 수 있으며, 제1 물질층(110a)는 상기 도전성의 구조체들을 각각 분리하는 절연성의 구조체일 수 있다.
도 17a 내지 도 17b 는 본 발명에 따른 제조방법에 의해 구현된 홀 패턴을 도전성 물질로 충전한 콘택 패턴의 다른 실시예에 대한 단면도들이다.
도 17a는 본 발명에 다른 실시예에 따른 제조방법에 의해 구현된 반도체 소자를 도시한 도 2a에서 A-A' 을 따라 각각 절취한 단면을 도해하는 단면도이고, 도 17b는 본 발명에 따른 제조방법에 의해 구현된 반도체 소자를 도시한 도 2a에서 B-B' 을 따라 각각 절취한 단면을 도해하는 단면도이다.
상기 도면들을 참조하면, 제1 홀 패턴과 제2 홀 패턴으로 구성된 홀 패턴은 제2 물질층의 임의의 패턴(120n)으로 정의된다.
제2 물질층의 임의의 패턴(120n)은, 예를 들어, 도 11a 내지 도 11d에서 도시된 제3 물질층의 제2 패턴(130d)가 제거된 제2 물질층의 패턴(120a)일 수 있다.
한편, 제2 물질층의 임의의 패턴(120n)은, 예를 들어, 도 15a 내지 도 15d에서 도시된 제3 물질층의 제4 패턴(130g)가 제거된 제2 물질층의 패턴(120g)일 수 있다.
제2 물질층의 임의의 패턴(120n)으로 정의된 상기 홀 패턴(제1 홀 패턴 및 제2 홀 패턴)들은 도전성 물질로 충전되어 콘택 패턴(220)이 형성된다.
한편, 홀 패턴의 하부에 형성된 제1 물질층(110a, 110b)은 반도체 기판의 활성영역, 도전성 패드, 트랜지스터 구조체, 워드 라인, 비트 라인, 커패시터의 하부 전극, 커패시터의 상부 전극, 층간 배선층, 절연막 패턴 및 재배선 패턴 중에서 적어도 어느 하나일 수 있다. 또한 제1 물질층(110)은 단일한 층에 한정되지 않으며, 예를 들어, 다양한 구조체들이 상기 제1 물질층의 내부에 또는 상기 제1 물질층의 상에 형성된 층일 수 있다. 예를 들어, 제1 물질층(110b)은 콘택 패턴(220)과 각각 접촉하는 영역이므로 도전성의 구조체일 수 있으며, 제1 물질층(110a)는 상기 도전성의 구조체들을 각각 분리하는 절연성의 구조체일 수 있다.
도 18a 내지 도 18b 는 본 발명에 따른 제조방법에 의해 구현된 홀 패턴을 도전성 물질로 충전한 콘택 패턴의 또 다른 실시예에 대한 단면도들이다.
도 18a는 본 발명에 또 다른 실시예에 따른 제조방법에 의해 구현된 반도체 소자를 도시한 도 2a에서 A-A' 을 따라 각각 절취한 단면을 도해하는 단면도이고, 도 18b는 본 발명에 따른 제조방법에 의해 구현된 반도체 소자를 도시한 도 2a에서 B-B' 을 따라 각각 절취한 단면을 도해하는 단면도이다.
상기 도면들을 참조하면, 제1 홀 패턴과 제2 홀 패턴으로 구성된 홀 패턴은 제3 물질층의 임의의 패턴(130p)으로 정의된다.
도 18a 내지 도 18b 에서 도시된 구조는 도 2b에서 개시된 초기 적층체 구조(100)에서 제2 물질층(120)은 적층하지 않고, 제1 물질층(110) 상에 제3 물질층(130), 제4 물질층(140) 및 제5 물질층(150)을 순차적으로 적층하여 형성된 초기 적층체 구조로부터 형성된 것이다. 그 이후의 공정은 도 3 내지 도 15에서 개시된 공정에서 제2 물질층에 관한 설명만 제외하면 동일하므로 여기에서는 생략한다.
제3 물질층의 임의의 패턴(130p)은, 예를 들어, 도 11a 내지 도 11d에서 도시된 제3 물질층의 제2 패턴(130d)일 수 있다.
한편, 제3 물질층의 임의의 패턴(130p)은, 예를 들어, 도 15a 내지 도 15d에서 도시된 제3 물질층의 제4 패턴(130g)일 수 있다.
제3 물질층의 임의의 패턴(130p)으로 정의된 상기 홀 패턴(제1 홀 패턴 및 제2 홀 패턴)들은 도전성 물질로 충전되어 콘택 패턴(230)이 형성된다.
한편, 홀 패턴의 하부에 형성된 제1 물질층(110a, 110b)은 반도체 기판의 활성영역, 도전성 패드, 트랜지스터 구조체, 워드 라인, 비트 라인, 커패시터의 하부 전극, 커패시터의 상부 전극, 층간 배선층, 절연막 패턴 및 재배선 패턴 중에서 적어도 어느 하나일 수 있다. 또한 제1 물질층(110)은 단일한 층에 한정되지 않으며, 예를 들어, 다양한 구조체들이 상기 제1 물질층의 내부에 또는 상기 제1 물질층의 상에 형성된 층일 수 있다. 예를 들어, 제1 물질층(110b)은 콘택 패턴(230)과 각각 접촉하는 영역이므로 도전성의 구조체일 수 있으며, 제1 물질층(110a)는 상기 도전성의 구조체들을 각각 분리하는 절연성의 구조체일 수 있다.
앞에서 설명한 것처럼 본 발명의 기술적 사상은 라인 패턴과 스페이스 패턴을 포함한 레이아웃을 사용하여 홀 패턴을 형성하는 방법에 관한 것이다. 즉, 상기 라인 패턴과 상기 스페이스 패턴이 포함된 레이아웃으로 포토마스크를 제작하고, 현상 공정과 식각 공정을 진행하여 반도체 기판 상에 복수개의 홀 패턴을 형성할 수 있었다.
한편, 도 2a를 참조하여, 본 발명의 기술적 사상에 따르면, 제1 방향으로 신장되는 복수의 제1 라인 패턴(L1)들, 제1 방향으로 신장되는 복수의 제1 스페이스 패턴(S1)들, 제2 방향으로 신장되는 복수의 제2 라인 패턴(L2)들, 제2 방향으로 신장되는 복수의 제2 스페이스 패턴(S2)들은 각각, 예를 들어, 2F의 거리만큼 서로 이격되어 형성될 수 있다. 하지만, 그 결과 형성되는 홀 패턴(1st hole, 2nd hole)은 1F의 거리만큼 서로 이격되어 형성된다. 따라서, 공정 마진을 확보하면서 미세한 홀 패턴을 형성할 수 있게 된다.
이에 대하여, 상기 홀 패턴이 포함된 레이아웃으로 포토마스크를 제작하여 현상 공정과 식각 공정을 진행하여 복수개의 홀 패턴을 형성하는 경우를 가정해본다.
도 19는 홀 패턴이 포함된 레이아웃으로 반도체 기판 상에 홀 패턴을 형성하는 공정의 일실시예를 도시한 평면도이다.
도 19를 참조하면, 제1 홀 패턴에 대응하는 패턴(320)과 제2 홀 패턴에 대응하는 패턴(310)이 동시에 배치되는 레이아웃으로 홀 패턴을 형성하는 경우, 복수의 홀 패턴들 사이의 이격 거리는 1F 이다. 따라서, 도 2a에서와 달리 공정 마진이 작아 홀 패턴을 형성하는 것이 상대적으로 용이하지 않다.
도 20a 및 도 20b는 홀 패턴이 포함된 레이아웃으로 반도체 기판 상에 홀 패턴을 형성하는 공정의 다른 실시예를 도시한 평면도이다.
도 20a는 제2 홀 패턴에 대응하는 패턴(310)이 포함된 레이아웃으로 반도체 기판 상에 홀 패턴을 형성하는 경우에 해당하며, 도 20b는 제1 홀 패턴에 대응하는 패턴(320)이 포함된 레이아웃으로 반도체 기판 상에 홀 패턴을 형성하는 경우를 도시한다.
먼저, 도 20a에서 도시된 레이아웃으로 홀 패턴을 형성하는 경우 제2 홀 패턴에 대응하는 패턴(310)이 반도체 기판 상에 대응하여 제2 홀 패턴을 형성한다. 계속하여, 도 20b에서 도시된 레이아웃으로 홀 패턴을 형성하는 경우 제1 홀 패턴에 대응하는 패턴(320)이 반도체 기판 상에 대응하여 제1 홀 패턴을 형성한다.
이러한 공정에서는, 각각의 레이아웃에서 이격되는 홀 패턴에 대응하는 패턴들이 서로 2F 만큼 이격되어 배치되지만, 결과적으로 반도체 기판 상에 형성되는 홀 패턴들은 서로 1F 만큼 이격되어 배치되므로, 공정 마진 측면에서 유리하다.
하지만, 도 20b에서 도시된 제1 홀 패턴에 대응하는 패턴(320)이 도 20a에서 도시된 레이아웃의 특정부분(x 로 표시된 부분)에 정확하게 위치하여야 하므로, 얼라인을 정확하게 맞추어야 하는 부담을 가질 수 있다.
결국, 도 19, 도 20a 및 도 20b를 참조하면, 홀 패턴이 포함된 레이아웃으로 포토마스크를 제작하여 현상 공정과 식각 공정을 진행하여 복수개의 홀 패턴을 형성하는 경우보다 본원의 기술적 사상에 따라 라인 패턴과 스페이스 패턴을 포함하는 레이아웃으로 복수개의 홀 패턴을 형성하는 경우가 공정 마진을 안정적으로 확보할 수 있음을 확인할 수 있다. 즉, 미세한 피치를 가지는 홀 패턴의 레이아웃을 사용하지 않고서, 비교적 큰 피치를 가지는 라인 및 스페이스 패턴의 레이아웃을 사용하여 미세한 피치의 복수의 홀 패턴들을 형성할 수 있다는 것이 본원의 기술적 사상의 유리한 효과 중의 하나이다.
도 21은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 모듈(1000)의 평면도이다.
메모리 모듈(1000)은 인쇄회로 기판(1100) 및 복수의 반도체 패키지(1200)를 포함할 수 있다.
복수의 반도체 패키지(1200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 제조방법에 의해 구현된 반도체 소자를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 인쇄회로 기판의 한쪽 면에만 복수의 반도체 패키지(1200)를 탑재한 SIMM (single in-lined memory module), 또는 복수의 반도체 패키지(1200)가 양면에 배열된 DIMM (dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 외부로부터의 신호들을 복수의 반도체 패키지(1200)에 각각 제공하는 AMB (advanced memory buffer)를 갖는 FBDIMM (fully buffered DIMM)일 수 있다.
도 22은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드(2000)의 개략도이다.
상기 메모리 카드(2000)는 제어기(2100)와 메모리(2200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(2100)에서 명령을 내리면, 메모리(2200)는 데이터를 전송할 수 있다.
메모리(2200)는 본 발명의 기술적 사상에 의한 제조방법에 따라 구현된 반도체 소자를 포함할 수 있다.
메모리 카드(2000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등과 같은 다양한 메모리 카드를 구성할 수 있다.
도 23은 본 발명의 기술적 사상에 의한 제조방법에 따라 구현된 반도체 소자를 포함하는 시스템(3000)의 개략도이다.
시스템(3000)에서, 프로세서(3100), 메모리(3200), 및 입/출력 장치(3300) 및 는 버스(3400)를 이용하여 상호 데이터 통신할 수 있다.
시스템(3000)의 메모리(3200)는 RAM (random access memory) 및 ROM (read only memory)을 포함할 수 있다. 또한, 시스템(3000)은 플로피 디스크 드라이브 (floppy disk drive) 및 CD (compact disk) ROM 드라이브와 같은 주변 장치(3500)를 포함할 수 있다.
메모리(3200)는 본 발명의 기술적 사상에 의한 제조방법에 따라 구현된 반도체 소자를 포함할 수 있다.
메모리(3200)는 프로세서(3100)의 동작을 위한 코드 및 데이터를 저장할 수 있다.
시스템(3000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110 : 제1 물질층
120 : 제2 물질층
130 : 제3 물질층
140 : 제4 물질층
150 : 제5 물질층
S1 : 제1 스페이스 패턴
L1 : 제1 라인 패턴
S2 : 제2 스페이스 패턴
L2 : 제2 라인 패턴

Claims (10)

  1. 제1 방향으로 신장되는 복수개의 제1 라인 패턴 및 제1 스페이스 패턴을 형성하는 단계;
    상기 복수개의 제1 라인 패턴 및 제1 스페이스 패턴 상에서 제2 방향으로 신장되는 복수개의 제2 라인 패턴 및 제2 스페이스 패턴을 형성하는 단계;
    상기 제1 스페이스 패턴과 상기 제2 스페이스 패턴이 교차하는 영역에 제1 홀 패턴을 형성하는 단계; 및
    상기 제1 라인 패턴과 상기 제2 라인 패턴이 교차하는 영역에 제2 홀 패턴을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 제1 방향과 상기 제2 방향은 서로 수직한 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 복수개의 제1 라인 패턴 및 제1 스페이스 패턴을 형성하는 단계는
    제1 물질층, 상기 제1 물질층과 식각율이 다른 제2 물질층, 상기제2 물질층과 식각율이 다른 제3 물질층, 상기 제3 물질층과 식각율이 다른 제4 물질층, 그리고 상기 제4 물질층과 식각율이 다른 제5 물질층을 순차적으로 적층하는 단계;
    상기 제5 물질층에서 상기 제1 스페이스 패턴에 대응되는 부분을 제거하여 제5 물질층의 패턴을 형성하는 단계; 및
    상기 제5 물질층의 패턴에 의해 노출된 상기 제4 물질층을 상기 제4 물질층의 두께의 일부까지만 제거하여 제4 물질층의 패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    복수개의 제2 라인 패턴 및 제2 스페이스 패턴을 형성하는 단계는
    상기 제1 스페이스 패턴을 모두 채우고 상기 제1 라인 패턴을 모두 덮으며, 상기 제5 물질층과 식각율이 다른 제6 물질층을 형성하는 단계;
    상기 제6 물질층 상에 상기 제6 물질층과 식각율이 다른 제7 물질층을 형성하는 단계;
    상기 제7 물질층에서 상기 제2 스페이스 패턴에 대응되는 부분을 제거하여 제7 물질층의 패턴을 형성하는 단계;
    상기 제7 물질층의 패턴에 의해 노출된 상기 제6 물질층을 제거하여 제6 물질층의 패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4항에 있어서,
    상기 제6 물질층의 패턴을 형성하는 단계는
    상기 제4 물질층의 패턴에서 상기 제5 물질층의 패턴에 의해 노출되는 부분을 제거하여 제4 물질층의 제2 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제5항에 있어서,
    상기 제1 홀 패턴을 형성하는 단계는
    상기 제5 물질층의 패턴 중에서 상기 제2 스페이스 패턴에 대응하는 영역을 제거하여 제5 물질층의 제2 패턴을 형성하는 단계;
    상기 제4 물질층의 제2 패턴에 의해 노출된 상기 제3 물질층을 제거하여 제3 물질층의 패턴을 형성하는 단계;
    상기 제5 물질층의 제2 패턴에 의해 노출된 상기 제4 물질층의 제2 패턴을 제거하여 제4 물질층의 제3 패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 제2 홀 패턴을 형성하는 단계는
    제1 스페이스 패턴과 제2 스페이스 패턴에 대응하는 영역에서 제8 물질층의 패턴을 충전하는 단계;
    상기 제5 물질층의 제2 패턴을 제거하는 단계;
    상기 제4 물질층의 제3 패턴을 제거하는 단계; 및
    상기 제8 물질층의 패턴에 의해 노출된 상기 제3 물질층의 패턴을 제거하여 제3 물질층의 제2 패턴을 형성하는 단계; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서,
    상기 제3 물질층의 제2 패턴에 의해 노출된 상기 제2 물질층을 제거하여 제2 물질층의 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제6항에 있어서,
    상기 제2 홀 패턴을 형성하는 단계는
    상기 제4 물질층의 제3 패턴에 의해 노출된 상기 제3 물질층의 패턴을 상기 제3 물질층의 패턴의 두께의 일부까지만 제거하여 제3 물질층의 제3 패턴을 형성하는 단계;
    상기 제4 물질층의 제3 패턴을 제거하는 단계;
    상기 제2 물질층 및 상기 제3 물질층의 제3 패턴 상에 제9 물질층을 덮고 상기 제3 물질층의 제3 패턴의 상부면이 노출될 때까지 상기 제9 물질층을 평탄화하여 제9 물질층의 패턴을 형성하는 단계;
    상기 제9 물질층의 패턴에 의해 노출된 상기 제3 물질층의 제3 패턴을 제거하여 제3 물질층의 제4 패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제9항에 있어서,
    상기 제3 물질층의 제4 패턴에 의해 노출된 상기 제2 물질층을 제거하여 제2 물질층의 제2 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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