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KR100322262B1 - 반도체기판에서의 소형화된 접촉 및 이를 형성하는 방법 - Google Patents

반도체기판에서의 소형화된 접촉 및 이를 형성하는 방법 Download PDF

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KR100322262B1
KR100322262B1 KR1019990013134A KR19990013134A KR100322262B1 KR 100322262 B1 KR100322262 B1 KR 100322262B1 KR 1019990013134 A KR1019990013134 A KR 1019990013134A KR 19990013134 A KR19990013134 A KR 19990013134A KR 100322262 B1 KR100322262 B1 KR 100322262B1
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contact
interlayer film
contact hole
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사카오마사토
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Publication date
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Abstract

반도체기판에서의 소형화된 접촉(contact)이 제공된다. 이 접촉은 반도체기판의 표면에 형성된 확산층, 확산층을 덮는 층간막, 층간막 이내에 매립된 복수개의 하부배선들, 층간막 상에 배치된 상부배선, 층간막을 통과하여 확산층을 상부 배선과 연결시키는 접촉홀을 포함한다. 이 접촉홀은 하부배선들 간의 공간간격과 동일한 개구직경을 갖는다. 접촉은 접촉홀의 바닥으로부터 하부배선들의 그것보다 낮은 높이까지만 배치된 제 1매립전도체, 제 1매립전도체 위의 접촉홀의 측벽 상에 배치된 측벽절연체, 및 접촉홀 이내에서 제 1매립전도체 상에 배치된 제 2매립전도체를 추가로 포함한다.

Description

반도체기판에서의 소형화된 접촉 및 이를 형성하는 방법{Miniaturized contact in semiconductor substrate and method for forming the same}
본 발명은 상부배선을 확산층과 연결시키기 위한 반도체기판에서의 소형화된 접촉구조에 관한 것이고, 또한 소형화된 접촉을 형성하는 방법에 관한 것이다.
반도체기판에서 제작되는 각각의 개별 반도체소자를 소형화하는 것과 이러한 반도체소자들이 높은 밀도로 반도체기판에 집적된 반도체기기를 얻는 것이 여전히 강력히 진행되고 있다. 이러한 소형화 및 밀도증가는 석판(lithography)기술에 의해 정의된 최소특징사이즈(minimum feature size) (F)의 발전에만 의존함으로써 만족할만한 결과로 이루어지지는 않는다.
반도체기판의 표면에 주의를 집중한다면, 예를 들어, 하부배선의 최소 선폭(line-width) 및 최소 공간간격(space interval)은 쉽사리 (F)로 형성되지 않는다. 하부배선과 반도체기판을 덮는 절연층에 형성된 상부배선의 연결에 사용하기 위한 접촉홀에 주의를 집중한다면, 상부배선의 최소 선폭 및 최소 공간간격 또한 쉽사리 (F)로 형성되지 않는다.
그러나, 실용적인 반도체기기는 이러한 하부배선, 접촉홀 및 상부배선의 조합에 의해 쉽사리 생성되지는 않는다. 이것이 쉽지 않은 이유는 석판기술에 관련된 문제들에 의존한다. 복수개 석판공정들 등을 자유롭게 이용하면 집적된 반도체소자들로 구성된 반도체기기가 생산된다. 이 단계에서, 광마스크를 정렬하기 위한 정렬마진을 설정하는 것이 석판공정들 사이에서 요구된다. 그러므로, 선폭을 접촉홀이 도달하는 하부배선의 층에서 정렬마진 만큼 확장하는 것이 필요하다. 따라서, 하부배선의 라인피치(line-pitch)는 (F)×2 이상으로 설정되는 것이 필요하다.
근년에, 자가정렬된(self-aligned) 접촉홀을 채용함으로써 적어도 접촉홀이 도달하는 하부배선의 부분에 (F)의 선폭을 실현하는 것이 가능하게 되었다. 배선들 간의 공간간격 이내에, (F)의 라인간격과 동등한 접촉사이즈(설계된 사이즈)를 갖는 구멍을 형성하는 것 또한 가능하다.
'IEICE TRANSACTION, Vol. E74, No. 4, pp.818-826, 1991'에서 제시된 방법이 아래에서 예시되었다.
도 1a 내지 도 1e는 설계된 (F)의 라인간격이 설계된 접촉홀사이즈와 동일한 경우의 실제 접촉홀사이즈를 감소시킴으로써 접촉홀을 위한 개구(aperture)를 실현하는 공정들을 보여주는 단면도들이다.
이 공정들에서, 먼저, 설계된 (F)의 라인간격이 설계된 접촉홀사이즈와 동등하다면 접촉홀 개구는 실제 접촉홀사이즈를 감소시킴으로써 실현될 수 있다.
이 명세서는 본 발명과 정렬마진이 배선 및 접촉홀 사이에 준비된 종래기술 간의 차이를 이해하는 것을 편하도록 하기 위해 배선과 접촉홀 사이에 공간이 존재하지 않는 경우를 설명한다.
도 1a에 보인 것처럼, 기기분리부(201) 및 확산층(202)은 도면에 도시되지 않은 반도체기판의 표면에 형성된다. 복수개의 하부배선들(203) 또한 전체 기판 위에 퇴적된 하부층간막(204a) 상에 형성된다. 이 때, 상부층간막(204b)은 도 1b에 보인 것처럼 배선들(203)을 매립하기 위하여 퇴적된다. 포토레지스트(205)는 상부층간막(204b) 상에 퇴적되고 상부층간막(204b) 이내에 매립된 배선들(203) 간의 위치에서 접촉홀을 개방하도록 한정된다. 이때 레지스트의 구멍 직경과 동일한 사이즈를 갖는 접촉홀(206)이 건조에칭에 의해 확산층(202) 위에 개방되어진다.
이 레지스트를 제거한 이후에, HTO필름(LPCVD 고온산화물필름)(207)이 도 1c에 보여진 것처럼 접촉홀(206)의 측벽 및 바닥 뿐만 아니라 상부층간막필름(204b)의 상부표면에 형성된다. HTO필름(207)을 접촉홀(206)의 바닥으로부터 제거하기 위해 건조에치백(dry etchback)을 수행한 이후에, 부분HTO필름(207')은 도 1d에 보인 것처럼 접촉홀(26) 내부의 벽에만 남게된다.
게다가, 상부배선(208)을 형성하면 도 1e에 보인 것처럼 접촉부분이 마무리되며, 이 점은 종래기술에서 설명되진 않았다.
상술한 바와 같이, 기존의 기법은 설계된 정렬마진이 하부배선들 간에 존재하지 않는 배치(layout)에서 조차 접촉홀사이즈를 최후로 감소시킴으로써 절연특성을 보증하는 하부배선들 및 접촉홀을 배열하는 것이 가능하다.
이 기존의 기법은 그러나, 다음과 같은 불편함을 갖는다.
도 1d에 보인 접촉홀(206)의 열려진 바닥은 기존의 기법에 따라 두 번 에칭되어, 확산층 이내 및 기판 내에 극단적으로 많은 결함들이 생기게 된다. 에칭 자체에 대해서는, 부차적인 에칭이 에치백을 사용하여 좁고 깊은 구역(section)의 HTO필름을 제거하기 위해 의도되었다. 그 결과, 소망된 개구를 얻을 확률이 현저히 낮아졌다.
접촉홀(206)의 사이즈를 감소시키면, 접촉홀 및 확산층 간의 접촉지역 (contact region)의 면적은 감소될 것이고 따라서 접촉홀의 비저항(resistivity)은 접촉면적에 역비례하게 증가될 것이다. 더욱이, 그 사이즈를 감소시키면 접촉의 전체 깊이방향을 따라 좁고 깊은 접촉홀이 생성될 것이다(접촉은 큰 에스팩트비(aspect ratio)를 가짐). 그 결과, 접촉저항은 (접촉깊이에 비례하고 접촉면적에 반비례하게) 이 단계에서 충분히 증가될 것이다. 게다가, 접촉홀을 배선층으로 채움으로써 접촉을 완성시키면 이러한 구조로 높은 에스팩트비를 얻을 때의 배선들을 위한 피복성(coverage) 및 매립특성에 따라 배선에 브레이크와 같은 매우 심각한 문제들이 야기된다.
본 발명의 목적은 접촉저항의 증가 및 단선(disconnection)과 같은 접촉을 형성하는 경우의 치명적인 문제들을 야기함 없이, 우수한 접촉을 형성할 능력이 있는 소형화된 접촉구조를 제공함에 있다. 이 구조는 정렬마진이 라인간격공간에 존재하지 않는 상황하에서 접촉이 형성되는 경우에도 달성될 것이다.
본 발명의 다른 목적은 이러한 구조를 갖는 소형화된 접촉을 형성하는 방법을 제공함에 있다.
도 1a 내지 도 1e는 반도체기판에서의 소형화된 접촉을 형성하는 기존의 방법을 보여주는 공정도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체기판에서의 소형화된 접촉을 형성하는 방법에서의 공정의 처음 절반을 보여주는 공정도, 그리고
도 3a 내지 도 3d는 본 발명의 실시예에 따른 방법에서의 공정의 다음 절반을 보여주는 공정도.
*도면의 주요부분에 대한 부호의 설명
101 : 기기분리부 102 : 확산층
103 : 하부배선 104a : 하부층간막
104b : 상부층간막 105 : 포토레지스트
106 : 접촉홀 107 : 제 1전도체
108 : 제 1매립전도체 109 : 절연체
110 : 측벽절연체 111 : 제 2전도체
112 : 제 2매립전도체 113 : 상부배선
본 발명은 반도체기판에서의 소형화된 접촉을 제공한다. 이 접촉은 반도체기판의 표면에 형성된 확산층; 확산층을 덮는 층간막; 층간막 이내에 매립된 복수개의 하부배선들; 층간막 상에 배치된 상부배선; 층간막을 통과하여 확산층을 상부배선과 연결시키는 접촉홀을 포함한다. 이 접촉홀은 하부배선들 간의 공간간격과 동등한 개구직경을 갖는다. 소형화된 접촉은 접촉홀 이내에서 그 바닥으로부터 하부배선들의 그것보다 낮은 높이까지만 배치된 제 1매립전도체; 제 1매립전도체 위의 접촉홀의 측벽 상에 배치된 측벽절연체; 및 접촉홀 이내에서 상부배선과 접촉하기에 충분한 높이까지 제 1매립전도체 상에 배치된 제 2매립전도체를 더 포함한다.
제 1매립전도체는 바람직하게는 폴리실리콘(polysilicon), 금속규화물(metal silicide) 및 내화금속(refractory metal)을 구비한다. 제 2매립전도체는 바람직하게는 폴리실리콘을 구비한다. 게다가, 단층배선(single layer interconnection)은 제 2매립전도체를 대신하여 사용될 수 있다.
위의 구조에 의하면, 각각이 (F)의 최소 특징사이즈에 일치하는 라인간격 및 접촉홀의 설계된 사이즈들을 결정함으로써 점유면적을 최소화하고 최소 특징사이즈를 사용하는 우수한 소형화된 접촉을 실현할 수 있다.
본 발명은 또한 위에서 설명한 반도체기판에서의 소형화된 접촉을 형성하는 방법을 제공한다. 이 반도체기판은, 반도체기판의 표면에 형성되는 확산층; 확산층을 덮도록 반도체기판 상에 배치된 층간막; 층간막 이내에 배치된 복수개의 하부배선들; 및 층간막 상에 배치된 상부배선을 포함한다. 이 방법은,
층간막을 관통하여 확산층을 상부배선과 연결시키고 하부배선들 간의 공간간격과 동등한 개구직경을 갖는 접촉홀을 개구하는(opening) 단계;
층간막을 덮는 제 1전도체를 형성하며, 제 1전도체는 접촉홀을 채우는 단계;
접촉홀의 바닥부터 하부배선들의 그것 보다 낮은 높이까지만 제 1전도체의 일부를 남기기 위해 제 1전도체를 에치백(etchback)하며, 제 1전도체의 일부는 제 1매립전도체를 형성하는 단계;
제 1매립전도체를 형성한 이후에 제 1매립전도체 위의 접촉홀의 측벽에 측벽절연체를 형성하는 단계;
층간막을 덮는 제 2전도체를 형성하여, 제 2전도체가 제 1매립전도체와 접촉하게 하는, 단계;
접촉홀 이내에만 제 2전도체의 일부가 남아있게 제 2전도체를 에치백하는, 제 2전도체의 일부는 제 2매립전도체를 형성하는, 단계; 및
제 2매립전도체를 연결하는 상부배선을 형성하는 단계를 포함한다.
본 발명에 의하면, 열려진 접촉바닥에서의 확산층의 노출되는 부분은 에칭노출을 한번만 당할 것이다. 따라서, 그 부분에 대한 에치된 손상들은 위에서 설명된 종래기술에 비교하는 경우 감소될 것이다. 그러므로, 예를 들어, 확산층 누출(leakage)을 야기하는 결함들의 도입이 효과적으로 방지될 것이다.
본 발명은 첨부된 도면들에 관련한 다음의 상세한 설명으로부터 보다 충분히 이해될 것이다.
본 발명의 실시예에 따른 소형화된 접촉홀을 형성하는 방법은 도 2a 내지 도 3d를 참조하여 설명할 것이다. 도 2a 내지 도 3d에 보여진 절차들은 연속적으로 수행된다.
도 2a에 보인 것처럼, 기기분리부(101) 및 확산층(102)은 도면에 도시되지 않은 반도체기판의 표면에 형성된다. 기판 상에는, 예를 들면, 하부층간막(104a)의 사용을 위한 CVD방법에 의해 BPSG 또는 도핑없는(non-doped) 산화물이 형성된다.
다음으로, PVD 또는 CVD 방법으로 WSi 및 TSi와 같은 금속규화물 또는 W와 같은 내화금속을 형성하고, 그런 이후에 복수개의 하부배선들(103)을 일반적인 석판기법 및 건조에칭기법을 사용하여 한정한다. 배선들은 그것들 간에 석판술의 분해능한계로부터 결정되는 최소 특징사이즈의 간격공간을 갖는다.
그러므로, BPSG 또는 도핑없는 산화물을 배선들(103) 및 하부층간막(104a)을 포함하는 전체 영역에 다시 증착함으로써, 도 2b에 보인 것같은 상부층간막(104b)이 형성된다. 평탄화(planarization)공정이 상부층간막(104b)으로부터 배선들 (103)의 단들(steps)을 반영하는 울퉁불퉁함(roughness)을 제거하기 위해 채용된다. 이것은 나중의 노출공정을 단순화 한다는 점에서 유용하다. 평탄화공정은 층간막들을 BPSG의 경우에서의 질소대기에서 환류(reflow)시키는 가열단계를 구비하고 CMP(Chemical Mechanical Polishing) 또는 SOG(Spin On Glass)를 채용한 이후의 도핑없는 산화물의 경우에 에치백공정을 구비한다. 이 단계에서, 포토레지스트(105)를 패터닝함으로써 패터닝된 포토레지스트는 일반 석판기법을 사용하는 접촉홀의 에칭에서 사용하기 위한 마스크가 된다.
그런 이후에, 불순물도핑된 폴리실리콘막을 제 1전도체(107)로서, 예를 들면, 도 2c에 보인 것처럼 형성한다. 이 막형성은 전체 접촉홀(106)을 채우는데 게다가 접촉홀의 우묵한부분(recess)을 반영한 우묵한부분이 폴리실리콘의 상부 표면에 나타나는 것을 방지하는데 충분한 막두께를 실현하기 위해 수행된다.
그 후에, 도 2d에 보인 것같은 제 1매립전도체(108)를 형성하기 위하여, 등방성(isotropic)조건하의 폴리실리콘을 에치백하여 이 폴리실리콘의 일부가 접촉홀(106) 이내의 하부배선들(103)의 바닥면 보다 낮은 데만 남아있게 한다. 평탄화기법은, 도 2c에 묘사된 것같이 접촉홀의 상부 부분 근처에 우묵한부분이 나타나는 것을 방지하기 위하여 폴리실리콘의 표면에 적용된 것으로, 도 2d에 보인 경우에도 비슷하게 중요하다. 이것은 우묵한부분이 또한 일반적으로 제 1매립전도체(108)의 표면에 나타나고 최악의 경우에는 도 2d의 확산층(102)에 도달하기 때문이다.
게다가, 좋은 피복성을 나타내기 위하여 접촉홀(106) 내부의 측벽 및 바닥에 증착된 실리콘산화물 또는 실리콘질화물을 성장시키면, 도 3a에 보인 것같은 절연체(109)가 생기게 된다. 그런 이후에, 이방성조건하에서 절연체(109)를 에치백하면 도 3b에 보인 것같이 접촉홀의 측벽에만 측별절연체(110)가 남게된다. 하부배선들(103)의 적어도 옆쪽 부분들을 덮도록 측벽절연체(110)를 배치하는 것이 중요하다.
다음으로, 접촉홀(106)을 채우기 위하여 도핑된 폴리실리콘을 형성하면 제 2전도체(111)가 도 3c에 보인 것처럼 실현된다. 이때, 폴리실리콘을 등방성으로 에치백하면 제 2매립전도체(112)가 도 3d에 보인 것처럼 형성된다.
제 1 및 제 2매립전도체들(108 및 112)이 도핑된 폴리실리콘이라면, 가열냉각(annealing)공정이 불순물을 활성화시키는데 요구된다. 상대적으로 낮은 온도에서 전기로를 이용하는 가열냉각공정 또는 급속한 가열냉각을 위해 상대적으로 높은 온도에서 예를 들면, 1000℃에서 60초 동안 램프가열냉각기(lamp annealer)를 이용하는 가열냉각공정 중의 어느 하나는, 소망된 결과를 이루게 한다. 램프가열냉각기를 사용하는 가열냉각공정은, 기판에 형성된 확산층에서의 불순물의 확산을 제어하여 폴리실리콘 내의 할동화된 불순물의 비율을 증가시키는데 더욱 바람직하다.
그 이후에, 주로 알루미늄 또는 WSi와 같은 금속규화물을 구비하는 금속을 이용함으로써 상부배선(113)이 형성된다.
그렇게 형성된 소형화된 접촉은 도 3d에 보인 것 같은 구조를 가질 것이다. 이 구조는, 하부배선들 간의 라인간격과 동등한 개구직경을 갖는 접촉홀을 형성하며, 바닥으로부터 하부배선보다 아래의 높이까지 제 1매립전도체(108)를 채우며, 하부배선들(103)이 접촉홀의 옆쪽 부분과 접촉하는 것을 방지하기 위하여 제 1매립전도체(108) 위의 열려진 부분에서의 측벽에 측벽절연체를 제공하며, 제 2매립전도체(112)를 채우고, 제 2매립전도체와 연결되도록 상부배선(113)을 형성함으로써 실현된다.
도 2a 내지 도 3e에서 상부배선이라 불리는 부분은 DRAM메모리셀에서의 정적캐패시터(static capacitor)의 하부 전극으로 사용되어 진다. 이러한 접촉구조를 DRAM셀에 적용시키면 메모리셀의 셀사이즈를 효과적으로 감소시킬 수 있다.
제 2매립전도체는 위의 실시예에서 접촉홀의 상부 부분에 매립된다. 발명의 다른 실시예에 따르면, 단층배선은 그것의 피복성이 제 2매립전도체 대신에 허용가능하다면, 측벽절연체를 갖는 접촉홀 이내에 형성될 것이다. 이 경우에, 제 2매립전도체는 또한 폴리실리콘 및 WSi로 구성된 적층막이 될 것이고, 또한 주로 알루미늄으로 구성된 금속화물(metalization)이다. Ti 및 TiN으로 구성된 적층장벽(barrier)막은 금속화물의 아래에 배치된다. 단층 W막 및 장벽을 담고있는 다층 W막은 금속화물로 사용될 것이다. 이러한 제 2매립전도체를 갖는 구조에서, 에치백공정 등은 생략될 것이다. 따라서, 공정들의 수를 감소시키며, 비용을 줄이고, 비저항을 낮추는 것이 실현되어진다.
비저항을 낮춘다는 점에서 바라본 본 발명의 추가 실시예에서, 제 1매립전도체는 폴리실리콘 보다는 WSi와 같은 금속규화물이 될 것이다. 비저항을 효과적으로 더욱 낮추면, 제 1매립전도체는 W와 같은 내화금속이 될 것이다. W의 경우, W막형성 동안에 확산층에서 잠식(encroachment)이 발생하는 것을 방지하는 것이 필요하다. 그러므로, 제 1매립전도체는, Ti막을 접촉홀의 바닥에 형성하고, 그런 이후에 TiSi2(Ti 규화물)를 형성하도록 질소함유 대기에서 가열냉각하며, 다음으로 규화 이후에 APM과 같은 시약용액(reagent liquid)으로 과도한 Ti를 제거하도록 에칭하며, 그런 이후에 W막을 형성하고, 건조에칭함으로써 산업적으로 생산되어진다.
상술한 바와 같이, 본 발명에 따르면, 열려진 접촉바닥에서 확산층의 노출된 부분은 오직 한번만 에칭노출을 당하게 된다. 따라서, 그 부분에 대한 에치된 손상들은 전술의 종래기술에 비교할 때 감소될 것이다.
접촉홀 및 확산층 간의 접촉부분 및 접촉면적은 감소되지는 않을 것이다. 따라서, 접촉을 설계된 최소 특징사이즈로 개구하며, 비저항을 접촉홀면적의 감소에 기인한 증가로부터 방지하고, 접촉의 바닥 면적을 효과적으로 사용하는 것이 달성될 것이다. 더욱이, 하부배선들 및 접촉홀 간의 접촉의 절연특성은 측벽절연체를 제공함에 의해 자가정렬된 방식으로 보증될 것이다.
게다가, 접촉사이즈의 감소는 하부배선들의 바닥 하측부분에서는 행해지지 않는다. 따라서, 그 부분의 비저항은 증가되지 않고, 접촉홀사이즈가 전체깊이방향을 따라 감소하는 경우에서의 그것과 비교해보면 접촉 비저항은 낮아질 것이다.
더욱이, 상부배선의 피복성의 부족은 접촉사이즈가 전체깊이방향을 따라 측벽절연체를 형성함으로써 감소하는 경우와 비교할 때 접촉저항 및 개구결함(open defect)의 산출에 직접적으로 영향을 주진 않을 것이다. 이것은 감소된 부분이 접촉의 상부 부분으로 한정되고 제 1매립전도체가 이미 상부부분 아래의 하부부분 속으로 채워들어갔기 때문이다. 이것은 제 2매립전도체 및 상부배선을 형성하는 경우에 높은 에스팩트비의 접촉을 채우는 것을 피할 수 있게 한다. 비저항은 매립실리콘 보다는 내화금속을 제 1 또는 제 2매립전도체로서 사용함으로서 추가로 감소될 것이다. 두 개의 다른 금속들로 접촉을 채우면, 각각의 채움깊이, 그 물질들의 채움특성 및 피복성, 그리고 소망된 저항의 설정에 따라서, 자유롭게 선택할 수 있다.
이 발명의 설명된 바람직한 실시예들을 가짐으로써 이 기술의 통상의 기술자에게는 이러한 개념들을 통합한 다른 실시예들이 사용될 수 있음이 명백하게 될 것이다. 따라서, 이 발명은 설명된 실시예들로 한정되지 않으며 첨부된 청구범위의 정신 및 범주에 의해서만 한정되어 질 것이다.

Claims (10)

  1. 반도체기판에서의 소형화된 접촉(contact)에 있어서,
    상기 반도체기판의 표면에 형성된 확산층;
    상기 확산층을 덮는 층간막;
    상기 층간막 이내에 매립된 복수개의 하부배선들;
    상기 층간막 상에 배치된 상부배선;
    상기 층간막을 관통하여 상기 확산층을 상기 상부배선과 연결시키고, 상기 하부배선들 간의 공간간격과 동등한 개구 직경을 갖는 접촉홀;
    상기 접촉홀 이내에서 그 바닥으로부터 상기 하부배선들의 그것보다 낮은 높이까지만 배치된 제 1매립전도체;
    상기 제 1매립전도체 위로 상기 접촉홀의 측벽 상에 배치된 측벽절연체; 및
    상기 접촉홀 이내에서 상기 상부배선과 접촉하기에 충분한 높이까지 상기 제 1매립전도체 상에 배치된 제 2매립전도체를 포함하는 반도체기판에서의 소형화된 접촉.
  2. 제 1항에 있어서, 상기 제 1매립전도체는 폴리실리콘(polysilicon)으로 구성된 반도체기판에서의 소형화된 접촉.
  3. 제 1항에 있어서, 상기 제 1매립전도체는 금속규화물(metal silicide) 및 내화금속(refractory metal) 중의 하나로 구성된 반도체기판에서의 소형화된 접촉.
  4. 제 1항에 있어서, 상기 제 2매립전도체는 폴리실리콘으로 구성된 반도체기판에서의 소형화된 접촉.
  5. 반도체기판에서의 소형화된 접촉에 있어서,
    상기 반도체기판의 표면에 형성된 확산층;
    상기 확산층을 덮는 층간막;
    상기 층간막 이내에 매립된 복수개의 하부배선들;
    상기 층간막 상에 배치된 상부배선;
    상기 층간막을 관통하여 상기 확산층을 상기 상부배선과 연결시켜, 상기 하부배선들 간의 공간간격과 동등한 개구직경을 갖는 접촉홀;
    상기 접촉홀 이내에서 그 바닥으로부터 상기 하부배선들의 그것보다 낮은 높이까지만 배치된 제1매립전도체;
    상기 제1매립전도체 위로 상기 접촉홀의 측벽상에 배치된 측벽절연체; 및
    상기 접촉홀내에서 상기 상부배선과 접촉하기에 충분한 높이까지 상기 제1매립전도체 상에 배치된 단층배선을 포함하는 반도체기판에서의 소형화된 접촉.
  6. 반도체기판의 표면에 형성되는 확산층;
    상기 확산층을 덮도록 상기 반도체기판 상에 배치된 층간막;
    상기 층간막 이내에 매립된 복수개의 하부배선들; 및
    상기 층간막 상에 배치된 상부배선을 포함하는 반도체기판에서의 소형화된 접촉을 형성하는 방법에 있어서,
    상기 층간막을 관통하여 상기 확산층을 상기 상부배선과 연결시키고 상기 하부배선들 간의 공간간격과 동등한 개구직경을 갖는 접촉홀을 개구하는 단계;
    상기 층간막을 덮는 제 1전도체를 형성하여, 상기 제 1전도체로 상기 접촉홀을 채우는 단계;
    상기 접촉홀의 바닥으로부터 상기 하부배선들의 그것보다 낮은 높이까지만 배치된 상기 제 1전도체의 일부를 남기기 위해 상기 제 1전도체를 에치백(etchback)하고, 상기 제 1전도체의 상기 일부는 제 1매립전도체를 형성하는 단계;
    상기 제 1매립전도체를 형성한 이후에 상기 제 1매립전도체 위로 상기 접촉홀의 측벽상에 측벽절연체를 형성하는 단계;
    상기 층간막을 덮는 제 2전도체를 형성하여, 상기 제 2전도체가 상기 제 1매립전도체와 접촉하게 하는 단계;
    상기 접촉홀내 이내에서만 상기 제 2전도체의 일부가 남아있게 상기 제 2전도체를 에치백하여 상기 제 2전도체의 상기 일부는 제 2매립전도체를 형성하는 단계; 및
    상기 제 2매립전도체를 연결하는 상부배선을 형성하는 단계를 포함하는 방법.
  7. 제 6항에 있어서, 상기 제 1매립전도체는 폴리실리콘으로 구성된 방법.
  8. 제 6항에 있어서, 상기 제 1매립전도체는 금속규화물 또는 내화금속으로 구성된 방법.
  9. 제 6항에 있어서, 상기 제 2매립전도체는 폴리실리콘으로 구성된 방법.
  10. 반도체기판의 표면에 형성된 확산층;
    상기 확산층을 덮도록 상기 반도체기판상에 배치된 층간막;
    상기 층간막 이내에 매립된 복수개의 하부배선들; 및
    상기 층간막 상에 배치된 상부배선을 포함하는 반도체기판에서의 소형화된 접촉을 형성하는 방법은,
    상기 층간막을 관통하여 상기 확산층을 상기 상부배선과 연결시키고, 상기 하부배선들간의 공간간격과 동등한 개구직경을 갖는 접촉홀을 개구하는 단계;
    상기 층간막을 덮는 제1전도체를 형성하여, 상기 제1전도체로 상기 접촉홀을 채우는 단계;
    상기 접촉홀의 바닥으로부터 상기 하부배선들의 그것보다 낮은 높이까지만 배치된 제1전도체의 일부를 남기기 위해 상기 제1전도체를 에치백하고, 상기 제1전도체의 상기 일부는 제1매립전도체를 형성하는 단계;
    상기 제1매립전도체를 형성한 이후에 상기 제1매립전도체 위로 상기 접촉홀의 측벽상에 측벽절연체를 형성하는 단계;
    상기 층간막을 덮는 단층배선을 형성하여, 상기 제2전도체가 상기 제1매립전도체와 접촉하게 하는 단계;
    상기 접촉홀 이내에서만 상기 단층배선의 일부가 남아있게 상기 단층배선을 에치백하여 상기 단층배선의 상기 일부는 단층배선을 형성하는 단계; 및
    상기 단층배선을 연결하는 상부배선을 형성하는 단계를 포함하는 방법.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100403326B1 (ko) * 1999-12-28 2003-10-30 주식회사 하이닉스반도체 반도체소자의 제조방법
JP3626058B2 (ja) * 2000-01-25 2005-03-02 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2001358214A (ja) * 2000-06-15 2001-12-26 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
US6468889B1 (en) * 2000-08-08 2002-10-22 Advanced Micro Devices, Inc. Backside contact for integrated circuit and method of forming same
US6861757B2 (en) * 2001-09-03 2005-03-01 Nec Corporation Interconnecting substrate for carrying semiconductor device, method of producing thereof and package of semiconductor device
US6930040B2 (en) * 2003-10-22 2005-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a contact on a silicon-on-insulator wafer
KR100666377B1 (ko) * 2005-08-02 2007-01-09 삼성전자주식회사 패드 구조물, 이의 형성 방법, 이를 포함하는 반도체 장치및 그 제조 방법
US7888798B2 (en) * 2007-05-16 2011-02-15 Samsung Electronics Co., Ltd. Semiconductor devices including interlayer conductive contacts and methods of forming the same
KR20100001700A (ko) * 2008-06-27 2010-01-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
DE102011104305A1 (de) * 2011-06-16 2012-12-20 Austriamicrosystems Ag Herstellungsverfahren für ein Halbleiterbauelement mit einer Leiterschicht im Halbleiterkörper und Halbleiterbauelement
JP2014082279A (ja) 2012-10-15 2014-05-08 Panasonic Corp 不揮発性記憶装置及びその製造方法
US9105636B2 (en) 2013-08-26 2015-08-11 Micron Technology, Inc. Semiconductor constructions and methods of forming electrically conductive contacts
US10515896B2 (en) * 2017-08-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor device and methods of fabrication thereof
WO2019193463A1 (ja) * 2018-04-04 2019-10-10 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
CN109273500A (zh) 2018-09-21 2019-01-25 京东方科技集团股份有限公司 一种oled显示基板、显示装置和制作方法
WO2021033572A1 (ja) * 2019-08-21 2021-02-25 東京エレクトロン株式会社 半導体装置の製造方法、半導体装置、および製造システム
US20230343697A1 (en) * 2022-04-20 2023-10-26 Samsung Electronics Co., Ltd. Semiconductor device including spacer via structure and method of manufacturing the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02170561A (ja) 1988-12-23 1990-07-02 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2811126B2 (ja) * 1991-05-02 1998-10-15 三菱電機株式会社 半導体集積回路装置の配線接続構造およびその製造方法
DE4314906C2 (de) * 1993-05-05 1996-10-31 Siemens Ag Halbleiterbauelement mit Stromanschlüssen für hohe Integrationsdichte
US5625232A (en) * 1994-07-15 1997-04-29 Texas Instruments Incorporated Reliability of metal leads in high speed LSI semiconductors using dummy vias
US5472913A (en) * 1994-08-05 1995-12-05 Texas Instruments Incorporated Method of fabricating porous dielectric material with a passivation layer for electronics applications
JP2785768B2 (ja) * 1995-09-14 1998-08-13 日本電気株式会社 半導体装置の製造方法
JP3703885B2 (ja) 1995-09-29 2005-10-05 株式会社東芝 半導体記憶装置とその製造方法
JPH09129729A (ja) 1995-11-02 1997-05-16 Sony Corp 接続孔の形成方法
JP2739855B2 (ja) * 1995-12-14 1998-04-15 日本電気株式会社 半導体装置およびその製造方法
JPH09260492A (ja) * 1996-03-25 1997-10-03 Toshiba Corp 半導体装置の製造方法
US5843839A (en) * 1996-04-29 1998-12-01 Chartered Semiconductor Manufacturing, Ltd. Formation of a metal via using a raised metal plug structure
JP3795634B2 (ja) * 1996-06-19 2006-07-12 株式会社東芝 半導体装置の製造方法
JP3607424B2 (ja) 1996-07-12 2005-01-05 株式会社東芝 半導体装置及びその製造方法
US6074943A (en) * 1997-04-16 2000-06-13 Texas Instruments Incorporated Sidewalls for guiding the via etch

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