KR20010056822A - 반도체장치의 배선 및 배선연결부와 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 배선 및 배선연결부와 그 제조방법에 관한 것으로서, 특히, 서로 다른 층에 형성되는 배선들을 연결하는 배선연결부의 플러그를 형성하고 배선절연층(intermetal dielectric)의 소정부위를 제거하여 플러그 측면에 배리어금속층을 개재시킨 배선을 형성하므로서 배선과 플러그의 접촉면적을 증가시켜 낮은 배선저항과 단차피복도(step coverage)를 개선시킨 반도체장치의 플러그 및 금속배선과 그 제조방법에 관한 것이다. 본 발명에 따른 반도체장치의 배선 및 배선연결부는 반도체기판상에 형성된 절연층과, 제 1 배리어층을 개재하고 상기 절연층을 관통하며 상기 반도체기판의 소정부위와 접촉하는 도전성 플러그와, 소정의 배선패턴을 가지며 동시에 상기 도전성 플러그의 측면에 개재된 상기 제 1 배리어층의 상측면을 노출시키며 상기 절연층의 소정 부위가 제거되어 형성된 트렌치와, 상기 트렌치를 매립하고 있는 도전층을 포함하여 이루어진다. 본 발명에 따른 반도체장치의 배선 및 배선연결부 제조방법은 반도체 기판상에 배선절연층을 형성하는 단계와, 상기 배선절연층의 소정 부위를 제거하여 상기 반도체기판의 일부를 노출시키는 홀을 형성하는 단계와, 상기 홀에 제 1 배리어층을 개재시키며 도전성을 갖는 재료로 플러그를 형성하는 단계와, 상기 배선절연층의 소정 부위를 제거하여 상기 플러그를 감싸는 상기 제 1 배리어층의 측면을 노출시키는 동시에 소정의 배선패턴을 갖는 트렌치를 형성하는 단계와, 상기 트렌치에 제 2 배리어층을 개재시킨 도전층으로 상부배선을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 배선 및 배선연결부와 그 제조방법에 관한 것으로서, 특히, 서로 다른 층에 형성되는 배선들을 연결하는 배선연결부의 플러그를 형성하고 배선절연층(intermetal dielectric)의 소정부위를 제거하여 플러그 측면에 배리어금속층을 개재시킨 배선을 형성하므로서 배선과 플러그의 접촉면적을 증가시켜 낮은 배선저항과 단차피복도(step coverage)를 개선시킨 반도체장치의 플러그 및 금속배선과 그 제조방법에 관한 것이다.
반도체장치의 소자간 전기적 연결을 위한 배선연결부 및 배선과 그 형성기술은 층간절연층의 콘택홀 또는 비아홀(via hole) 내에 플러그를 형성한 다음 플러그 상에 배선을 패터닝하여 형성하므로 주변부위와 단차가 심화되고, 낮은 단차피복도(step coverage)를 가지며, 배선간의 단락이 유발되고, 따라서 제품의 수율이 좋지 않다.
이를 개선하기 위하여, 콘택플러그와 배선을 동시에 패터닝하여 형성하는 방법으로 듀알 다마신(dual damascene)구조가 제안되었으나, 이러한 구조 및 그 제조방법은 주변과의 단차(step difference)를 완화하는데는 우수하지만 단차피복도의 개선과 배선연결부에서의 저항감소가 더 필요하다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 배선 및 그 연결부 형성방법을 도시하는 공정단면도이다.
도 1a를 참조하면, 실리콘으로 이루어진 반도체기판(10) 위에 절연층(11)을 화학기상증착법(chemical vapor deposition, 이하 CVD라 칭함)으로 증착한다. 상기에서, 기판(10)은 불순물 확산영역(도시되지 않음)이 형성된 반도체기판이거나, 또는, 하부의 배선일 수도 있다.
그리고, 제 1 배선을 형성하기 위하여 절연층(11) 위에 금속을 스퍼터링 등의 방법으로 형성하여 하부 금속층을 형성한 다음, 하부 금속층 위에 포토레지스트를 도포한 후 제 1 배선용 마스크를 이용한 노광 및 현상으로 식각마스크(도시안함)를 형성한 다음, 식각마스크를 이용하여 하부 금속층을 패터닝하여 제 1 배선(12)을 형성한다.
그 다음, 제 1 배선(12)을 포함하는 절연층(11) 위에 산화막 등으로 금속배선 층간절연층(inter-metal dielectric,13)을 증착한다. 이때, 층간절연층(13)은 TEOS(tetra ethyl ortho silicate) 및 SOG(spin on glass)를 조합하여 형성할 수 있으며, 그 주성분은 SiO2이다.
그리고, 층간절연층(13)의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 제 1 배선층(12)을 노출시키는 접촉홀 내지는 비아홀 및 상부배선인 제 2 배선의 패턴이 음각된 트렌치를 형성한다. 즉, 후속공정에서 비아홀에는 상부배선과 하부배선인 제 1 배선(12)을 연결하는 플러그가 형성되고, 트렌치에는 상부배선이 형성된다.
이때, 접촉홀과 트렌치는 동시에 패터닝되는데 그 방법은 다음과 같다.
먼저, 비아홀 형성부위를 정의하는 제 1 홀을 소정의 깊이로 층간절연층을 제거하여 형성한다. 이때, 제 1 홀에 의하여 제 1 배선(12)의 표면이 노출되지 않도록 한다.
그리고, 트렌치 패턴이 정의된 식각마스크를 제 1 홀을 포함하는 부위 상부의 층간절연층(13) 위에 형성한 다음, 식각마스크를 이용하여 층간절연층(13)을 건식식각으로 제거하여 트렌치를 형성한다. 따라서, 트렌치 형성용 식각시 제 1 홀 하부의 층간절연층이 동시에 식각되어 상부가 확장된 비아홀이 형성된다.
도 1b를 참조하면, 잔류한 층간절연층(13) 상에 트렌치 및 비아홀을 통해 제 1 배선(12)과 접촉되도록 배리어층(14)을 PVD(physical vapor deposition)법으로 형성한다. 이때, 배리어층(14)은 Ti 또는 TiN 등을 증착하여 형성한다.
도 1c를 참조하면, 배리어층(14) 상에 상부배선인 제 2 배선을 형성하기 위하여 금속 등의 상부 도전층(15)을 CVD 또는 스퍼터링 등의 방법으로 증착하여 형성한다.이때, 상부 도전층은 Al, Cu 등을 사용하여 형성할 수 있다. 구리를 사용할 경우, 배리어층(14) 표면에 구리 벌크층(Cu bulk layer)을 형성하기 위한 구리 씨드층(Cu seed layer, 도시안함)을 역시 PVD법으로 증착하여 형성한 다음, 구리 씨드층을 이용하는 전기도금법(elecroplating)으로 콘택홀과 트렌치를 충분히 매립하는 두께로 구리 벌크층(15)을 상에 형성한다. 따라서, 배선간의 연결부와 상부배선 형성층이 동시에 형성되었다.
도 1d를 참조하면, 형성된 구리 벌크층에 평탄화공정을 실시하여 잔류한 층간절연층(13) 표면을 노출시켜 별도의 패터닝공정 없이 제 1 배선(12)과 전기적으로 연결된 상부배선인 제 2 배선(150)을 형성한다. 이때, 평탄화공정은 화학기계적 연마법으로 한다.
그러나, 종래 기술에 따른 반도체장치의 배선연결부 및 배선 형성방법은 단차피복도의 개선과 배선연결부에서 제 2 배선과 비어홀에 형성된 도전층이 만나는 부위가 좁아지므로 병목현상이 일어나 저항이 증가하는 문제점이 있다.
따라서, 본 발명의 목적은 서로 다른 층에 형성되는 배선들을 연결하는 배선연결부의 플러그를 형성하고 배선절연층(intermetal dielectric)의 소정부위를 제거하여 플러그 측면에 배리어금속층을 개재시킨 배선을 형성하므로서 배선과 플러그의 접촉면적을 증가시켜 낮은 배선저항과 단차피복도(step coverage)를 개선시킨 반도체장치의 플러그 및 금속배선과 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 배선 및 배선연결부는 반도체기판상에 형성된 절연층과, 제 1 배리어층을 개재하고 상기 절연층을 관통하며 상기 반도체기판의 소정부위와 접촉하는 도전성 플러그와, 소정의 배선패턴을 가지며 동시에 상기 도전성 플러그의 측면에 개재된 상기 제 1 배리어층의 상측면을 노출시키며 상기 절연층의 소정 부위가 제거되어 형성된 트렌치와, 상기 트렌치를 매립하고 있는 도전층을 포함하여 이루어진다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 배선 및 배선연결부 제조방법은 반도체 기판상에 배선절연층을 형성하는 단계와, 상기 배선절연층의 소정 부위를 제거하여 상기 반도체기판의 일부를 노출시키는 홀을 형성하는 단계와, 상기 홀에 제 1 배리어층을 개재시키며 도전성을 갖는 재료로 플러그를 형성하는 단계와, 상기 배선절연층의 소정 부위를 제거하여 상기 플러그를 감싸는 상기 제 1 배리어층의 측면을 노출시키는 동시에 소정의 배선패턴을 갖는 트렌치를 형성하는 단계와, 상기 트렌치에 제 2 배리어층을 개재시킨 도전층으로 상부배선을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 배선 및 배선연결부 제조방법을 도시하는 공정단면도
도 2는 본 발명에 따른 반도체장치의 배선 및 배선연결부의 단면도
도 3a 내지 도 3e는 본 발명에 따른 반도체장치의 배선 및 배선연결부 제조방법을 도시하는 공정단면도
본 발명은 다마신구조를 갖는 배선 및 배선연결부를 종래에 일회의 공정으로 비어홀과 상부 트렌치를 도전물질로 매립하는 대신, 층간절연층에 비어홀을 형성한 다음 이를 충전시키는 도전성 플러그를 형성하고 플러그의 상측면을 노출시키며 상붑배선의 패턴을 갖는 트렌치를 음각으로 형성한 다음 이를 배리어금속층이 개재된 구조로 금속 등의 도전물질로 매립하여 상부배선과 그 연결부를 형성한다. 따라서, 플러그와 상부배선의 접촉면이 종래 보다 월등하게 증가하여 배선연결부의 저항을감소시키며 자동얼라인된 금속의 선택적인 증착이 이루어져 다마신 구조를 완성하게 된다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명에 따른 반도체장치의 배선 및 배선연결부의 단면도이다.
도 2를 참조하면, 트랜지스터와 캐패시터 등의 소자가 형성된 실리콘 등으로 이루어진 반도체기판(20)상에 층간절연층(21)이 형성되어 있고, 층간절연층(21) 상에는 전기한 소자들을 전기적으로 연결하는 알루미늄 등으로 이루어진 하부배선인 제 1 배선(22)이 패터닝되어 있다.
제 1 배선(22) 및 층간절연층(21)상에는 하부배선인 제 1 배선(22)과 상부배선간의 전기적 절연을 위한 배선절연층(intermetal dielectric, 23)이 형성되어 있다.
배선절연층(23)의 소정 부위가 제거되어 제 1 배선(22)의 일부 표면을 노출시키는 비어홀 내지는 콘택홀이 형성되어 있고, 이러한 비어홀의 하부면과 측면에는 배선간의 저항을 감소시키는 제 1 배리어층(240)이 제 1 배선(22)과 접촉하며 형성되어 있다. 이때, 제 1 배리어층(240)은 Ti 또는 TiN 등의 금속으로 이루어진다.
제 1 배리어층(240) 표면에는 도전성 물질로 비어홀을 충전시키는 플러그(250)가 형성되어 있다. 텅스텐 등으로 이루어진 플러그(250)는 상부배선과 하부배선(22)인 제 1 배선(22)을 전기적으로 연결한다.
배선절연층(23)에 형성된 제 1 배리어층(240)의 상측면을 노출시키는 트렌치가 상부배선인 제 2 배선(270)의 패턴을 가지며 배선절연층(23)에 음각되어 있다.
트렌치는 Ti 또는 TiN 등으로 이루어진 제 2 배리어층(260)으로 덮여 있으며, 제 2배리어층(260) 표면에는 상기 트렌치를 매립하는 제 2 배선(270)이 알루미늄 또는 구리 등의 금속으로 형성되어 있다.
따라서, 제 2 배리어층(260)으로 감싸진 형태의 제 2 배선(270)과 하부배선인 제 1 배선(22)은 역시 제 1 배리어층(240)으로 감싸진 플러그(250)에 의하여 상호 전기적으로 연결된 구조를 갖고 있다.
이때, 플러그(250)는 제 1 및 제 2 배리어층(240,260)을 개재시킨 형태로 제 2 배선(270)과 측방향으로 접촉하고 있으므로, 종래 기술에서 플러그의 상부면과 접촉하는 형태 보다, 상호 접촉면적이 증가하여 전기적 저항이 감소되고 얼라인 마진이 증가하며 배선절연층(23)의 평탄화에도 유리하다.
도 3a 내지 도 3e는 본 발명에 따른 반도체장치의 배선 및 배선연결부 제조방법을 도시하는 공정단면도이다.
도 3a를 참조하면, 실리콘으로 이루어진 반도체기판(20) 위에 산화막 등으로 이루어진 층간절연층(interlayer dielectric,21)을 화학기상증착법(chemical vapor deposition, 이하 CVD라 칭함)으로 증착한다. 상기에서, 기판(20)은 불순물 확산영역(도시되지 않음)이 형성된 반도체기판이거나, 또는, 하부의 배선일 수도 있다.
그리고, 제 1 배선을 형성하기 위하여 층간절연층(21) 위에 알루미늄 등의 금속을 CVD 또는 스퍼터링 등의 방법으로 증착하여 하부 금속층을 형성한 다음, 하부 금속층 위에 포토레지스트를 도포한 후 제 1 배선형성용 노광마스크를 이용한 노광 및 현상으로 식각마스크(도시안함)를 형성한 다음, 식각마스크를 이용하여 하부 금속층을 패터닝하여 제 1 배선(22)을 형성한다.
그 다음, 제 1 배선(22)을 포함하는 층간절연층(21) 위에 산화막 등으로 금속배선절연층(inter-metal dielectric,23)을 소정 두께로 증착한다. 이때, 금속배선절연층(23)은 TEOS(tetra ethyl ortho silicate) 및 흐름성이 우수한 SOG(spin on glass)를 조합하여 형성할 수 있으며, 그 주성분은 SiO2이다.
그리고, 금속배선절연층(23)의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 제 1 배선(22)의 소정부위를 노출시키는 접촉홀(contact hole) 내지는 비아홀(via hole)을 형성한다. 즉, 후속공정에서 비아홀에는 상부배선과 하부배선인 제 1 배선(22)을 연결하는 금속 플러그가 형성된다. 이때, 비아홀은 건식식각 등의 비등방성 식각을 사용하는 포토리쏘그래피로 금속배선절연층(23)의 일부를 제거하여 형성한다.
잔류한 금속배선절연층(23) 상에 비아홀을 통해 제 1 배선(22)과 접촉되도록 제 1 배리어층(24)을 스퍼터링 또는 PVD(physical vapor deposition)법으로 형성한다. 이때, 제 1 배리어층(24)은 Ti 또는 TiN 등을 증착하여 형성한다.
그 다음, 제 1 배리어층(24) 상에 텅스텐 등의 플러그 형성용 도전물질을 증착하여 금속층(25)을 형성한다. 이때, 금속층(25)은 비어홀을 충분히 맬비하는 두께로 형성한다.
도 3b를 참조하면, 금속층과 제 1 배리어층에 에치백을 실시하여 금속배선절연층(23)의 상부 표면을 노출시킨다. 그 결과, 잔류한 제 1 배리어층(240)을 금속배선절연층(23)과의 사이에 개재시킨 잔류한 금속층(250)으로 이루어진 플러그(250)가 형성된다.
도 3c를 참조하면, 플러그(250)와 제 1 배리어층(240)의 표면을 포함하는 금속배선절연층 상에 포토레지스트를 도포한다.
그리고, 플러그(250)와 제 1 배리어층(240)의 측면을 노출시키는 동시에 제 2 배선패턴을 정의하는 노광마스크를 이용한 노광 및 현상을 실시하여 포토레지스트패턴(도시안함)을 형성한다.
그 다음, 포토레지스트패턴으로 보호되지 않는 부위의 금속배선절연층(23)을 소정 깊이로 제거하여 배선연결부가 되는 플러그 측면을 노출시키는 동시에 제 2 배선이 형성될 부위를 정의하는 트렌치(G)를 음각형태로 형성한다. 이때, 트렌치는 건식식각 등의 이방성식각으로 형성하며, 제 1 배리어층(240)과 플러그(250) 형성물질과 금속배선절연층(23) 형성물질간에 식각선택비가 큰 식각제를 사용한다.
따라서, 제 1 배리어층(240)의 상측 측면이 노출되어 이후 형성되는 제 2 배선과의 접촉면적이 증가하므로 배선연결부의 저항을 감소시킬 수 있다.
그리고, 포토레지스트패턴을 산소 애슁(O2ashing) 등의 방법으로 제거한다.
도 3d를 참조하면, 금속배선절연층(23)에 음각된 트렌치 표면 및 플러그(250) 상부 표면을 포함하는 금속배선절연층(23) 표면에 소정 두께로 제 2 배리어층(26)을 형성한다. 이때, 제 2 배리어층(26)은 Ti 또는 TiN 등을 스퍼터링으로 증착하여 형성한다. 따라서, 배리어금속이 형성되지 않은 플러그(250)의 상부 표면도 배리어금속으로 덮히게 된다.
그리고, 상부배선인 제 2 배선을 형성하기 위하여 금속 등의 도전체로 이루어진 상부 도전층(27)을 CVD, 스퍼터링, 또는 전기도금법 등의 방법으로 제 2배리어층(26)상에 형성한다. 이때, 상부 도전층은 Al, Cu 등을 사용하여 형성할 수 있다. 구리를 사용할 경우, 제 2 배리어층(26) 표면에 구리 벌크층(Cu bulk layer)을 형성하기 위한 구리 씨드층(Cu seed layer, 도시안함)을 역시 PVD법으로 증착하여 형성한 다음, 구리 씨드층을 이용하는 전기도금법(elecroplating)으로 콘택홀과 트렌치를 충분히 매립하는 두께로 상부 도전층인 구리 벌크층(27)을 상에 형성한다. 따라서, 배선간의 연결부와 상부배선 형성층이 동시에 형성되었다.
도 3e를 참조하면, 형성된 상부 금속층(구리 벌크층)에 평탄화공정을 실시하여 잔류한 층간절연층(23) 표면을 노출시켜 별도의 패터닝공정 없이 배리어금속층을 개재시킨 플러그(250)에 의하여 트렌치를 매립하며 제 1 배선(22)과 전기적으로 연결된 상부배선인 제 2 배선(270)을 형성한다. 이때, 상부 금속층 뿐만 아니라 층간절연층(23) 표면에 위치한 제 2 배리어층도 함께 제거되고, 상부금속층과 제 2 배리어금속층은 에치백 또는 화학기계적 연마법으로 제거한다.
따라서, 플러그(250)의 상부 측면에 위치한 제 1 배리어층(240)과 제 2 배선(270)의 제 2 배리어층(260)이 서로 접촉하여 제 2 배선(270)과 제 1 배선(22)을 전기적으로 연결하며, 이때, 상호 접촉면적이 증가하여 층간배선간의 전기적 저항을 감소시킨다.
따라서, 본 발명은 플러그와 상부배선의 접촉면이 종래 보다 월등하게 증가하여 배선연결부의 저항을 감소시키며 자동얼라인된 금속의 선택적인 증착이 이루어져 균일한 단차피복도를 갖는 배선 및 배선연결부를 구현하여 소자의 신뢰성을 향상시키는 장점이 있다.
Claims (9)
- 반도체기판상에 형성된 절연층과,제 1 배리어층을 개재하고 상기 절연층을 관통하며 상기 반도체기판의 소정부위와 접촉하는 도전성 플러그와,소정의 배선패턴을 가지며 동시에 상기 도전성 플러그의 측면에 개재된 상기 제 1 배리어층의 상측면을 노출시키며 상기 절연층의 소정 부위가 제거되어 형성된 트렌치와,상기 트렌치를 매립하고 있는 도전층으로 이루어진 반도체장치의 배선 및 배선연결부.
- 청구항 1에 있어서, 상기 반도체기판은 상기 소정부위에 불순물 확산영역이나 하부배선이 형성된 것이 특징인 반도체장치의 배선 및 배선연결부.
- 청구항 1에 있어서, 상기 트렌치 내부 표면과 상기 도전층 사이에 제 2 배리어층이 개재된 것이 특징인 반도체장치의 배선 및 배선연결부.
- 청구항 1에 있어서, 상기 트렌치 형성 깊이는 상기 제 1 배리어층의 상기 도전층과의 접촉면적이 상기 플러그의 상부 표면 면적보다 넓도록 형성하는 것이 특징인 반도체장치의 배선 및 배선연결부.
- 반도체 기판상에 배선절연층을 형성하는 단계와,상기 배선절연층의 소정 부위를 제거하여 상기 반도체기판의 일부를 노출시키는 홀을 형성하는 단계와,상기 홀에 제 1 배리어층을 개재시키며 도전성을 갖는 재료로 플러그를 형성하는 단계와,상기 배선절연층의 소정 부위를 제거하여 상기 플러그를 감싸는 상기 제 1 배리어층의 측면을 노출시키는 동시에 소정의 배선패턴을 갖는 트렌치를 형성하는 단계와,상기 트렌치에 제 2 배리어층을 개재시킨 도전층으로 상부배선을 형성하는 단계로 이루어진 반도체장치의 배선연결부 및 배선 제조방법.
- 청구항 5에 있어서, 상기 제 1 배리어층과 제 2 배리어층은 Ti 또는 TiN으로 형성하고 상기 상부배선은 금속으로 형성하는 것이 특징인 반도체장치의 배선 및 배선연결부 제조방법.
- 청구항 5에 있어서, 상기 배선패턴은 상기 플러그의 상측면에 위치한 상기 제 1 배리어층의 측면을 노출시키는 동시에 상기 상부배선을 정의하도록 형성하는 것이 특징인 반도체장치의 배선 및 배선연결부 제조방법.
- 청구항 5에 있어서, 상기 상부 배선은 구리로 형성하는 것이 특징인 반도체장치의 배선 및 연결부 제조방법.
- 청구항 5에 있어서, 상기 반도체기판의 상부에 하부배선을 형성하거나 상기 반도체기판의 소정 부위에 불순물 확산영역을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 배선 및 배선연결부 형성방법.
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| KR1019990058447A KR20010056822A (ko) | 1999-12-17 | 1999-12-17 | 반도체장치의 배선 및 배선연결부와 그 제조방법 |
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| KR1019990058447A KR20010056822A (ko) | 1999-12-17 | 1999-12-17 | 반도체장치의 배선 및 배선연결부와 그 제조방법 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421280B1 (ko) * | 2001-12-04 | 2004-03-09 | 주식회사 하이닉스반도체 | 반도체 소자의 다층 금속 배선 형성 방법 |
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-
1999
- 1999-12-17 KR KR1019990058447A patent/KR20010056822A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421280B1 (ko) * | 2001-12-04 | 2004-03-09 | 주식회사 하이닉스반도체 | 반도체 소자의 다층 금속 배선 형성 방법 |
| US12230568B2 (en) | 2019-11-27 | 2025-02-18 | Samsung Electronics Co., Ltd. | Interconnection structure of integrated circuit semiconductor device |
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