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KR100591154B1 - 연결 콘택과의 접촉 저항을 줄이는 반도체 소자의 금속패턴 형성 방법 - Google Patents

연결 콘택과의 접촉 저항을 줄이는 반도체 소자의 금속패턴 형성 방법 Download PDF

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KR100591154B1
KR100591154B1 KR1020030101907A KR20030101907A KR100591154B1 KR 100591154 B1 KR100591154 B1 KR 100591154B1 KR 1020030101907 A KR1020030101907 A KR 1020030101907A KR 20030101907 A KR20030101907 A KR 20030101907A KR 100591154 B1 KR100591154 B1 KR 100591154B1
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Abstract

연결 콘택과의 접촉 저항을 줄이는 반도체 소자의 금속 패턴 형성 방법을 제시한다. 본 발명의 일 관점에 따르면, 반도체 기판 상의 하부 절연층을 관통하는 텅스텐층의 연결 콘택을 형성하고, 연결 콘택을 덮는 상부 절연층을 형성하고, 절연층에 다마신 트렌치가 형성될 위치에 다마신 트렌치와 대등한 선폭의 홈을 형성한다. 홈의 측벽에 마스크 스페이서를 형성하고, 상부 절연층에 다마신 공정을 수행하여 마스크 스페이서에 의해 바닥 프로파일이 연결 콘택 쪽으로 기울어진 연결 콘택의 상측 및 측벽 일부를 노출하는 다마신 트렌치를 형성한다. 다마신 트렌치를 채워 연결 콘택에 전기적으로 연결되는 구리의 배선의 금속 패턴을 형성한다.
구리층, 텅스텐 연결 콘택, 다마신 공정

Description

연결 콘택과의 접촉 저항을 줄이는 반도체 소자의 금속 패턴 형성 방법{Method for fabricating metal pattern to reduce contact resistivity with interconnection contact}
도 1은 종래의 반도체 소자의 금속 패턴 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 2 내지 도 8은 본 발명의 실시예에 의한 연결 콘택과의 접촉 저항을 줄이는 반도체 소자의 금속 패턴 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 반도체 소자에 관한 것으로, 특히, 연결 콘택과의 접촉 저항을 줄이는 반도체 소자의 금속 패턴 형성 방법에 관한 것이다.
반도체 소자의 집적도가 높아지고 고성능화 됨에 따라 접촉 저항의 감소가 큰 해결 문제로 인식되고 있다. 특히, 연결 콘택과 이의 상측으로 연결되는 배선으로서의 금속 패턴과의 연결 시, 접촉 저항을 감소시키는 것이 중요 시 되고 있다.
한편, 반도체 소자의 배선의 저항 감소를 위해서 배선으로서 구리 배선이 도 입되고 있다. 이에 따라, 구리 배선을 형성하기 위해 다마신(damascene) 공정이 도입되고 있다. 또한, 연결 콘택 또한 저항의 감소를 위해서 상대적으로 저항이 낮은 텅스텐(W) 콘택이 도입되고 있다.
도 1은 종래의 반도체 소자의 금속 패턴 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 1을 참조하면, 종래의 금속 패턴 형성 방법은, 먼저, 반도체 기판(10)에 트랜지스터 소자들이 형성된다. 즉, 반도체 기판(10)에 STI와 같은 소자 분리막(15)이 형성되고, 게이트 산화막(21)을 개재하는 게이트(23)가 형성된다. 게이트(23)의 측벽에는 버퍼층(25)이 도입되고 있으며, 버퍼층(25) 상에 측벽 스페이서(spacer:27)가 도입되고 있다. 게이트(23) 인근 반도체 기판(10)에는 소스/드레인 영역(31)이 형성되고, 게이트(23) 상측에는 저항 감소를 위해 금속 실리사이드층(29)이 도입되고, 또한, 소스/드레인 영역(31) 상에도 금속 실리사이드층(35)이 도입되고 있다.
이러한 트랜지스터 구조를 덮는 라이너(liner) 형태의 제1하부 절연층(41)이 도입되고, 제2하부 절연층(41) 상에 제2하부 절연층(43) 및 제3하부 절연층(45)이 순차적으로 적층되어 절연층 구조를 구현한다.
이러한 절연층 구조를 관통하여 하부의 소스/드레인 영역(31)에 전기적으로 연결되는 연결 콘택(55)이 콘택홀(47)을 통해 도입된다. 이러한 연결 콘택(55)은 텅스텐 콘택으로 도입되는 데, 이때, 턴스텐 연결 콘택(55)의 하부에는 장벽 금속층(barrier metal layer:51)이 티타늄/질화 티타늄(Ti/TiN)층으로 도입된다. 이때, 티타늄층은 대략 300Å 두께 정도로, 질화 티타늄층은 대략 50Å 두께 정도로 형성될 수 있다.
그리고, 이러한 연결 콘택(55)을 덮는 제1상부 절연층(61) 및 제2상부 절연층(63)이 형성되고, 싱글 다마신(single damascene) 공정으로 제1상부 절연층(61) 및 제2상부 절연층(63)을 관통하여 상기 연결 콘택(55) 상면에 접촉하는 구리 배선의 금속 패턴(75)이 형성된다. 구리 배선의 금속 배턴(75)의 하부에는 장벽 금속층(71)으로 150/150Å 두께의 탄탈륨/질화 탄탈륨(Ta/TaN)층이 도입된다.
이와 같이 텅스텐 연결 콘택(55)과 구리 배선의 금속 패턴(75)이 접촉하여 연결될 때, 접촉 저항을 보다 낮추는 것이 요구된다. 이는 구리에 비해 텅스텐은 대략 4배 정도 저항이 높기 때문에 접촉 저항이 높을 경우 소자의 성능을 낮추는 요인으로 작용하기 때문이다.
본 발명이 이루고자 하는 기술적 과제는, 연결 콘택과의 접촉 저항을 줄이는 반도체 소자의 금속 패턴 형성 방법을 제공하는 데 있다.
상기의 기술적 과제들을 달성하기 위한 본 발명의 일 관점은 반도체 기판 상의 하부 절연층을 관통하는 연결 콘택을 형성하는 단계, 상기 연결 콘택을 덮는 상부 절연층을 형성하는 단계, 상기 절연층에 상기 연결 콘택과 대응하는 홈을 형성하는 단계, 상기 홈의 측벽에 마스크 스페이서를 형성하는 단계, 상기 마스크 스페이서를 포함한 상기 홈을 식각하여 상기 연결 콘택의 상부 표면을 노출하는 제1 트렌치 및 상기 연결 콘택의 측벽을 노출하며 경사진 측벽을 가지는 제2 트렌치를 포함하는 트렌치를 형성하는 단계, 그리고 상기 트렌치를 채워 상기 연결 콘택과 전기적으로 연결되는 금속 패턴을 형성하는 단계를 포함하는 연결 콘택과의 접촉 저항을 줄이는 반도체 소자의 금속 패턴 형성 방법을 제공한다.
상기 홈을 형성하는 단계는 상기 다마신 트렌치를 형성할 때 도입될 포토레지스트 패턴을 형성하는 단계, 및 상기 포토레지스트 패턴을 식각 마스크로 상기 상부 절연층을 식각하여 상기 홈을 형성하는 단계를 포함하여 수행될 수 있다.
상기 마스크 스페이서를 형성하는 단계는 상기 홈의 프로파일을 따른 라이너 형태의 스페이서층을 실리콘 산화물층을 포함하여 형성하는 단계, 및 상기 실리콘 산화물층을 이방성 건식 식각하여 상기 홈의 측벽에만 잔류시키는 단계를 포함하여 수행될 수 있다.
상기 마스크 스페이서를 형성하는 단계는 상기 홈의 프로파일을 따른 라이너 형태의 스페이서층을 실리콘 질화물층을 포함하여 형성하는 단계, 및 상기 실리콘 질화물층을 이방성 건식 식각하여 상기 홈의 측벽에만 잔류시키는 단계를 포함하여 수행될 수 있다.
상기 연결 콘택은 텅스텐층을 포함하여 형성될 수 있다.
상기 금속 패턴을 형성하는 단계는 상기 텅스텐층에 전기적으로 연결되기 위해 상기 다마신 트렌치를 채우는 구리층을 형성하는 단계, 및 상기 구리층을 평탄화하는 단계를 포함하여 수행될 수 있다.
상기 구리층을 형성하는 단계는 상기 다마신 트렌치 내에 상기 연결 콘택을 노출된 부분을 덮는 탄탈륨/질화 탄탈륨(Ta/TaN)층을 포함하는 장벽 금속층을 형성하는 단계, 및 상기 장벽 금속층 상에 시드층(seed layer)을 개재하는 구리층을 형성하는 단계를 포함하여 수행될 수 있다.
본 발명에 따르면, 연결 콘택과의 접촉 저항을 줄이는 반도체 소자의 금속 패턴 형성 방법을 제공할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 2 내지 도 8은 본 발명의 실시예에 의한 연결 콘택과의 접촉 저항을 줄이는 반도체 소자의 금속 패턴 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 2를 참조하면, 본 발명의 실시예에 따른 금속 패턴 형성 방법은 싱글 다마신 공정으로 수행된다. 먼저, 반도체 기판(100)에 트랜지스터 소자들이 형성된다. 즉, 반도체 기판(100)에 STI와 같은 소자 분리막(150)이 형성되고, 게이트 산화막(210)을 개재하는 게이트(230)가 형성된다. 게이트(230)의 측벽에는 버퍼층(250)이 절연 물질로 도입되고 있으며, 버퍼층(250) 상에 측벽 스페이서(spacer:270)가 도입된다.
게이트(230) 인근 반도체 기판(100)에는 소스/드레인 영역(310)이 형성되고, 게이트(230) 상측에는 저항 감소를 위해 금속 실리사이드층(290)이 도입되고, 또한, 소스/드레인 영역(310) 상에도 금속 실리사이드층(350)이 도입되고 있다. 이러한 금속 실리사이드층(310, 350)은 자기 정렬 실리사이드화 과정으로 형성될 수 있으며, 티타늄 실리사이드층과 같은 도전 물질로 형성될 수 있다.
이러한 트랜지스터 구조를 덮는 라이너(liner) 형태의 제1하부 절연층(410)이 도입되고, 제2하부 절연층(410) 상에 제2하부 절연층(430) 및 제3하부 절연층(450)이 순차적으로 적층되어 절연층 구조를 구현한다. 이러한 하부 절연층들(410, 430, 450) 낮은 유전 상수의 절연 물질을 도입한 절연층들 구조로 형성될 수 있다.
이러한 절연층 구조를 관통하여 하부의 소스/드레인 영역(310)에 전기적으로 연결되는 연결 콘택(550)이 콘택홀(470)을 통해 도입된다. 이러한 연결 콘택(550)은 텅스텐 콘택으로 도입되는 데, 이때, 턴스텐 연결 콘택(550)의 하부에는 장벽 금속층(510)이 티타늄/질화 티타늄(Ti/TiN)층으로 도입된다. 이때, 티타늄층은 대략 300Å 두께 정도로, 질화 티타늄층은 대략 50Å 두께 정도로 형성될 수 있다.
도 3을 참조하면, 연결 콘택(550)을 덮는 제1상부 절연층(610) 및 제2상부 절연층(630)을 형성한다. 이후에 싱글 다마신 공정에서 구리 배선의 패터닝을 위해 도입되는 다마신 트렌치를 위해 포토레지스트 패턴(650)을 형성한다.
도 4를 참조하면, 이러한 포토레지스트 패턴(650)을 이용하여 제2상부 절연층(630)의 일부를 식각하여 리세스(recess)된 홈(631)을 형성한다. 이러한 홈은 대략 500Å 정도 깊이로 형성될 수 있다. 이후에, 포토레지스트 패턴(650)은 제거된 다.
도 5를 참조하면, 홈(631)의 프로파일(profile)을 따르는 마스크 스페이서층(700)을 형성한다. 이러한 마스크 스페이서층(700)은 라이너 형태로 형성되는 데, 대략 200Å 정도 두께로 형성한다. 이러한 마스크 스페이서층(700)은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다. 한편, 이러한 마스크 스페이서층(700)의 두께는 형성될 다마신 트렌치의 선폭과 하부의 연결 콘택(550)의 선폭과의 차이에 의존하여 달라질 수 있다. 상기한 바와 같이 대략 200Å 두께로 형성될 때는, 다마신 트렌치의 선폭이 0.23㎛이고 하부의 연결 콘택(550)의 선폭이 대략 0.17㎛일 경우에 적합하다.
도 6을 참조하면, 마스크 스페이서층(700)을 이방성 식각하여 홈(631)의 측벽에 부착된 형태의 마스크 스페이서(750)를 형성한다.
도 7을 참조하면, 이러한 마스크 스페이서(750)가 형성된 상태에서 제2상부 절연층(630) 및 제1상부 절연층(610)을 싱글 다마신 공정을 따라 패터닝하여 하부의 연결 콘택(550)이 노출되게 한다. 이때, 상기한 포토레지스트 패턴(650)과 마찬가지의 선폭을 가지는 포토레지스트 패턴을 식각 마스크로 도입할 수 있다.
이와 같이 다마신 트렌치(670)를 형성하는 식각이 진행됨에 따라, 마스크 스페이서(750)의 존재에 의해서 다마신 트렌치(670)의 프로파일이 도 7에 제시된 바와 같이 연결 콘택(550)의 측벽을 노출하는 쐐기 형태의 바닥 프로파일이 형성되게 된다. 즉, 바닥이 경사진(671) 형태를 가져, 결국 연결 콘택(550)의 측면을 보다 더 확장된 상태로 노출하게 된다.
도 8을 참조하면, 장벽 금속층(810) 150/150Å 두께의 탄탈륨/질화 탄탈륨(Ta/TaN)층을 형성하고, 그 상에 구리 시드층(Cu seed layer:도시되지 않음)을 형성한 후, 전기 도금법 등으로 구리층을 형성하여 상부 금속층(850)을 형성하고, CMP 등으로 평탄화하여 구리 배선의 금속 패턴을 형성한다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 연결 콘택으로서의 텅스텐 콘택의 표면을 보다 더 확장되게 노출하도록 싱글 다마신 과정에 의한 다마신 트렌치를 형성할 수 있다. 이에 따라, 다마신 트렌치를 채우는 구리 배선이 텅스텐 연결 콘택과 보다 넓은 접촉 면적을 가지며 접촉할 수 있다. 이에 따라, 구리 배선과 텅스텐 연결 콘택 사이의 접촉 저항을 줄일 수 있다. 따라서, 소자의 성능을 증가시킬 수 있고, 소자를 보다 낮은 저 전력에서 동작하도록 할 수 있다.

Claims (7)

  1. 반도체 기판 상의 하부 절연층을 관통하는 연결 콘택을 형성하는 단계,
    상기 연결 콘택을 덮는 상부 절연층을 형성하는 단계,
    상기 상부 절연층의 일부를 식각하여 상기 연결 콘택과 대응하는 홈을 형성하는 단계,
    상기 홈의 측벽에 마스크 스페이서를 형성하는 단계,
    상기 마스크 스페이서를 포함한 상기 홈을 식각하여 상기 연결 콘택의 상부 표면을 노출하는 제1 트렌치 및 상기 연결 콘택의 측벽을 노출하며 경사진 측벽을 가지는 제2 트렌치를 포함하는 트렌치를 형성하는 단계, 그리고
    상기 트랜치를 채워 상기 연결 콘택과 전기적으로 연결되는 금속패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 패턴 형성 방법.
  2. 제 1항에 있어서,
    상기 홈을 형성하는 단계는 상기 다마신 트렌치를 형성할 때 도입될 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 상기 상부 절연층을 식각하여 상기 홈을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 패턴 형성 방법.
  3. 제 1항에 있어서, 상기 마스크 스페이서를 형성하는 단계는
    상기 홈의 프로파일을 따른 라이너 형태의 스페이서층을 실리콘 산화물층을 포함하여 형성하는 단계; 및
    상기 실리콘 산화물층을 이방성 건식 식각하여 상기 홈의 측벽에만 잔류시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 패턴 형성 방법.
  4. 제 1항에 있어서, 상기 마스크 스페이서를 형성하는 단계는
    상기 홈의 프로파일을 따른 라이너 형태의 스페이서층을 실리콘 질화물층을 포함하여 형성하는 단계; 및
    상기 실리콘 질화물층을 이방성 건식 식각하여 상기 홈의 측벽에만 잔류시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 패턴 형성 방법.
  5. 제 1항에 있어서,
    상기 연결 콘택은 텅스텐층을 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 패턴 형성 방법.
  6. 제 5항에 있어서, 상기 금속 패턴을 형성하는 단계는
    상기 텅스텐층에 전기적으로 연결되기 위해 상기 다마신 트렌치를 채우는 구리층을 형성하는 단계; 및
    상기 구리층을 평탄화하는 단계를 포함하여 수행되는 것을 특징으로 하는 반도체 소자의 금속 패턴 형성 방법.
  7. 제 6항에 있어서, 상기 구리층을 형성하는 단계는
    상기 다마신 트렌치 내에 상기 연결 콘택을 노출된 부분을 덮는 탄탈륨/질화 탄탈륨(Ta/TaN)층을 포함하는 장벽 금속층을 형성하는 단계; 및
    상기 장벽 금속층 상에 시드층(seed layer)을 개재하는 구리층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 패턴 형성 방법.
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