KR100485391B1 - 반도체 장치의 금속배선 형성방법 - Google Patents

Abstract

반도체 장치의 금속배선 형성 방법이 기재되어 있다. 기판에 형성되어 있는 도전성 패턴을 노출키는 제1트랜치가 형성된 제1층간절연막 패턴을 형성한다. 제2식각저지막을 형성한 후 이를 에치백함으로서 제2식각저지막 스페이서를 형성한다. 상기 결과물 상에 제2층간절연막을 형성한 후 제2층간절연막 상에 상기 제1트랜치 및 제1층간절연막 패턴의 일부분을 노출시키는 제2트랜치를 형성하기 위한 마스크 패턴를 식각마스크로 적용하여 상기 마스크 패턴에 의해 노출된 제2층간절연막을 식각함으로서 제2트랜치를 형성한다. 그리고, 상기 마스크 패턴을 제거한 후 도전성 패턴과 전기적으로 연결되는 듀얼 다마신 구조의 금속배선을 형성하기 위해 상기 제2식각저지막 스페이서를 포함하는 제1트랜치 및 제2트랜치 내부에 금속물질을 매몰시키는 공정을 수행하는데 있다.

Description

반도체 장치의 금속배선 형성 방법{Method for forming metal wiring in semiconductor manufacturing process}

본 발명은 반도체 장치에서의 금속배선 형성 방법에 관한 것으로서, 보다 상세하게는 반도체 장치의 제조 공정에서 도전성 패턴과 도전성 물질이 전기적으로 연결되는 반도체 장치의 금속배선 형성 방법에 관한 것이다.

근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 상기 제조 기술들 중에서 전기적 배선을 형성하는 기술에 대한 요구도 엄격해지고 있다.

종래의 반도체 장치에서의 전기적 배선은 낮은 콘택 저항과 공정 진행의 용이성으로 인해 알루미늄을 사용하는 배선 구조가 주로 사용되었다. 그러나 반도체 장치가 고집적화 되면서, 상기 알루미늄 배선 구조는 접합 스파이크 불량, 일랙트로 마이그레이션(electro migration)문제등으로 인해 사용에 한계에 봉착하였으며 또한 상기 반도체 장치의 응답 속도 향상을 위해 상기 알루미늄 보다 더 낮은 저항을 갖는 물질이 요구되고 있다.

이에 따라 최근에는 저저항을 가지면서도 일랙트로 마이그레이션 특성이 우수한 구리 배선의 사용과 함께 저유전 절연막에 의한 전기적 배선 형성이 상용화되고 있다. 그러나 구리는 실리콘 또는 대부분의 금속층에서 빠르게 확산되므로, 종래의 사진 식각 공정을 적용할 수 없기 때문에 일반적으로 다마신(Damascene)공정에 의해 전기적 배선을 형성한다. 상기 다마신 공정을 사용하여 전기적 배선을 형성할 시에는 도전 물질과 콘택을 동시에 형성할 수 있는 듀얼 다마신(dual damascene)공정을 적용하는 것이 용이하다.

상기 듀얼 다마신 구조는 하부의 도전체와 연결시키기 위한 콘택이 형성될 부위인 비아홀(Via hole)과 도전 라인이 형성될 부위인 트랜치(tranch)가 형성된 구조로서, 다음 중 어느 하나의 식각 방법에 의해 이루어진다. 상기 듀얼 다마신 구조를 형성하기 위한 식각 방법은 첫째, 비아를 먼저 형성한 이 후에 트랜치를 형성하는 방법(비아 퍼스트, Via first), 둘째, 트랜치를 먼저 형성한 이 후에 비아를 형성하는 방법(트랜치 퍼스트, Tranch first), 셋째, 비아와 트랜치를 한번에 형성하는 방법(버리드 트랜치, burid tranch)을 들 수 있다.

상기 열거된 방법 중에서 상기 비아홀을 먼저 형성시키는(비아 퍼스트) 방법에 의한 듀얼 다마신 구조는 공정이 단순하면서, 트랜치와 비아홀의 미스 얼라인 한계를 가장 잘 극복할 수 있는 방법으로서 흔히 사용되고 있다.

도 1a 내지 도 1f는 종래의 듀얼 다마신 공정이 적용되는 금속배선의 형성 방법을 설명하기 위한 공정 단면도들이다.

도 1a 내지 도 1b를 참조하면, 금속 도전체(12)가 형성되어 있는 반도체 기판(10)에 상에 층간절연막(20)을 형성한 후 층간절연막(20) 상에 이후 금속 도전체(12)의 상면을 노출시키는 제1콘택홀을 형성하기 위해 제1포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 제1포토레지스트 패턴을 식각마스크로 적용하여 상기 층간절연막(20)을 제1식각함으로서 상기 층간절연막(20)의 약 1/2의 깊이를 갖는 트랜치(22)를 포함하는 제1층간절연막 패턴(20a)을 형성한다.

도 1c 내지 도 1d를 참조하면, 상기 제1층간절연막 패턴(20a)에 상기 제1트랜치(22)를 포함하는 제2트랜치(26)를 형성하기 위해 상기 제1층간절연막 패턴(20a) 상에 제2포토레지스트 패턴(24)을 형성한다. 이어서, 상기 제2포토레지스트 패턴(24)을 식각마스크로 적용하여 상기 제2포토레지스트 패턴(24)에 의해 노출된 제1층간절연막 패턴(20a)을 식각함으로서 상기 금속 도전체 상면을 노출시키는 제1콘택홀(28)과 제2트랜치(26)를 포함하는 제2층간절연막 패턴(20b)을 형성한다. 그리고, 상기 제2포토레지스트 패턴(24)을 제거한다.

도 1e 내지 도 1f를 참조하면, 상기 제1콘택홀(28), 제2트랜치(26) 및 제2층간절연막 패턴(20b) 상에 균일한 두께를 갖는 확산 방지막(30)을 형성한다. 이어서, 상기 확산 방지막(30)이 형성된 제1콘택홀(28)과 제2트랜치(26) 및 제2층간절연막 패턴(20b) 상에 전기적 도금 공정을 이용하여 상기 제1콘택홀(28) 및 제2트랜치(26)을 채우도록 충분한 두께를 갖는 구리층(32)을 형성한다. 그리고, 상기 제2층간절연막 패턴(20b)의 상면이 노출되도록 화학적 기계연마 공정을 수행함으로서 상기 제1콘택홀(28) 및 제2트랜치(26) 내에만 존재하는 구리 배선(32a)이 형성된다.

그러나, 상기 방법은 제1트랜치(22)들이 연속적으로 형성되어 있는 제1층간절연막 패턴(20a) 상에 포토레지스트막을 도포한 후 상기 도 1c에 도시된 바와 같은 포토레지스트 패턴(24)을 형성하기 위한 공정을 수행할 때 문제가 발생된다.

이는 상기 제1트랜치들이 연속적으로 형성되어 있는 제1층간절연막 패턴 상에 포토레지스트막을 도포할 때 상기 제1트랜치에 포토레지스트가 채워지는 만큼 상기 층간절연막 패턴 상에 도포되는 포토레지트막은 상대적으로 얇아지게 된다.

그리고, 이런 부분들이 서로 인접하게 되면 그 사이에 형성되는 포토레지스트막도 더불어 얇아지게 되기 때문에 포토레지스트 패턴을 형성하기 위한 사진/현상 공정시 Over-Dose Energy에 의해 최종적으로 형성되는 포토레지스트 패턴은 얇게 형성될 뿐만 아니라 심한 경우에는 포토레지스트 패턴의 리프팅 되는 문제점이 발생한다. 또한, 도 1d에 도시된 바와 같이 제2트랜치를 형성하기 위한 식각공정시 제1콘택홀이 넓게 형성되는 문제점도 발생하기 때문에 공정 마진이 우수한 금속배선을 형성할 수 없다.

상술한 문제점을 해결하기 위한 본 발명의 목적은 금속배선을 형성하기 위한 공정에 적용되는 포토레지스트 패턴이 얇아지거나 리프팅되는 현상을 방지하고, 층간절연막의 유전율의 크기를 감소시키는 반도체 장치의 금속배선 형성 방법을 제공하는데 있다.

상기한 목적을 달성하기 위한 본 발명의 금속배선 형성 방법은,

기판에 형성되어 있는 도전성 패턴을 노출키는 제1트랜치가 형성된 제1층간절연막 패턴을 형성한다. 상기 제1층간절연막 패턴 상에 균일한 두께를 갖는 제2식각저지막을 연속적으로 형성한 후 상기 제2식각저지막을 에치백함으로서 상기 제1트랜치 내 측벽에만 존재하는 제2식각저지막 스페이서를 형성한다. 상기 결과물 상에 제2층간절연막을 형성한 후 제2층간절연막 상에 상기 제2식각저지막 스페이서를 포함하는 제1트랜치 및 제1층간절연막 패턴의 일부분을 노출시키는 제2트랜치를 형성하기 위한 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각마스크로 적용하여 상기 마스크 패턴에 의해 노출된 제2층간절연막을 식각함으로서 상기 도전성 패턴을 노출시키는 제1트랜치 및 제1층간절연막 패턴의 일부분을 노출시키는 제2트랜치를 형성한다. 그리고, 상기 마스크 패턴을 제거한 후 도전성 패턴과 전기적으로 연결되는 금속배선을 형성하기 위해 상기 제2식각저지막 스페이서를 포함하는 제1트랜치 및 제2트랜치 내부에 금속물질을 매몰시키는 공정을 수행하는데 있다.

여기서, 상기 제1층간절연막에 대한 제2층간절연막의 식각선택비는 1 : 4 이상을 갖는 것이 바람직하고, 상기 제1트랜치가 형성되어 있는 제1층간절연막 상에 제2층간절연막을 형성 때 상기 제2식각저지막 스페이서를 포함하는 제1트랜치 내에 보이드가 발생되도록 형성해야 한다.

상술한 방법에 의해 형성된 제1트랜치 내에 스페이서 역할을 하는 식각저지막을 형성함으로서 이후, 듀얼 다마신 구조를 갖는 트랜치를 형성할 때 상기 트랜치의 프로파일 및 임계치수 조절이 가능하다. 이 때문에 종래의 트랜치의 경사진 프로파일과 임계치수의 불균형 문제점을 해결할 수 있어 금속배선의 공정마진을 증가시킬 뿐만 아니라 반도체 장치의 신뢰성을 향상시킬 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 상세히 설명하고자 한다.

도 2는 본 발명의 듀얼 다마신 공정이 적용되는 금속배선 형성 방법을 나타내기 위한 공정 순서도이다.

도 2를 참고하면, 도전체 패턴이 매립되어 있는 반도체 기판 상에 균일한 두께를 갖는 제1식각저지막 및 제1층간절연막 순차적으로 형성한다.(S100) 상기 도전체 패턴을 구성하는 물질은 구리, 알루미늄, 텅스텐등이 적용되고, 상기 제1층간절연막을 형성하기 위한 절연 물질은 SiO₂ ,SiON, 실록산 SOG, 실리케이트 SOG, PSG, PEOX, P-TEOS, USG 등이 용이하게 적용될 수 있다.

이어서, 상기 도전체 패턴 상의 제1식각저지막을 노출시키기 위한 제1트랜치를 형성하기 위해 상기 제1층간절연막 상에 마스크 패턴인 제1포토레지스트 패턴을 형성한다. 그리고, 상기 제1포토레지스트 패턴을 식각 마스크로 적용하여 상기 제1포토레지스트 패턴에 의해 노출되는 제1층간절연막에 이방성 식각공정을 수행함으로서 상기 도전체 패턴 상에 위치하는 제1식각저지막을 노출시키는 제1트랜치를 형성한다.(S110)

이어서, 상기 제1포토레지스트 막을 제거한 후 제1트랜치 및 제1층간절연막 패턴 상에 균일한 두께를 갖는 제2식각저지막을 연속적으로 형성한다.(S120)

이어서, 상기 제1층간절연막 패턴 상에 존재하는 제1식각저지막을 제거함과 동시에 제1트랜치 내측면에만 존재하는 제2식각저지막 패턴을 형성하기 위해 상기 결과물에 에치백 공정을 진행한다.(S130)

여기서, 제2식각저지막에 에치백 공정을 진행하는 이유는 상기 제1층간절연막과 이후 형성될 제2층간절연막 사이에 상기 제2식각저지막이 존재하게되면 유전율의 크기가 높아지기 때문이다. 따라서, 상기 유전율이 큰 제2식각저지막을 제거함으로서 제1 및 제2층간절연막의 커패시턴스 값이 감소된다.

그리고, 상기 제2식각저지막 패턴은 상기 제1트랜치의 스페이서 역할을 하여 제2트랜치 형성시 제1트랜치의 개구부가 넓어지는 현상을 방지하고, 후속 공정에서 형성되는 확산 방지막과 함께 확산 방지막 역할을 하여 반도체 장치의 신뢰성을 향상시킬 수 있다.

이어서, 상기 에치백 공정으로 인해 제1트랜치 내측면에만 존재하는 제2식각저지막 패턴 및 제1트랜치를 포함하는 제1층간절연막 패턴 상에 균일한 두께를 갖는 제2층간절연막을 형성한다.(S140) 여기서, 상기 제1층간절연막 패턴에 제2층간절연막을 형성할 때 상기 제2층간절연막은 상기 제1트랜치 내에 보이드가 발생하도록 형성해야 한다.

이어서, 상기 제2층간절연막 상에 제1트랜치 및 제1층간절연막 패턴의 일부를 노출시기 위한 제2트랜치를 형성하기 위해 적용되는 마스크 패턴을 형성한다.(S150) 여기서, 상기 마스트 패턴은 포토레지스트 패턴이고, 종래와 달리 트랜치가 존재하지 않는 제2층간절연막 상에서 형성되기 때문에 포토레지스트 패턴의 두께 감소 및 리프팅되는 문제점이 발생되지 않는다.

이어서, 제2포토레지스트 패턴을 식각마스크로 적용하여 상기 제2포토레지스트 패턴에 의해 노출된 제2층간절연막을 식각함으로서 제1트랜치, 제1식각저지막 및 제1층간 절연막 패턴의 일부분을 노출시키는 제2트랜치를 형성한다.(S160) 이때 상기 제1층간절연막에 대한 제2층간절연막의 식각선택비는 1 : 4 이상을 갖는 것이 바람직하다. 이는 상기 제2층간절연막을 식각할 때 상기 제1트랜치 내에 매몰되어 있는 제2층간절연막을 제거할 수 식각공정을 수행해야 하는데 이때 상기 제1 및 제2층간절연막의 식각선택비가 유사하면 상기 제1층간절연막 패턴의 제1트랜치가 제2트랜치와 유사한 형상으로 식각되기 때문이다.

이어서, 상기 포토레지스트 패턴 및 상기 제1트랜치에 의해 노출된 제1식각저지막을 제거한 후 상기 도전성 패턴과 전기적으로 연결되는 금속배선을 형성하기 위해 상기 제1트랜치 및 제2트랜치 내부와 제2층간절연막 패턴상에 균일한 두께를 갖는 확산 방지막을 연속적으로 형성한다.(S170) 여기서, 상기 확산 방지막은 티타늄, 텅스텐, 티타늄 나이트라이드, 티타늄-텅스텐 합금, 탄탈륨, 탄탈륨 나이트라이드 등과 같은 물질들로 이루어지고, 화학적 기상 증착 및 스퍼터링 등과 같은 방법으로 형성된다.

이어서, 상기 확산 방지막이 형성된 제1트랜치 및 제2트랜치 내부에 금속물질이 매몰될 수 있도록 금속물질을 증착하여 금속층을 형성한다.(S180) 상기 금속층을 형성하기 위해 사용되는 금속물질은 구리 금속이다.

그리고, 상기 결과물 상에 형성된 상기 금속층은 불균한 두께를 갖기 때문에 상기 제2층간절연막 패턴이 노출되도록 화학적 기계연마(chemical mechanical polishing; CMP)공정을 수행하여 듀얼 다마신구조의 금속배선을 형성한다.(S190)

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

도 3a 내지 도 3h는 본 발명의 일 실시예로서 듀얼 다마신 공정을 적용하여 형성되는 금속배선의 형성 방법을 설명하기 위한 공정 단면도들이다.

도 3a를 참조하면, 소오스/드레인 영역(도시하지 않음)과 전기적으로 연결되는 도전성 플러그(110)가 매몰된 반도체 기판(100) 상에 균일한 두께를 갖는 제1실리콘 질화막(115) 및 유전율이 낮은 제1층간절연막(120)을 순차적으로 형성한다. 이어서, 상기 도전체 플러그(110)가 형성된 위치에 해당하는 제1실리콘 질화막(115)을 노출시키기 위한 제1트랜치를 형성하기 위해 상기 제1층간절연막(120) 상에 마스크 패턴인 제1포토레지스트 패턴(125)을 형성한다.

도 3b를 참조하면, 상기 제1포토레지스트 패턴(125)을 식각 마스크로 사용하여 상기 제1포토레지스트 패턴(125)에 의해 노출되는 제1층간절연막(120)에 이방성 식각함으로서 상기 제1실리콘 질화막(115)을 노출시키는 제1개구부를 갖는 제1트랜치(130)를 형성한다. 이어서, 상기 제1포토레지스트 패턴(125)을 제거한 후, 제1트랜치(130)가 형성된 제1층간절연막 패턴(120a) 상에 균일한 두께를 갖는 제2실리콘 질화막(135)을 연속적으로 형성한다.

도 3c를 참조하면, 상기 제1층간절연막 패턴(120) 상에 존재하는 제2실리콘 질화막(135)에 에치백 공정을 수행함으로서 상기 제1트랜치(120a) 내측면에만 존재하는 제2실리콘 질화막 스페이서(135a)를 형성한다.

여기서, 제2실리콘 질화막(135)에 에치백 공정을 진행하는 이유는 상기 제1층간절연막(120)과 이후 형성될 제2층간절연막(도시하지 않음) 사이에 제2실리콘 질화막(135)이 존재하게되면 유전율의 크기가 높아지기 때문이다. 따라서, 상기 유전율이 큰 제2실리콘 질화막을 제거하면, 제1및 제2층간절연막의 커패시턴스 값이 감소된다. 그리고, 상기 에치백 공정으로 형성된 제2실리콘 질화막 스페이서(135a)는 상기 제1트랜치(130)의 스페이서 역할을 수행하기 때문에 상기 제2트랜치(도시하지 않음)의 형성시 제1트랜치(130)의 개구부가 넓어지는 현상을 방지하고, 후속 공정에서 형성되는 확산방지막과 함께 확산방지막 역할한다.

도 3d를 참조하면, 상기 제2실리콘 질화막 스페이서(135a)가 형성된 제1트랜치(130)를 포함하는 제1층간절연막 패턴(120a) 상에 제1트랜치(130)가 매몰되도록 제2층간절연막(140)을 형성한다. 여기서, 상기 제1층간절연막 패턴(120a) 상에 제2층간절연막(140)을 형성할 때 상기 제2층간절연막(140)은 상기 제1트랜치(130) 내에 보이드(138)가 발생하도록 형성해야한다.

그리고, 상기 제2층간절연막(140) 상에 제2트랜치(도시하지 않음)의 형성영역을 정의하는 마스크 패턴인 제2포토레지스트 패턴(145)을 형성한다. 상기 제2포토레지스트 패턴(145)은 트랜치가 형성되지 않는 제2층간절연막(140) 상에서 형성되기 때문에 포토레지스트 패턴의 두께 감소 및 리프팅되는 문제점이 발생되지 않는다.

도 3e를 참조하면, 상기 제2포토레지스트 패턴(145)을 식각마스크로 적용하여 상기 제2포토레지스트 패턴에 의해 노출되는 제2층간절연막(140)을 상기 제1트랜치(130) 내부의 제1실리콘 질화막(115)이 노출되도록 건식식각공정을 수행함으로서 제1트랜치(130), 제1실리콘 질화막(115) 및 제1층간 절연막 패턴(120a)의 일부분을 노출시키는 제2트랜치(150)를 형성한다.

이때, 상기 제1층간절연막(120)에 대한 제2층간절연막(140)의 식각선택비는 1 : 4 이상을 갖는 것이 바람직하다. 이는 상기 제1트랜치 내에 매몰되어 있는 제2층간절연막(140)의 일부를 제거하는 식각공정을 수행할 때 상기 제1 및 제2층간절연막의 식각선택비가 유사하면 상기 제1층간절연막 패턴의 제1트랜치(130)가 제2트랜치(150)와 유사한 형상으로 식각되기 때문이다.

도 3f 및 도 3g를 참조하면, 상기 제1트랜치(130)에 의해 노출된 제1실리콘 질화막(115)의 일부를 제거한 후 상기 도전성 패턴(110)과 전기적으로 연결되는 금속배선을 형성하기 위해 상기 제1트랜치(130) 및 제2트랜치(150) 내부와 제2층간절연막 패턴(140)상에 균일한 두께를 갖는 확산방지막(155)을 연속적으로 형성한다. 여기서, 상기 확산 방지막(155)은 티타늄, 텅스텐, 티타늄 나이트라이드, 티타늄-텅스텐 합금, 탄탈륨, 탄탈륨 나이트라이드 등과 같은 물질들로 이루어지고, 화학적 기상 증착 및 스퍼터링 등과 같은 방법으로 형성된다.

그리고, 상기 확산 방지막(155)이 형성된 제1트랜치(130) 및 제2트랜치(150) 내부에 구리금속 물질이 매몰될 수 있도록 증착하여 구리 금속층(160)을 형성한다.

도 3h를 참조하면, 상기 결과물 상에 형성된 상기 구리 금속층(160)은 불균한 두께를 갖기 때문에 상기 제2층간절연막 패턴(140a)이 노출되도록 화학적 기계연마(chemical mechanical polishing; CMP)공정을 수행함으로서 듀얼 다마신 구조를 갖는 구리 금속배선(160a)이 형성된다.

상술한 바와 같이 본 발명에 의하면, 상기와 같은 듀얼 다마신 방법을 적용하여 금속 배선을 형성할 때 제2트렌치를 형성하기 위해 적용되는 제2포토레지스트 패턴이 얇아지거나 리프팅되는 현상을 방지할 수 있다. 그리고, 상기 제1트렌치 내부에 스페이서를 형성함으로서 상기 제2트렌치를 형성할 때 제1콘택홀 내부에 스페이서로 인해 상기 제1트렌치의 개구부가 넓어지는 현상을 방지할 수 있다. 또한 상기 제1층간절연막과 제2층간절연막 사이에 식각저지막이 제거되어 제1 및 제2층간절연막의 유전율이 감소되기 때문에 반도체 장치의 전기적인 특성을 향상시킬 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변시킬 수 있다.

도 1a 내지 도 1f는 종래의 듀얼 다마신 공정이 적용되는 금속배선의 형성 방법을 설명하기 위한 공정 단면도들이다.

도 2는 본 발명의 듀얼 다마신 공정이 적용되는 금속배선의 형성 방법을 나타내기 위한 공정 순서도이다.

도 3a 내지 도 3h는 본 발명의 일 실시예로서 듀얼 다마신 공정을 적용하여 형성되는 금속배선의 형성 방법을 설명하기 위한 공정 단면도들이다.

<도면의 주요 부분에 대한 설명>

100 : 반도체 기판 110 : 도전성 플러그

115 : 제1실리콘 질화막 120 : 제1층간절연막

125 : 제1포토레지스트 패턴 130 : 제1트렌치

135 : 제2실리콘 질화막 138 : 보이드

140 : 제2층간절연막 145 : 제2포토레지스트 패턴

150 : 제2트렌치 155 :확산방지막

160a : 금속배선

Claims (8)

1. (a) 도전성 패턴이 매립되어 있는 기판 상에 제1식각저지막 및 제1층간절연막을 순차적으로 형성하는 단계;

   (b) 상기 도전성 패턴이 형성된 영역에 해당하는 상기 제1식각저지막의 일부를 노출시키는 제1트랜치를 형성하기 위해 상기 제1층간절연막을 패터닝하여 상기 제1트랜치가 형성된 제1층간절연막 패턴을 형성하는 단계;

   (c) 상기 제1층간절연막 패턴 상에 균일한 두께를 갖는 제2식각저지막을 연속적으로 형성하는 단계;

   (d) 상기 제1층간절연막 패턴 상에 형성된 제2식각저지막을 에치백함으로서 상기 제1트랜치 내 측벽에만 존재하는 제2식각저지막 스페이서를 형성하는 단계;

   (e) 상기 제2식각저지막 스페이서를 포함하는 제1트랜치 내에 보이드가 발생되도록 상기 결과물 상에 제1 층간절연막에 대하여 식각선택비가 1: 4이상인 제2층간절연막을 형성하는 단계;

   (f) 상기 제2층간절연막 상에 상기 제2식각저지막 스페이서를 포함하는 제1트랜치 및 제1층간절연막 패턴의 일부분을 노출시키는 제2트랜치를 형성하기 위한 마스크 패턴을 형성하는 단계;

   (g) 상기 마스크 패턴을 식각마스크로 적용하여 상기 마스크 패턴에 의해 노출된 제2층간절연막을 식각함으로서 상기 제1트랜치의 1제 식각저지막 및 상기 제1층간절연막 패턴의 일부분을 노출시키는 제2트랜치를 형성하는 단계;

   (h) 상기 마스크 패턴을 제거하는 단계;

   (i) 상기 제1트랜치에 의해 노출된 제1 식각저지막을 제거하여 도전성 패턴을 노출시키는 단계; 및

   (j) 상기 도전성 패턴과 전기적으로 연결되는 금속배선을 형성하기 위해 상기 제2식각저지막 스페이서를 포함하는 제1트랜치 및 제2트랜치 내부에 금속물질을 매몰시키는 공정을 포함하는 반도체 장치의 금속배선 형성 방법.
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4. 제1항에 있어서, 상기 제1층간절연막과 제2층간절연막은 저 유전율을 갖는 절연물질로 형성되고, SiO₂ ,SiON, 실록산 SOG, 실리케이트 SOG, PSG, PEOX, P-TEOS 및 USG로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 금속배선 형성 방법.
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7. 제1항에 있어서, 상기 (i)단계 전에, 상기 제2식각저지막 스페이서가 형성된 제1트랜치 및 제2트랜치가 형성된 결과물에 균일한 두께를 갖는 확산 방지막을 형성하는 공정을 더 수행하는 것을 특징으로 하는 반도체 장치의 금속배선 형성 방법.
8. 제1항에 있어서, 상기 금속 물질은 구리(CU)인 것을 특징으로 하는 반도체 장치의 금속배선 형성 방법.