KR100590205B1 - 반도체 장치의 배선 구조체 및 그 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 71
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 229910052751 metal Inorganic materials 0.000 claims abstract description 171
- 239000002184 metal Substances 0.000 claims abstract description 171
- 239000010410 layer Substances 0.000 claims abstract description 95
- 239000011229 interlayer Substances 0.000 claims abstract description 72
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims description 58
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 26
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 25
- 239000010936 titanium Substances 0.000 claims description 25
- 229910052719 titanium Inorganic materials 0.000 claims description 25
- 239000000463 material Substances 0.000 claims description 18
- 229910052782 aluminium Inorganic materials 0.000 claims description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 15
- 238000000059 patterning Methods 0.000 claims description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 10
- 239000010949 copper Substances 0.000 claims description 10
- 229910052802 copper Inorganic materials 0.000 claims description 10
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 10
- 239000010937 tungsten Substances 0.000 claims description 10
- 229910052721 tungsten Inorganic materials 0.000 claims description 10
- 239000010941 cobalt Substances 0.000 claims description 9
- 229910017052 cobalt Inorganic materials 0.000 claims description 9
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 238000007521 mechanical polishing technique Methods 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 230000008569 process Effects 0.000 description 33
- 230000005012 migration Effects 0.000 description 15
- 238000013508 migration Methods 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 239000007769 metal material Substances 0.000 description 8
- 230000008018 melting Effects 0.000 description 5
- 238000002844 melting Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
반도체 장치의 배선 구조체 및 그 형성 방법을 제공한다. 이 방법은 반도체기판 상에 차례로 적층된 제 1 하부 금속 패턴 및 캐핑 패턴으로 구성되는 복수개의 하부 패턴들을 형성하고, 하부 패턴들 사이의 공간을 채우는 하부 층간절연막 패턴들을 형성하고, 캐핑 패턴을 제거하여 제 1 하부 금속 패턴을 노출시키는 트렌치를 형성한 후, 트렌치를 채우는 제 2 하부 금속 패턴을 형성하는 단계를 포함한다. 이때, 트렌치는 캐핑 패턴을 선택적으로 제거하는 단계를 통해 형성된다.
Description
도 1 내지 도 4는 종래 기술에 따른 배선 형성 방법을 나타내는 공정단면도들이다.
도 5 내지 도 10은 본 발명의 일 실시예에 따른 배선 형성 방법을 나타내는 공정단면도들이다.
도 11 내지 도 15는 본 발명의 다른 실시예에 따른 배선 형성 방법을 나타내는 공정단면도들이다.
도 16은 본 발명에 따른 배선 구조체를 나타내는 사시도이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 반도체 장치의 배선 및 그 형성 방법에 관한 것이다.
일반적으로, 반도체 장치는 기판 상에 배치되는 복수개의 트랜지스터들을 구비하며, 이들 트랜지스터들을 포함하는 미세 전자 소자들은 배선(interconnection)을 통해 전기적으로 연결된다. 하지만, 상기 반도체 장치의 고집적화에 따라 상기 배선의 선폭은 점점 더 가늘어지고 있다. 이에 따라 상기 배선 형성 공정에는 포토레지스트의 소모(photoresist consumption), 오정렬 마아진(misalignment margin)의 감소, migration에 의한 신뢰성 불량(reliability failure) 등의 기술적 어려움이 나타나고 있다.
도 1 내지 도 4는 종래 기술에 따른 배선 형성 방법을 설명하기 위한 공정 단면도들이다.
도 1을 참조하면, 반도체기판(10) 상에 하부 배선(20)을 형성한다. 상기 하부 배선(20)은 소정의 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각 공정에 의해 형성된다.
한편, 반도체 장치의 고집적화에 따라 상기 하부 배선(20)뿐만이 아니라 상기 포토레지스트 패턴의 선폭도 함께 감소한다. 이때, 안정된 식각 공정을 위해, 상기 포토레지스트 패턴의 높이도 낮아지는 추세이며, 이러한 높이의 감소 추세는 상기 하부 배선 형성을 위한 식각 공정에서 상기 포토레지스트가 제거되는 현상, 즉 상술한 포토레지스트의 소모를 유발한다. 식각 마스크로서 사용되는 상기 포토레지스트가 제거될 경우, 식각된 결과물의 식각 프로파일은 불량해지기 때문에, 이를 예방하기 위해, 도시된 것처럼, 상기 하부 배선(20) 형성을 위한 식각 공정은 통상적으로 하드 마스크(30)를 식각 마스크로 사용한다.
상기 하부 배선(20) 및 상기 하드 마스크(30)가 형성된 결과물은 층간절연막(40)에 의해 덮여진다. 상기 층간절연막(40)은 통상적으로 화학 기상 증착 실리콘 산화막(CVD silicon oxide, chemical vapor deposition silicon oxide) 으로 형성된다. 이에 따라, 상기 층간절연막(40)의 상부면은 도시된 것처럼 불균일할 수 있다. 불균일에 따른 후속 공정의 어려움을 제거하기 위해, 상기 층간절연막(40)은 화학-기계적 연마(chemical mechanical polishing, CMP)와 같은 평탄화 식각에 의해 식각되어, 평탄화된 층간절연막(40')을 형성한다(도 2 참조). 상기 평탄화 식각은 통상적으로 상기 하드 마스크(30)의 상부면이 노출되지 않도록 실시한다.
이후, 상기 평탄화된 층간절연막(40') 및 상기 하드 마스크(30)를 패터닝하여, 층간절연막 패턴(45) 및 하드 마스크 패턴(35)을 형성한다(도 3 참조). 상기 층간절연막 패턴(45) 및 상기 하드 마스크 패턴(35)은 상기 하부 배선(20)의 소정영역을 노출시키는 비아홀들(50)을 형성한다. 하지만, 상기 하부 배선(20)의 선폭이 감소함에 따라, 상기 비아홀(50) 형성을 위한 패터닝 공정의 오정렬 마아진이 감소한다. 그 결과, 상기 비아홀(50) 형성 공정에서의 기술적 어려움이 증가하고 있다. 이어서, 상기 비아홀들(50)을 채우는 비아 플러그들(60)을 형성한 후, 상기 비아 플러그들(60)을 연결하는 상부 배선(70)을 형성한다(도 4 참조).
한편, 반도체 장치의 고속화를 위해, 상기 배선은 통상적으로 알루미늄으로 형성된다. 하지만, 상기 알루미늄 배선은 EM(electro migration) 또는 SM(stress migration)과 같은 Migration에 의한 신뢰성 불량의 문제에 취약하다.
본 발명이 이루고자 하는 기술적 과제는 비아홀 형성 공정에서 오정렬 마아진 감소에 따른 기술적 어려움을 극복할 수 있는 배선 형성 방법을 제공하는 데 있 다.
본 발명이 이루고자 하는 다른 기술적 과제는 migration에 의한 신뢰성 불량의 문제를 줄일 수 있는 배선 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 migration을 예방할 수 있으면서 낮은 비저항을 갖는 반도체 장치의 배선 구조체를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 선택적 식각 특성을 이용하여 하부 금속 패턴을 형성하는 단계를 포함하는 반도체 장치의 배선 형성 방법을 제공한다. 이 방법은 반도체기판 상에 차례로 적층된 제 1 하부 금속 패턴 및 캐핑 패턴으로 구성되는 복수개의 하부 패턴들을 형성하고, 상기 하부 패턴들 사이의 공간을 채우는 하부 층간절연막 패턴들을 형성하고, 상기 캐핑 패턴을 제거하여 상기 제 1 하부 금속 패턴을 노출시키는 트렌치를 형성한 후, 상기 트렌치를 채우는 제 2 하부 금속 패턴을 형성하는 단계를 포함한다.
바람직하게는, 상기 하부 패턴들을 형성하는 단계에서, 상기 캐핑 패턴은 상기 제 1 하부 금속 패턴을 형성하기 위한 식각 마스크로 사용된다. 더 상세하게는, 상기 하부 패턴들을 형성하는 단계는 상기 반도체기판 상에 제 1 하부 금속막 및 캐핑막을 차례로 형성하고, 상기 캐핑막을 패터닝하여 상기 캐핑 패턴을 형성한 후, 상기 캐핑 패턴을 식각 마스크로 사용하여 상기 제 1 하부 금속막을 이방성 식각하는 단계를 포함할 수 있다.
상기 제 1 하부 금속 패턴은 알루미늄, 티타늄 및 티타늄 질화막 중에서 선 택된 적어도 하나로 형성하고, 상기 제 2 하부 금속 패턴은 텅스텐, 코발트, 티타늄, 티타늄 질화막 및 구리 중에서 선택된 적어도 하나로 형성할 수 있다. 또한, 상기 캐핑 패턴은 소정의 식각 레서피에서 상기 하부 절연막 패턴보다 적어도 10배의 빠른 식각 속도를 갖는 물질인 것이 바람직하다. 예를 들면, 상기 캐핑 패턴은 실리콘 질화막, 실리콘 산화 질화막 및 실리콘 산화막 중에서 선택된 적어도 한가지 물질로 형성될 수 있다.
상기 하부 층간절연막 패턴을 형성하는 단계는 상기 하부 패턴들이 형성된 결과물 상에 하부 층간절연막을 형성한 후, 상기 캐핑 패턴의 상부면이 노출되도록 상기 하부 층간절연막을 평탄화 식각하는 단계를 포함한다. 또한, 상기 트렌치를 형성하는 단계는 상기 캐핑 패턴을 선택적으로 제거하는 단계를 포함한다. 이때, 상기 캐핑 패턴을 선택적으로 제거하는 단계는 습식 식각을 포함하는 등방성 식각의 방법으로 실시하는 것이 바람직하다.
상기 제 2 하부 금속 패턴을 형성하는 단계는 상기 트렌치가 형성된 결과물 상에 제 2 하부 금속막을 형성한 후, 상기 하부 층간절연막 패턴이 노출될 때까지 화학-기계적 연마 기술을 사용하여 상기 제 2 하부 금속막을 식각하는 단계를 포함할 수 있다. 이에 더하여, 상기 제 2 하부 금속 패턴을 형성한 후, 상기 제 2 하부 금속 패턴을 노출시키는 비아홀들을 갖는 상부 층간절연막 패턴, 상기 비아홀들을 채우는 비아 플러그 및 상기 상부 층간절연막 패턴 상에 배치되어 상기 비아 플러그들을 연결하는 상부 금속 패턴들을 더 형성할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 migration이 발생하지 않는 금속 물질을 더 구비하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법을 제공한다. 이 방법은 반도체기판 상에 차례로 적층된 제 1 하부 금속 패턴 및 제 2 하부 금속 패턴으로 구성되는 복수개의 하부 금속 패턴들을 형성하고, 상기 하부 금속 패턴들이 형성된 결과물 상에 층간절연막을 형성하고, 상기 층간절연막을 관통하는 비아 플러그를 형성한 후, 상기 비아 플러그를 통해 상기 하부 금속 패턴의 상부면에 연결되는 상부 금속 패턴을 형성하는 단계를 포함한다. 이때, 상기 제 2 하부 금속 패턴은 상기 제 1 하부 금속 패턴과 동일하거나 더 넓은 선폭을 갖는다.
이때, 상기 제 1 하부 금속 패턴은 알루미늄, 티타늄 및 티타늄 질화막 중에서 선택된 적어도 한가지 물질일 수 있고, 상기 제 2 하부 금속 패턴은 텅스텐, 코발트, 티타늄, 티타늄 질화막 및 구리 중에서 선택된 적어도 한가지 물질일 수 있다.
또한, 상기 비아 플러그를 형성하는 단계는 상기 층간절연막을 평탄화 식각하고, 상기 평탄화된 층간절연막을 패터닝하여 상기 제 2 하부 금속 패턴의 상부면을 노출시키는 비아홀을 형성하고, 상기 비아홀을 채우는 플러그 도전막을 형성한 후, 상기 평탄화된 층간절연막이 노출될 때까지 상기 플러그 도전막을 평탄화 식각하는 단계를 포함한다. 이때, 상기 층간절연막을 평탄화 식각하는 단계는 상기 제 2 하부 금속 패턴의 상부면이 노출되지 않도록 실시하는 것이 바람직하다.
상기 또다른 기술적 과제를 달성하기 위하여, 본 발명은 migration을 예방할 수 있는 금속 물질을 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조체를 제공한다. 이 구조체는 반도체기판 상에 배치되는 복수개의 하부 금속 패턴들, 상기 하부 금속 패턴들의 상부를 가로지르는 상부 금속 패턴 및 상기 상부 금속 패턴과 상기 하부 금속 패턴들을 연결하는 비아 플러그들을 포함한다. 이때, 상기 하부 금속 패턴들은 차례로 적층된 제 1 하부 금속 패턴 및 제 2 하부 금속 패턴으로 구성되고, 대칭적인 단면을 갖는 것을 특징으로 한다.
이때, 상기 하부 금속 패턴들은 상기 반도체기판 전체에서 대칭적인 단면을 가질 수도 있다. 바람직하게는, 상기 제 1 하부 금속 패턴은 알루미늄, 티타늄 및 티타늄 질화막 중에서 선택된 적어도 한가지 물질이고, 상기 제 2 하부 금속 패턴은 텅스텐, 코발트, 티타늄, 티타늄 질화막 및 구리 중에서 선택된 적어도 한가지 물질이다.
또한, 상기 하부 금속 패턴들 사이에는 하부 층간절연막 패턴이 더 배치될 수 있다. 이때, 상기 하부 층간절연막 패턴은 상기 하부 금속 패턴들과 동일한 높이의 상부면을 갖는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거 나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 5 내지 도 10은 본 발명의 일 실시예에 따른 반도체 장치의 배선 형성 방법을 설명하기 위한 공정 단면도들이다.
도 5를 참조하면, 반도체기판(100) 상에 복수개의 하부 패턴들을 형성한 후, 그 결과물 상에 하부 층간절연막(160)을 형성한다. 상기 하부 패턴은 차례로 적층된 제 1 하부 금속 패턴(120) 및 캐핑 패턴(145)으로 구성된다. 상기 제 1 하부 금속 패턴(120)은 차례로 적층된 알루미늄 패턴(121), 티타늄 패턴(122) 및 티타늄 질화막 패턴(123)으로 구성될 수 있다.
상기 하부 패턴을 형성하는 단계는 상기 반도체기판(100) 상에 제 1 하부 금속막 및 캐핑막을 차례로 형성한 후, 상기 캐핑막을 패터닝하여 상기 캐핑 패턴(145)을 형성하는 단계를 포함한다. 이어서, 상기 캐핑 패턴(145)을 식각 마스크로 사용하여 상기 제 1 하부 금속막을 패터닝함으로써, 상기 제 1 하부 금속 패턴(120)을 형성한다. 이에 따라, 종래 기술에서 지적한, 포토레지스트 소모에 따른 식각 프로파일 불량은 예방될 수 있다. 또한, 상기 캐핑 패턴(145)을 식각 마스크로 사용하기 때문에, 상기 캐핑 패턴(145)의 모양은 상기 제 1 하부 금속 패턴(120)으로 전사된다. 그 결과, 상기 제 1 하부 금속 패턴(120)과 상기 캐핑 패턴(145)은 동일한 선폭을 갖는다.
상기 제 1 하부 금속막은 알루미늄막, 티타늄 및 티타늄 질화막 중에서 선택된 적어도 하나로 형성될 수 있다. 바람직하게는, 상기 제 1 하부 금속막은 차례로 적층된 알루미늄막, 티타늄막 및 티타늄 질화막으로 구성된다. 그 결과로 형성되 는, 상기 티타늄 질화막 패턴(123)은 상기 제 1 하부 금속 패턴(120) 형성을 위한 사진 공정에서 난반사(scattered reflection)가 발생하는 것을 예방하기 위한 반사 방지막으로 사용될 수 있다. 또한, 상기 티타늄 패턴(122)은 상기 티타늄 질화막이 상기 알루미늄막과 반응함으로써 유발되는 접촉 저항의 증가를 예방하기 위한 확산 방지막으로 사용될 수 있다. 이러한 측면에서, 상기 티타늄 질화막 및 상기 티타늄막은 상기 반사 방지막 및 확산 방지막으로서의 기능을 수행할 수 있다면, 다른 종류의 물질이 사용될 수도 있다. 본 발명에 따르면, 상기 알루미늄은 2000 내지 6000Å의 두께로 형성하고, 상기 티타늄막은 50 내지 300Å의 두께로 형성하고, 상기 티타늄 질화막은 100 내지 800Å의 두께로 형성한다.
상기 하부 층간절연막(160)은 실리콘 산화막을 포함하는 절연성 물질로 형성하는 것이 바람직하다. 상기 캐핑막은 상기 제 1 하부 금속막 및 상기 하부 층간절연막(160)에 대해 식각 선택성을 갖는 절연성 물질로 형성하는 것이 바람직하다. 즉, 상기 캐핑막은 소정의 식각 레서피에서 상기 제 1 하부 금속막 및 상기 하부 층간절연막(160)의 식각없이, 선택적으로 제거될 수 있는 절연성 물질인 것이 바람직하다. 본 발명의 실시예에 따르면, 상기 캐핑막은 실리콘 질화막으로 형성된다.
한편, 상기 하부 층간절연막(160)은 증착 공정을 통해 형성되기 때문에, 상기 하부 패턴들에 의한 지세(topography)는 상기 하부 층간절연막(160)으로 전사된다. 이에 따라, 상기 하부 층간절연막(160)의 상부면은, 도시된 것처럼, 울퉁불퉁해진다.
도 6을 참조하면, 상기 캐핑 패턴(145)이 노출될 때까지, 상기 하부 층간절 연막(160)을 식각한다. 이에 따라, 상기 하부 패턴들 사이에는 평탄한 상부면을 갖는 하부 층간절연막 패턴(165)이 형성된다. 상기 하부 층간절연막 패턴(165)을 형성하기 위한 식각 공정은 화학-기계적 연마(chemical-mechanical polishing, CMP) 기술을 사용하여 실시하는 것이 바람직하다. 이에 따라, 상기 하부 층간절연막 패턴(165)의 상부면은 상기 캐핑 패턴들(145)의 상부면과 같은 높이가 된다.
한편, 종래 기술과는 달리, 상기 하부 층간절연막 패턴(120) 형성을 위한 식각 공정은 상기 캐핑 패턴(145)이 노출되도록 실시한다. 이에 따라, 아래에서 상세하게 설명될 것처럼, 상기 제 1 하부 금속 패턴(120)을 노출시키기 위한 식각 공정은 사진 공정없이 식각 선택성을 이용하여 수행될 수 있다.
도 7을 참조하면, 상기 노출된 캐핑 패턴들(145)을 제거하여, 상기 제 1 하부 금속 패턴(120)의 상부면이 노출시킨다. 이에 따라, 상기 하부 층간절연막 패턴들(165) 사이에서 상기 제 1 하부 금속 패턴(120)의 상부면을 노출시키는 트렌치들(155)을 형성한다.
상기 캐핑 패턴들(145)은 등방성 식각, 바람직하게는 습식 식각의 방법으로 제거되는 것이 바람직하다. 이에 따라, 상기 트렌치(155)의 내벽을 구성하는 상기 하부 층간절연막 패턴(165) 및 상기 제 1 하부 금속 패턴(120)은 플라즈마에 의한 식각 손상으로부터 보호될 수 있다.
이때, 상기 캐핑 패턴들(145)을 제거하는 단계는 사진 공정을 통해 추가적으로 형성된 식각 마스크를 이용하는 것이 아니라, 상기 캐핑 패턴(145)과 상기 하부 층간절연막 패턴(165) 사이의 선택적 식각 특성을 이용한다. 이에 따라, 상기 사진 공정에서의 오정렬에 의해 유발될 수도 있는, 비대칭성과 관련된 제품 불량은 최소화된다. 즉, 상기 트렌치(155)는 상기 제 1 하부 금속 패턴(120)에 자기 정렬된다.
도 8을 참조하면, 상기 트렌치(155)가 형성된 결과물 전면에, 제 2 하부 금속막을 형성한다. 상기 제 2 하부 금속막은 고융점 또는 낮은 비저항을 갖는 금속 물질들 중의 한가지를 사용한다. 예를 들면, 상기 제 2 하부 금속막은 텅스텐, 코발트, 티타늄, 티타늄 질화막 및 구리 중의 적어도 한가지를 포함할 수 있다. 또한, 상기 제 2 하부 금속막을 형성하는 단계는 화학 기상 증착, 물리 기상 증착 또는 전기 도금 방법이 사용될 수 있다.
이어서, 상기 하부 층간절연막 패턴(165)이 노출될 때까지, 상기 2 하부 금속막을 평탄화 식각한다. 이에 따라, 상기 트렌치(155)를 채우는 제 2 하부 금속 패턴(130)이 형성된다. 결과적으로 상기 제 2 하부 금속 패턴(130)은 상기 캐핑 패턴(145)이 제거된 공간, 즉 상기 트렌치(155)를 채우게 된다.
상기 제 1 하부 금속 패턴(120) 및 상기 제 2 하부 금속 패턴(130)은 하부 금속 패턴(135)을 구성한다. 이때, 상기 제 2 하부 금속 패턴(130)은 migration이 발생하지 않는 물질로 형성하는 것이 바람직하다. 이 경우, migration에 의한 상기 제 1 하부 금속 패턴(120)의 단선을 예방할 수 있다. 또한, 상술한 것처럼, 고융점 또는 낮은 비저항을 갖는 물질로 상기 제 2 하부 금속 패턴(130)을 형성하는 경우, 보다 고온에 대한 내성을 가지면서 보다 고속화된 배선 구조체를 형성할 수 있다.
도 9를 참조하면, 상기 제 2 하부 금속 패턴(130)이 형성된 결과물의 전면을 덮는 상부 층간절연막(170)을 형성한다. 상기 상부 층간절연막(170)을 패터닝하여, 상기 제 2 하부 금속 패턴(130)의 상부면을 노출시키는 비아홀들(175)을 형성한다.
상기 상부 층간절연막(170)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막, 실리콘 카바이드 및 SOG 물질 중에서 선택된 적어도 한가지로 형성할 수 있다. 특히, 상기 비아홀(175) 형성을 위한 패터닝 공정에서 상기 하부 층간절연막 패턴(165)의 식각 손상을 방지하기 위해, 상기 상부 층간절연막(170)은 상기 하부 층간절연막 패턴(165)에 대해 식각 선택성을 갖는 절연막을 포함할 수도 있다. 이 경우, 이 식각 방지막(etch stop layer)은 상기 상부 층간절연막(170)의 최하층을 구성하여, 상기 하부 층간절연막 패턴(165)의 상부면에 접하는 것이 바람직하다.
상기 비아홀(175)을 형성하기 위한 식각 공정은 소정의 사진 공정을 통해 형성된 포토레지스트 패턴을 이용할 수 있으며, 통상적으로 이방성 식각 기술을 사용한다. 이때, 상기 하부 금속 패턴(135)은 상기 제 2 하부 금속 패턴(130)의 높이만큼 높아지기 때문에, 상기 비아홀(175) 형성을 위한 식각 공정은 과도 식각(over etch)를 위한 마아진을 갖는다. 이러한 과도 식각을 위한 마아진의 증가에 의해, 상기 비아홀(175) 형성 공정에서의 오정렬 마아진 역시 증가한다. 그 결과, 도시한 것처럼, 상기 비아홀(175)을 폭은 상기 제 2 하부 금속 패턴(130)의 선폭보다 넓을 수도 있다.
도 10을 참조하면, 상기 비아홀들(175)을 채우는 비아 플러그들(180)을 형성한 후, 상기 비아 플러그들(180)을 연결하는 상부 금속 패턴들(190)을 형성한다.
상기 비아 플러그들(180)을 형성하는 단계는 상기 비아홀들(175)이 형성된 결과물의 전면을 덮는 플러그 도전막을 형성한 후, 상기 상부 층간절연막(170)의 상부면이 노출될 때까지 상기 플러그 도전막을 평탄화 식각하는 단계를 포함한다. 상기 평탄화 식각 공정은 화학-기계적 연마 기술을 사용하여 실시하는 것이 바람직하다. 또한, 상기 플러그 도전막은 텅스텐, 티타늄, 티타늄 질화막 및 구리 중에서 선택된 적어도 한가지로 형성한다.
상기 상부 금속 패턴들(190)은 상기 비아 플러그들(180)을 통해 상기 하부 금속 패턴(135)을 전기적으로 연결한다. 또는, 상기 비아 플러그들(180)은 상기 상부 금속 패턴(190)과 동일한 물질로 형성될 수도 있다. 이를 위해서는, 상기 평탄화 식각 공정없이, 상기 플러그 도전막을 패터닝하여 상기 상부 금속 패턴을 형성하는 와이어링 공정(wiring process)이 사용될 수 있다.
도 11 내지 도 15는 본 발명의 다른 실시예에 따른 배선 형성 방법을 나타내는 공정단면도들이다. 이 실시예에서, 상기 제 2 하부 금속 패턴(130)은 상기 캐핑 패턴(145)과 상기 하부 층간절연막 패턴(165) 사이의 선택적 식각 특성을 이용하여 형성되는 것이 아니라, 패터닝 공정을 사용하여 형성된다. 논의의 단순화를 위해, 앞선 실시예와 중복되는 내용은 이 실시예에 대한 아래의 설명에서 생략한다.
도 11 및 도 12를 참조하면, 반도체기판(100) 상에 제 1 하부 금속막(110), 제 2 하부 금속막(115) 및 캐핑막(118)을 차례로 형성한다. 상기 제 1 하부 금속막(110)은 차례로 적층된 알루미늄막(111), 티타늄막(112) 및 티타늄 질화막(113)인 것이 바람직하다. 도 5에서 설명한 것처럼, 상기 티타늄막(112) 및 상기 티타늄 질화막(113)은 반사 방지막 및 확산 방지막의 기능을 충족시킬 수 있는 또다른 금속막들로 대체될 수 있다.
이어서, 상기 캐핑막(118)을 패터닝하여 하부 금속 패턴(135)을 정의하기 위한 캐핑 패턴을 형성한다. 상기 캐핑 패턴을 식각 마스크로 사용하여 상기 제 2 하부 금속막(115) 및 상기 제 1 하부 금속막(110)을 차례로 식각함으로써, 하부 금속 패턴(135)을 형성한다. 상기 하부 금속 패턴(135)은 차례로 적층된 상기 제 1 하부 금속 패턴(120) 및 상기 제 2 하부 금속 패턴(130)으로 구성된다. 상기 캐핑 패턴은, 도 12에 도시된 것처럼, 상기 하부 금속 패턴(135) 형성을 위한 식각 공정 또는 추가적인 식각 공정에서 제거될 수도 있다. 이후, 상기 하부 금속 패턴(135)이 형성된 결과물의 전면에 층간절연막(162)을 증착한다.
이때, 상기 제 2 하부 금속막(115)은 고융점 또는 낮은 비저항을 갖는 금속 물질들 중의 한가지, 예를 들면, 텅스텐, 코발트, 티타늄, 티타늄 질화막 및 구리 중의 적어도 한가지를 사용할 수 있다. 또한, 상기 제 2 하부 금속막(115)을 형성하는 단계는 화학 기상 증착, 물리 기상 증착 또는 전기 도금 방법이 사용될 수 있다. 이에 더하여, 상기 제 2 하부 금속막(115)은 migration이 발생하지 않는 금속 물질로 형성하는 것이 바람직하다. 이 경우, migration에 의한 상기 제 1 하부 금속 패턴(120)의 단선을 예방할 수 있다.
도 13를 참조하면, 상기 층간절연막(162)을 평탄화 식각하여 평탄화된 층간절연막(162')을 형성한다. 상기 평탄화 식각은 화학-기계적 연마 기술을 사용할 수 있다. 한편, 이 실시예에 따르면, 상기 평탄화된 층간절연막(162')에 도 9에서 설명한 상기 비아홀(175)이 형성되기 때문에, 상기 평탄화된 층간절연막(162')의 상부면은 상기 제 2 하부 금속 패턴(130)의 상부면보다 높은 것이 바람직하다. 즉, 상기 평탄화 식각 공정은 상기 제 2 하부 금속 패턴(130)의 상부면이 노출되지 않도록 실시하는 것이 바람직하다.
도 14 및 15를 참조하면, 상기 평탄화된 층간절연막(162')을 패터닝하여 상기 제 2 하부 금속 패턴(130)의 상부면을 노출시키는 비아홀들(175)을 구비하는 층간절연막 패턴(167)을 형성한다. 상기 비아홀(175) 형성을 위한 패터닝 공정은 소정의 사진 단계 및 이방성 식각 단계를 포함한다.
이후, 상기 비아홀들(175)을 채우는 비아 플러그들(180) 및 상기 비아 플러그들(180)을 연결하는 상부 금속 패턴(190)을 형성한다. 앞선 실시예에 대한 설명은 이 과정에도 동일하게 적용될 수 있으므로, 추가적인 설명은 생략한다.
도 16은 본 발명에 따른 배선 구조체를 나타내는 사시도이다.
도 16을 참조하면, 본 발명에 따른 배선 구조체는 반도체기판(100) 상에 배치되는 복수개의 하부 금속 패턴들(135)을 포함한다. 상기 하부 금속 패턴들(135)의 상부에는 상부 금속 패턴(190)이 배치된다. 상기 상부 금속 패턴(190)은 소정의 비아 플러그들(180)을 통해 상기 하부 금속 패턴(135)에 전기적으로 연결된다.
이때, 상기 하부 금속 패턴(135)은 차례로 적층된 제 1 하부 금속 패턴(120) 및 제 2 하부 금속 패턴(130)으로 구성된다. 상기 제 1 하부 금속 패턴(120)은 알루미늄, 티타늄 및 티타늄 질화막 중에서 선택된 적어도 한가지 물질로 형성된다.
상기 제 2 하부 금속 패턴(130)은 상기 제 1 하부 금속 패턴(120)과 동일하거나 더 넓은 선폭을 갖는다. 상기 제 2 하부 금속 패턴(130)이 상기 제 1 하부 금속 패턴(120)의 선폭보다 넓은 경우, 상기 제 2 하부 금속 패턴(130)의 돌출되는 폭은 양쪽에서 동일하다. 즉, 상기 하부 금속 패턴(135)은 좌우 대칭적 단면을 갖는다. 단면의 이러한 대칭성은 반도체 장치의 전체 영역에서 발견될 수 있다.
상기 제 2 하부 금속 패턴(130)은 고융점 또는 낮은 비저항을 갖는 금속 물질들 중의 한가지, 예를 들면, 텅스텐, 코발트, 티타늄, 티타늄 질화막 및 구리 중의 적어도 한가지로 형성될 수 있다. 이에 따라, 상기 하부 금속 패턴(135)은 고온에 대한 내성을 가지면서 더욱 고속화된 특성을 갖는다.
이에 더하여, 상기 제 2 하부 금속막(115)은 migration이 발생하지 않는 금속 물질로 형성하는 것이 바람직하다. 이 경우, migration에 의한 상기 제 1 하부 금속 패턴(120)의 단선 등을 예방할 수 있다.
비록 본 발명에 따른 배선 구조체를 보다 분명하게 보여주기 위해 도시하지는 않았지만, 상기 배선들을 지탱(support)하면서 이들을 절연시키는 층간절연막이 상기 하부 금속 패턴들(135), 상기 상부 금속 패턴들(190) 및 상기 비아 플러그들(180) 사이에 개재된다(도 10의 165 및 170, 그리고 도 15의 167 참조)
본 발명에 따르면, 제 1 및 제 2 하부 금속 패턴이 차례로 적층된 다층 구조의 하부 금속 패턴을 형성한다. 이때, 상기 제 2 하부 금속 패턴은 migration이 발생하지 않거나, 고융점을 갖거나, 낮은 비저항을 갖는 금속 물질로 형성할 수 있다. 이에 따라, 상기 제 1 하부 금속 패턴의 단선에 따른 제품 불량을 예방하면서, 고온에 대한 내성을 가지면서 더욱 고속화된 반도체 제품을 제조할 수 있다.
또한, 상기 제 2 하부 금속 패턴은 사진 단계를 포함하는 패터닝 공정이 아 니라 선택적 식각 특성을 이용하여 형성될 수 있다. 이에 따라, 상기 제 2 하부 금속 패턴은 상기 제 1 하부 금속 패턴에 대해 자기정렬적으로 형성되어, 고집적화에 따른 사진 공정에서의 마아진 감소를 보완할 수 있다. 그 결과, 본 발명은 더욱 고집화된 반도체 장치를 제조하는데 이용될 수 있다.
Claims (19)
- 반도체기판 상에 차례로 적층된 제 1 하부 금속 패턴 및 캐핑 패턴으로 구성되는 복수개의 하부 패턴들을 형성하는 단계;상기 하부 패턴들 사이의 공간을 채우는 하부 층간절연막 패턴들을 형성하는 단계;상기 캐핑 패턴을 제거하여, 상기 제 1 하부 금속 패턴을 노출시키는 트렌치를 형성하는 단계; 및상기 트렌치를 채우는 제 2 하부 금속 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
- 제 1 항에 있어서,상기 하부 패턴들을 형성하는 단계에서, 상기 캐핑 패턴은 상기 제 1 하부 금속 패턴을 형성하기 위한 식각 마스크로 사용되는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
- 제 2 항에 있어서,상기 하부 패턴들을 형성하는 단계는상기 반도체기판 상에 제 1 하부 금속막 및 캐핑막을 차례로 형성하는 단계;상기 캐핑막을 패터닝하여, 상기 캐핑 패턴을 형성하는 단계; 및상기 캐핑 패턴을 식각 마스크로 사용하여 상기 제 1 하부 금속막을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
- 제 1 항에 있어서,상기 제 1 하부 금속 패턴은 알루미늄, 티타늄 및 티타늄 질화막 중에서 선택된 적어도 하나로 형성하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
- 제 1 항에 있어서,상기 제 2 하부 금속 패턴은 텅스텐, 코발트, 티타늄, 티타늄 질화막 및 구리 중에서 선택된 적어도 하나로 형성하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
- 제 1 항에 있어서,상기 캐핑 패턴은 소정의 식각 레서피에서 상기 하부 절연막 패턴보다 적어도 10배의 빠른 식각 속도를 갖는 물질로 형성하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
- 제 1 항에 있어서,상기 캐핑 패턴은 실리콘 질화막, 실리콘 산화 질화막 및 실리콘 산화막 중에서 선택된 적어도 한가지 물질로 형성하는 것을 특징으로 하는 반도체 장치의 배 선 형성 방법.
- 제 1 항에 있어서,상기 하부 층간절연막 패턴을 형성하는 단계는상기 하부 패턴들이 형성된 결과물 상에, 하부 층간절연막을 형성하는 단계; 및상기 캐핑 패턴의 상부면이 노출되도록, 상기 하부 층간절연막을 평탄화 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
- 제 1 항에 있어서,상기 트렌치를 형성하는 단계는 상기 캐핑 패턴을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
- 제 9 항에 있어서,상기 캐핑 패턴을 선택적으로 제거하는 단계는 습식 식각을 포함하는 등방성 식각의 방법으로 실시하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
- 제 1 항에 있어서,상기 제 2 하부 금속 패턴을 형성하는 단계는상기 트렌치가 형성된 결과물 상에, 제 2 하부 금속막을 형성하는 단계; 및상기 하부 층간절연막 패턴이 노출될 때까지, 화학-기계적 연마 기술을 사용하여 상기 제 2 하부 금속막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
- 제 1 항에 있어서,상기 제 2 하부 금속 패턴을 형성한 후,상기 제 2 하부 금속 패턴을 노출시키는 비아홀들을 갖는 상부 층간절연막 패턴을 형성하는 단계;상기 비아홀들을 채우는 비아 플러그를 형성하는 단계; 및상기 상부 층간절연막 패턴 상에 배치되어, 상기 비아 플러그들을 연결하는 상부 금속 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
- 반도체기판 상에 차례로 적층된 제 1 하부 금속 패턴 및 제 2 하부 금속 패턴으로 구성되는 복수개의 하부 금속 패턴들을 형성하는 단계;상기 하부 금속 패턴들이 형성된 결과물 상에 층간절연막을 형성하는 단계;상기 층간절연막을 관통하는 비아 플러그를 형성하는 단계; 및상기 비아 플러그를 통해 상기 하부 금속 패턴의 상부면에 연결되는 상부 금속 패턴을 형성하는 단계를 포함하되,상기 제 2 하부 금속 패턴은 상기 제 1 하부 금속 패턴과 동일하거나 더 넓 은 선폭을 갖는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
- 제 13 항에 있어서,상기 제 1 하부 금속 패턴은 알루미늄, 티타늄 및 티타늄 질화막 중에서 선택된 적어도 한가지 물질이고,상기 제 2 하부 금속 패턴은 텅스텐, 코발트, 티타늄, 티타늄 질화막 및 구리 중에서 선택된 적어도 한가지 물질인 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
- 제 13 항에 있어서,상기 비아 플러그를 형성하는 단계는상기 층간절연막을 평탄화 식각하는 단계;상기 평탄화된 층간절연막을 패터닝하여 상기 제 2 하부 금속 패턴의 상부면을 노출시키는 비아홀을 형성하는 단계;상기 비아홀을 채우는 플러그 도전막을 형성하는 단계; 및상기 평탄화된 층간절연막이 노출될 때까지, 상기 플러그 도전막을 평탄화 식각하는 단계를 포함하되,상기 층간절연막을 평탄화 식각하는 단계는 상기 제 2 하부 금속 패턴의 상부면이 노출되지 않도록 실시하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
- 반도체기판 상에 배치되는, 제 1 하부 금속 패턴 및 제 2 하부 금속 패턴이 차례로 적층된, 복수개의 하부 금속 패턴들;상기 하부 금속 패턴들의 상부를 가로지르는 상부 금속 패턴; 및상기 상부 금속 패턴과 상기 하부 금속 패턴들을 연결하는 비아 플러그들을 포함하되,상기 하부 금속 패턴들은 대칭적인 단면을 갖는 것을 특징으로 하는 반도체 장치의 배선 구조체.
- 제 16 항에 있어서,상기 하부 금속 패턴들은 상기 반도체기판 전체에서 대칭적인 단면을 갖는 것을 특징으로 하는 반도체 장치의 배선 구조체.
- 제 16 항에 있어서,상기 제 1 하부 금속 패턴은 알루미늄, 티타늄 및 티타늄 질화막 중에서 선택된 적어도 한가지 물질이고,상기 제 2 하부 금속 패턴은 텅스텐, 코발트, 티타늄, 티타늄 질화막 및 구리 중에서 선택된 적어도 한가지 물질인 것을 특징으로 하는 반도체 장치의 배선 구조체.
- 제 16 항에 있어서,상기 하부 금속 패턴들 사이에 배치되는 하부 층간절연막 패턴을 더 구비하되, 상기 하부 층간절연막 패턴은 상기 하부 금속 패턴들과 동일한 높이의 상부면을 갖는 것을 특징으로 하는 반도체 장치의 배선 구조체.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040002003A KR100590205B1 (ko) | 2004-01-12 | 2004-01-12 | 반도체 장치의 배선 구조체 및 그 형성 방법 |
| US11/032,895 US20050151260A1 (en) | 2004-01-12 | 2005-01-10 | Interconnection structure for a semiconductor device and a method of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040002003A KR100590205B1 (ko) | 2004-01-12 | 2004-01-12 | 반도체 장치의 배선 구조체 및 그 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050073890A KR20050073890A (ko) | 2005-07-18 |
| KR100590205B1 true KR100590205B1 (ko) | 2006-06-15 |
Family
ID=34738037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040002003A KR100590205B1 (ko) | 2004-01-12 | 2004-01-12 | 반도체 장치의 배선 구조체 및 그 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20050151260A1 (ko) |
| KR (1) | KR100590205B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100763697B1 (ko) * | 2006-09-01 | 2007-10-04 | 동부일렉트로닉스 주식회사 | Ｖｉａ ｍｉｍ 공정에서 텅스텐 스터드 레지듀 방지방법 |
| FR2910706B1 (fr) * | 2006-12-21 | 2009-03-20 | Commissariat Energie Atomique | Element d'interconnexion a base de nanotubes de carbone |
| CN106449581A (zh) * | 2015-08-04 | 2017-02-22 | 三垦电气株式会社 | 半导体装置 |
| CN112368822B (zh) * | 2018-06-27 | 2023-09-22 | 东京毅力科创株式会社 | 利用选择性双层电介质再生的全自对准过孔 |
| CN114188302B (zh) * | 2020-02-04 | 2022-12-13 | 联芯集成电路制造(厦门)有限公司 | 具有金属间介电图案的半导体元件及其制作方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5300813A (en) * | 1992-02-26 | 1994-04-05 | International Business Machines Corporation | Refractory metal capped low resistivity metal conductor lines and vias |
| JP3297220B2 (ja) * | 1993-10-29 | 2002-07-02 | 株式会社東芝 | 半導体装置の製造方法および半導体装置 |
| JP3304754B2 (ja) * | 1996-04-11 | 2002-07-22 | 三菱電機株式会社 | 集積回路の多段埋め込み配線構造 |
| US6133142A (en) * | 1997-12-18 | 2000-10-17 | Advanced Micro Devices, Inc. | Lower metal feature profile with overhanging ARC layer to improve robustness of borderless vias |
| US6054389A (en) * | 1997-12-29 | 2000-04-25 | Vanguard International Semiconductor Corporation | Method of forming metal conducting pillars |
| US6214728B1 (en) * | 1998-11-20 | 2001-04-10 | Chartered Semiconductor Manufacturing, Ltd. | Method to encapsulate copper plug for interconnect metallization |
| JP3353727B2 (ja) * | 1998-12-21 | 2002-12-03 | 日本電気株式会社 | 半導体装置の配線構造の形成方法 |
| JP3329380B2 (ja) * | 1999-09-21 | 2002-09-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US6709874B2 (en) * | 2001-01-24 | 2004-03-23 | Infineon Technologies Ag | Method of manufacturing a metal cap layer for preventing damascene conductive lines from oxidation |
| US6806192B2 (en) * | 2003-01-24 | 2004-10-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of barrier-less integration with copper alloy |
-
2004
- 2004-01-12 KR KR1020040002003A patent/KR100590205B1/ko not_active IP Right Cessation
-
2005
- 2005-01-10 US US11/032,895 patent/US20050151260A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050073890A (ko) | 2005-07-18 |
| US20050151260A1 (en) | 2005-07-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20040112 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20050923 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20060322 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20060608 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20060609 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| FPAY | Annual fee payment |
Payment date: 20090514 Year of fee payment: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20090514 Start annual number: 4 End annual number: 4 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |