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KR0186085B1 - 배선 형성방법 - Google Patents

배선 형성방법 Download PDF

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KR0186085B1
KR0186085B1 KR1019950028691A KR19950028691A KR0186085B1 KR 0186085 B1 KR0186085 B1 KR 0186085B1 KR 1019950028691 A KR1019950028691 A KR 1019950028691A KR 19950028691 A KR19950028691 A KR 19950028691A KR 0186085 B1 KR0186085 B1 KR 0186085B1
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Abstract

본 발명은 전도선과 접속구멍을 자기정합적으로 형성시키는 배선 형성방법에 관한 것이다. 본 발명의 배선 형성방법은 기판의 상부에 절연층과 식각저지막을 순차적으로 증착하는 단계와; 상기 식각저지막의 일부와 그 하부의 절연층의 상부일부를 식각하여 접속창을 형성하는 단계와; 상기 식각저지막과 절연층의 상부에 마스크층을 증착하는 단계와; 상기 마스크층을 패터닝하여 상기 접속창의 중앙부의 절연층을 노출시키는 단계와; 상기 마스크층을 식각마스크로 하는 식각공정으로 노출된 절연층을 식각하여 접속구멍을 형성하는 단계와; 상기 마스크층과 식각방지막을 제거하고, 금속을 증착하고 일부를 식각하여 상기 접속창내에 위치하는 배선을 형성하는 단계로 구성된다. 이와 같이 구성된 배선 형성방법은 한 번의 사진식각공정을 사용하게 되므로 공정이 단순화됨과 동시에 접속구멍이 전도선의 길이 및 수직방향으로 자기정합적으로 연결되어 신뢰성이 개선된다.

Description

배선 형성방법
제1도의 (a) 내지 (d)는 종래의 배선형성방법을 단계별로 나타낸 단면사시도.
제2도의 (a) 내지 (f)는 본 발명의 일실시예에 따른 배선방법을 단계별로 나타낸 단면도(참고로, 제5도의 A-A선상을 취한 단면도).
제3도의 (a) 내지 (f)는 본 발명의 일실시예에 따른 배선 형성방법을 단계별로 나타낸 단면도(제5도의 B-B선상을 취한 단면도).
제4도의 (a) 내지 (f)는 본 발명의 다른 실시예에 따른 배선 형성방법을 단계별로 나타낸 단면도(제5도의 C-C선상을 취한 단면도).
제5도는 본 발명의 일실시예에 따른 배선의 레이아웃(Layout)을 나타낸 도면.
제6도는 본 발명의 제2도의 (e)의 다른 실시예를 나타낸 단면도.
제7도의 (a) 내지 (d)는 본 발명의 다른 실시예를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : 절연층 2, 12 : 식각저지막
3 : 전도선 트랜치 4 : 감광막
5 : 접속구멍 10 : 기판
13 : 전도선 구 15 : 마스크층
20 : 윈도우 21 : 접속구멍
25 : 배선영역 30 : 전도선
40 : 하부도전층
본 발명은 배선 형성방법에 관한 것으로, 특히 전도선과 접속구멍을 자기정합적으로 형성시키는 배선 형성방법에 관한 것이다.
최근 반도체 제조기술의 발달로 말미암아 반도체 소자의 집적도가 더욱 높아지게 되었고, 이러한 실정에 비추어 전도선(Conductor Line)의 폭과 접속구멍(Contact Hole)의 크기가 감소되므로 전도선과 접속구멍의 정렬 여유도(Alignment Margin)의 확보가 수반되게 되어 이것이 문제로 제기되고 있다. 즉, 종래의 반도체 소자에서, 전도선과 접속구멍이 오정렬(Misalignment)이 되면, 그 상호간의 접촉면적(Contact Area)이 감소하게 되고 전류밀도(Current Density)는 증가하게 되므로 신뢰성이 떨어지게 되는 문제가 있다. 게다가, 상기 반도체 소자에서는 배선간격이 실질적으로 감소하게 되므로 배선간의 크로스-톡(Cross-Talk)이 발생되어 기생커패시턴스(Parasitic Capacitance)가 증가하게 되므로 회로의 동작속도에 좋지 못한 영향을 끼치게 된다.
상기와 같은 문제점을 해결하기 위하여 K. Ueno 등에 의한 종래의 평탄화된 배선연결기술이 1992년 IEEE저널의 305 내지 308면에 기재되어 있다.
종래의 평탄화된 배선연결기술은 배선 트렌치(Interconnection Trench)에 전도선과 평행한 방향으로 접속구멍의 모서리를 자기정합적(self-alignment)으로 형성시켜 상기 문제점을 해결하는 것이다. 이를 보다 구체적으로 설명하면 다음과 같다.
우선, 제1도의 (a)에 도시된 바와 같이, 평탄화된 절연층(1)상에 식각저지막(etch-stop layer)(2)을 증착하게 된다. 그리고, 제1도의 (b)에 도시된 바와 같이 상기 식각저지막(2)과 그 하부에 형성된 절연층(1)을 선택적으로 식각하여 배선 트렌치(3)를 형성하게 된다.
상기와 같이 배선 트렌치(3)를 형성한 후에, 제1도의 (c)에 도시된 바와 같이 감광막(4)을 도포하고 선택적으로 현상하게 된다. 그리고, 절연층(1)을 식각하여 자기 정합적으로 접속구멍(5)을 형성하게 된다. 즉, 배선 트렌치(3) 및 접속구멍(5)의 패턴은 전자빔 리소그래피(electronbeam lithography)에 의해 형성된다. 또한, 상기 접속구멍(5)의 패턴은 배선 트렌치(3)를 오버랩(overlap)하게 된다. 상기 배선 트렌치(3)와 접속구멍을 형성한 후, 제1도의 (b) 및 (c)에 도시된 바와 같이, 금속막(예를들어, 텅스텐과 같은 금속등)을 배선 트랜치(3) 및 접속구멍(5)에 주입하게 된다. 그리고, 상기 금속막을 평탄화된 배선으로 형성하기 위하여 화학 기계적 연마(chemical-mechanical polishing)로 에치백(etched-back)하여 제1도의 (d)에 도시된 바와 같은 플러그(6)와 배선(7)을 형성시키게 된다.
그러나, 상기와 같은 평탄화된 배선 기술에서는 배선 트렌치와 접속구멍이 배선의 길이방향으로 자기정합적으로 연결되지만 배선길이의 수직방향으로는 자기정합적으로 조절되지 않는 단점을 내포하고 있다. 게다가, 배선 트랜치와 접속구멍을 형성하기 위하여 두 번의 사진식각공정을 사용하게 되는 단점이 있다.
따라서, 본 발명의 목적은 한 번의 사진식각공정으로 공정을 단순화시킴과 동시에 접속구멍이 전도선의 길이방향 및 수직방향으로 자기정합적으로 연결되게 하여 신뢰성을 개선시킬 수 있는 배선 형성방법을 제공함에 있다.
본 발명의 다른 목적은 별도의 감광막 마스크를 이용하지 않고 접속구멍이 형성될 부분의 전도선 구에만 측벽에 의하여 선택적으로 윈도우를 형성하여 접속구멍이 설치되게 할 수 있는 배선 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 배선 형성방법은 기판의 상부에 절연층과 식각저지막을 순차적으로 증착하는 단계와; 상기 식각저지막의 일부와 그 하부의 절연층의 상부일부를 식각하여 접속창을 형성하는 단계와; 상기 식각저지막과 절연층의 상부에 마스크층을 증착하는 단계와; 상기 마스크층을 패터닝하여 상기 접속창의 중앙부의 절연층을 노출시키는 단계와; 상기 마스크층을 식각마스크로 하는 식각공정으로 노출된 절연층을 식각하여 접속구멍을 형성하는 단계와; 상기 마스크층과 식각방지막을 제거하고, 금속을 증착하고 일부를 식각하여 상기 접속창내에 위치하는 배선을 형성하는 단계로 구성되는 점에 있다.
이하, 첨부된 도면을 참고로하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
본 발명의 일실시예에 따른 배선 형성방법을 제2도 내지 제4도의 (a) 내지 (f)를 참고로 하여 상세히 설명하면 다음과 같다.
본 발명의 일실시예에 따른 배선 형성방법을 제2도 내지 제4도의 (a)에 도시한 바와 같이 기판(10)의 상부일측에 형성되며, 하부도전층(제2도 및 제3도의 (e)에서 참고부호 40)을 절연 격리시키기 위한 절연층(11)이 형성되어 있다. 상기 절연층(11)이 제4도의 (a)에서 좁게 나타난 것은 단지 후술하게 되는 배선영역(25)이 윈도우(20)에 비하여 그 폭이 좁기 때문이다. 그리고, 상기 절연층(11)의 상부에는 식각저지막(12)이 증착 형성된다.
상기 절연층(11)은 O3/TEOS SiO2, BPSG(Boron Phosphorous Silicate Glass), F를 함유한 절연막중의 어느 하나를 사용하게 되며, 상기 절연층(11)은 식각시 마스킹 단계를 거치지 않고 이방성 에칭(anisotropic etching)을 이용하게 된다. 또한, 상기 절연층(11)의 상부에는 절연층(11)에 비하여 식각속도가 느린 식각저지막(12)이 형성된다. 그리고, 상기 절연층(11)의 소정부위에는 전도선 구(13)가 형성된다.
한편, 상기 식각저지막(12)은 후술하게 되는 마스크층(제2도 내지 제4도의 (b)에서 참고부호 15)과 식각 선택비(etch-selectivity)를 갖게 된다. 또한, 식각저지막(12)은 질화막, 산화막 중의 어느 하나를 선택하여 사용하게 된다.
상기 식각저지막(12)을 형성한 후, 제5도 및 제2도의 (a)에 도시된 바와 같이, 윈도우(20)와 상기 윈도우(20)에 연결되는 배선영역의 식각저지막(12)과, 소정 두께의 절연층(11)을 식각하게 된다. 이를 제5도를 참고로 하여 구체적으로 살펴보면 다음과 같다.
제5도는 본 발명의 일실시예에 따른 배선기술의 레이아웃(layout)을 나타낸 평면도이다. 제5도에 도시된 바와 같이, 전도선(30)은 윈도우(20)와 배선영역(25)으로 구성되며, 상기 윈도우(20)의 중앙부에는 접속구멍(21)이 형성되어 있다. 그리고, 상기 윈도우(20)의 직경(d')은 배선영역(25)의 폭(w)의 2배보다 크게하는 것이 바람직하다. 한편, 상기 식각저지막(12)과 절연층(11)의 상부에는 제2도 내지 제4도의 (b)에 도시된 바와 같이, 마스크층(15)을 형성시키게 된다. 그리고, 상기 마스크층(15)으로는 질화막을 사용한다. 제2도 내지 제4도의 (c) 및 제5도에 도시된 바와 같이, 상기 마스크층(15)을 에칭하여 상기 윈도우(20)의 중심부의 마스크층(15)을 제거시키게 된다.
상기와 같이 마스크층(15)을 제거시킨 후, 제2도 내지 제4도의 (d)에 도시된 바와 같이, 상기 윈도우(20)의 중심부의 절연층(11)을 식각하여 접속구멍(16)을 형성시키게 된다. 상기 저복구멍(16)을 형성할 때, 상기 마스크층(15)을 마스크로 이용하여 절연층(11)을 이방성 에칭하게 된다. 상기 절연층(11)과 상기 마스크층(15)을 선택적으로 에칭하게 된다.
한편, 상기 실시예와 달리 제2도 내지 제4도의 (e)에 도시한 바와 같이, 절연층(11)의 일측에 하부 도전층(40)이 존재할 경우에는 다음과 같은 방법으로 배선을 형성하게 된다.
우선, 하부 도전층(40)이 형성된 기판(10)위에 전술한 실시예와 마찬가지로 절연층(11)을 형성시키고, 상기 절연층(11)의 상부에 식각저지막(12)을 형성시키게 된다. 그리고, 상기 하부 도전층(40)에 대응되는 윈도우(20)와, 상기 윈도우(20)와 연결되는 배선영역(25)의 식각저지막(12)과, 상기 절연층(11)을 식각하게 된다.
한편, 제2도 내지 제4도의 (a) 내지 (d)상에는 하부 도전층(40)에 대응되는 부분이 나타내지 않았지만 제2도 및 제3도의 (e)에 상응하는 부분이 생략되어 있는 것이다. 상기 하부 도전층(40)은 Al, Cu, 금속합금중의 어느 하나를 사용하게 된다. 또한, 상기 하부 도전층(40)은 제6도에 도시된 바와 같이, 기판(10)의 일측에 형성된 불순물 영역(41)으로 대체하여 전술한 배선 형성방법을 사용할 수도 있다.
상기와 같이 식각 단계후에는 전술한 실시예와 마찬가지로 접속구멍(21)을 형성하고, 추가로 접속구멍(21)을 포함한 절연층(11) 위에 배선층(45)을 형성하게 된다. 그리고, 상기 배선층(45)은 상기 하부 도전층과 마찬가지로 Al, Cu, 금속합금 중의 어느 하나를 사용하게 된다.
한편, 상기 배선층(45) 형성단계는 제2도 내지 제4도의 (b) 내지 (f)에 도시된 바와 같이 상기 접속구멍(21)을 포함하는 절연층(11)과 식각저지막(12)위에 마스크층(15)을 형성하는 단계와, 상기 식각저지막(12)위의 마스크층(15)을 선택적으로 제거하는 단계를 더 포함하게 된다. 상기 마스크층(15)은 화학적 기계적 폴리슁 또는 에치백에 의해 제거된다.
한편, 전술한 실시예와 마찬가지로 제5도에 도시된 바와 같이, 윈도우(20)의 중심부의 절연층(11)이 제거되는 면적은 마스크층(15)의 두께에 의존하게 된다.
한편, 제7도의 (a) 내지 (d)는 본 발명의 배선 형성방법의 다른 실시예를 나타낸 단면도로서, 이에 도시한 바와 같이 제7도의 (a)를 참조하면, 기판(10)상에 절연층(11)을 형성한다. 상기 절연층은 전술한 실시예와 마찬가지로 O3/TEOS SiO2, BPSG, F를 함유한 절연막중의 어느 하나로 형성되며, 그 특징은 전술한 실시예와 동일하다. 그리고, 상기 절연층(11)의 상부 소정부위에 전도선 구(13)가 형성된다. 또한, 상기 절연층(11)의 소정부위에는 하부 도전층(40)이 형성된다. 제5도 및 제7도의 (b)를 참조하면, 전술한 실시예와 유사하게 윈도우(20), 상기 윈도우(20)에 연결되는 배선영역(25)의 절연층(11)을 소정의 두께로 식각하게 된다. 그리고, 상기 절연층(11)의 상부에 제1도전층(38)을 형성하게 된다. 상기 제1도전층(38)은 Al, Cu, 금속합금중의 어느하나로 형성된다.
제5도 및 제7도의 (c)를 참조하면, 상기 제1도전층(38)을 식각하고, 윈도우(20)의 중심부의 마스크층을 제거하고, 상기 제1도전층(38)을 마스크로 이용하여 상기 절연층(11)을 식각하여 접속구멍(21)을 형성하게 된다.
제7도의 (d)를 참조하면, 상기 접속구멍(21)을 포함한 절연층(11)의 상부에 배선층(45)을 형성하게 된다. 그리고, 상기 배선층은 Al, Cu, 금속합금중의 어느 하나로 형성된다.
이상과 같이 본 발명에 의한 배선 형성방법은 접속구멍의 모든 모서리가 전도선내에 자기정합적으로 정렬되므로 신뢰성이 향상된다. 또한, 본 발명에 의한 배선 형성방법은 한 번의 사진식각공정으로 공정을 단순화시킴과 동시에 접속구멍이 전도선의 길이 및 수직방향으로 자기정합적으로 연결되므로 신뢰성이 더욱 개선된다.

Claims (9)

  1. 기판의 상부에 절연층과 식각저지막을 순차적으로 증착하는 단계와; 상기 식각저지막의 일부와 그 하부의 절연층의 상부일부를 식각하여 접속창을 형성하는 단계와; 상기 식각저지막과 절연층의 상부에 마스크층을 증착하는 단계와; 상기 마스크층을 패터닝하여 상기 접속창의 중앙부의 절연층을 노출시키는 단계와; 상기 마스크층을 식각마스크로 하는 식각공정으로 노출된 절연층을 식각하여 접속구멍을 형성하는 단계와; 상기 마스크층과 식각방지막을 제거하고, 금속을 증착하고 일부를 식각하여 상기 접속창내에 위치하는 배선을 형성하는 단계로 이루어진 것을 특징으로 하는 배선 형성방법.
  2. 제1항에 있어서, 상기 절연층은 O3/TEOS SiO2, BPSG, F를 함유한 절연막중 어느 하나로 형성되는 것을 특징으로 하는 배선 형성방법.
  3. 제1항에 있어서, 상기 접속창의 직경은 형성될 배선영역의 폭의 2배보다 큰 것을 특징으로 하는 배선 형성방법.
  4. 제1항에 있어서, 상기 마스크층의 두께는 형성될 배선영역의 폭보다 최소 1/2이상인 것을 특징으로 하는 배선 형성방법.
  5. 제1항에 있어서, 상기 마스크층을 증착하기 전에 절연층의 상부일부를 식각하는 단계는 그 상부의 패턴이 형성된 식각저지막을 식각마스크로 하는 이방성식각에 의해 식각되는 것을 특징으로 하는 배선 형성방법.
  6. 제1항에 있어서, 상기 접속구멍을 형성하는 단계는 상기 패턴이 형성된 마스크층을 식각마스크로 하는 이방성식각으로 상기 절연층을 식각하여 형성하는 것을 특징으로 하는 배선 형성방법.
  7. 제1항에 있어서, 상기 식각저지막은 마스크층과 식각 선택비를 갖는 것을 특징으로 하는 배선 형성방법.
  8. 제1항에 있어서, 상기 식각저지막은 질화막 또는 산화막인 것을 특징으로 하는 배선 형성방법.
  9. 제1항에 있어서, 상기 마스크층은 질화막인 것을 특징으로 하는 배선 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5847460A (en) * 1995-12-19 1998-12-08 Stmicroelectronics, Inc. Submicron contacts and vias in an integrated circuit
KR100215847B1 (ko) * 1996-05-16 1999-08-16 구본준 반도체 장치의 금속 배선 및 그의 형성 방법
US5789277A (en) 1996-07-22 1998-08-04 Micron Technology, Inc. Method of making chalogenide memory device
US5985746A (en) * 1996-11-21 1999-11-16 Lsi Logic Corporation Process for forming self-aligned conductive plugs in multiple insulation levels in integrated circuit structures and resulting product
US6133139A (en) 1997-10-08 2000-10-17 International Business Machines Corporation Self-aligned composite insulator with sub-half-micron multilevel high density electrical interconnections and process thereof
US6803306B2 (en) * 2001-01-04 2004-10-12 Broadcom Corporation High density metal capacitor using via etch stopping layer as field dielectric in dual-damascence interconnect process
JP4222117B2 (ja) * 2003-06-17 2009-02-12 セイコーエプソン株式会社 カラーフィルタアレイ及びその製造方法、表示装置、投射型表示装置
KR20100023813A (ko) * 2007-05-24 2010-03-04 칼레라 코포레이션 탄산염 화합물 조성물을 포함하는 수경 시멘트
CN104476211B (zh) * 2014-11-03 2016-10-05 宁波海天精工股份有限公司 一种机床小半径交换台

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0388351A (ja) * 1989-08-31 1991-04-12 Oki Electric Ind Co Ltd 半導体装置の製造方法
FR2663784B1 (fr) * 1990-06-26 1997-01-31 Commissariat Energie Atomique Procede de realisation d'un etage d'un circuit integre.
US5126006A (en) * 1990-10-30 1992-06-30 International Business Machines Corp. Plural level chip masking
US5270240A (en) * 1991-07-10 1993-12-14 Micron Semiconductor, Inc. Four poly EPROM process and structure comprising a conductive source line structure and self-aligned polycrystalline silicon digit lines
JPH05335305A (ja) * 1992-05-29 1993-12-17 Sharp Corp コンタクトホールの形成方法
JP2934353B2 (ja) * 1992-06-24 1999-08-16 三菱電機株式会社 半導体装置およびその製造方法

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