KR100324935B1 - 반도체 소자의 배선 형성방법 - Google Patents
반도체 소자의 배선 형성방법 Download PDFInfo
- Publication number
- KR100324935B1 KR100324935B1 KR1019990023739A KR19990023739A KR100324935B1 KR 100324935 B1 KR100324935 B1 KR 100324935B1 KR 1019990023739 A KR1019990023739 A KR 1019990023739A KR 19990023739 A KR19990023739 A KR 19990023739A KR 100324935 B1 KR100324935 B1 KR 100324935B1
- Authority
- KR
- South Korea
- Prior art keywords
- self
- pattern
- substrate
- insulating film
- film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 17
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 239000010410 layer Substances 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 125000006850 spacer group Chemical group 0.000 claims abstract description 21
- 230000001681 protective effect Effects 0.000 claims abstract description 19
- 238000009413 insulation Methods 0.000 claims abstract description 10
- 239000011229 interlayer Substances 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 8
- 238000001312 dry etching Methods 0.000 claims abstract description 3
- 238000001039 wet etching Methods 0.000 claims description 7
- 239000011241 protective layer Substances 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 238000002161 passivation Methods 0.000 claims 4
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 자기정렬패턴의 상부폭을 하부폭보다 넓게 형성하여 상부배선과의 충분한 오버랩 마진을 확보할 수 있는 반도체 소자의 배선 형성방법을 제공한다.
본 발명에 따라, 상부에 보호막을 구비한 다수개의 도전층 패턴이 형성된 반도체 기판을 제공하고, 도전층 패턴 및 보호막의 양 측벽에 절연막 스페이서를 형성한다. 그런 다음, 기판 전면에 층간절연을 위한 제 1 절연막을 형성하고, 제 1 절연막의 표면을 일부 두께만큼 건식식각으로 제 1 식각하여, 보호막 상부에 보호막의 폭보다 작은 폭을 갖는 제 1 절연막의 돌출부를 형성한다. 그 후, 돌출부의 측벽에 희생산화막 스페이서를 형성하고, 절연막 스페이서 사이의 제 1 절연막을 기판의 표면이 노출되도록 제 2 식각하여 자기정렬 패턴용 제 1 콘택홀을 형성한 다음, 희생산화막 스페이서를 습식식각으로 제거한다. 그리고 나서, 제 1 콘택홀에 매립되도록 기판 전면에 자기정렬 패턴용 도전막을 형성하고, 도전막을 제 1 절연막의 돌출부 표면이 노출되도록 CMP로 전면식각하여, 그의 상부가 하부보다 1.5 내지 2배 정도 큰폭을 갖는 자기정렬 패턴을 형성한다. 그런 다음, 기판 전면에 층간절연을 위한 제 2 절연막을 형성하고, 자기정렬 패턴의 일부가 노출되도록 제 2 절연막을 식각하여 배선용 제 2 콘택홀을 형성한다.
Description
본 발명은 반도체 소자의 배선형성방법에 관한 것으로, 특히 자기정렬 패턴을 이용한 반도체 소자의 배선 형성방법에 관한 것이다.
일반적으로, 고집적화에 따른 반도체 소자의 배선 형성시, 상부 배선과의 오버랩 마진을 확보하기 위하여 자기정렬 패턴을 이용하였다.
도 1a 내지 도 1d는 자기정렬 패턴을 이용한 종래의 반도체 소자의 배선형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 필드 산화막(11)이 형성된 반도체 기판(10) 상에 그의 하부에는 게이트 절연막(12)이 형성되고, 상부에는 보호막(14)이 형성된 다수개의 도전층 패턴 (13), 예컨대 게이트를 형성한다. 여기서, 도전층 패턴(13)은 폴리실리콘막 패턴이다. 또한, 보호막(14)은 이후 형성되는 자기정렬 패턴과 도전층 패턴(13)과의 단락(short)을 방지한다. 그런 다음, 게이트 절연막(12), 도전층 패턴(13) 및 보호막(14)의 양 측벽에 절연막 스페이서(15)를 형성하고, 기판 전면에 층간절연을 위한 제 1 절연막(16)을 형성한다. 그런 다음, 절연막 스페이서(15) 사이의 제 1 절연막(16)을 기판(10)의 표면이 노출되도록 식각하여 자기정렬 패턴용 제 1 콘택홀 (17)을 형성한다.
도 1b를 참조하면, 제 1 콘택홀(17)에 매립되도록 기판 전면에 자기정렬 패턴용 제 1 도전막(18)을 형성한다. 그런 다음, 화학기계연마(Chemical Mechanical Polishing; CMP)로 제 1 도전막(18)을 보호막(14)의 표면이 노출되도록 전면식각하여, 도 1c에 도시된 바와 같이, 자기정렬 패턴(18A)을 형성한다.
도 1d를 참조하면, 도 1c의 구조 상에 층간절연을 위한 제 2 절연막(19)을 형성하고, 제 2 절연막(19) 상부에 포토리소그라피로 포토레지스트막 패턴(20)을 형성한다. 그런 다음, 포토레지스트막 패턴(20)을 식각 마스크로하여 제 2 절연막 (19)을 자기정렬 패턴(18A)의 일부가 노출되도록 식각하여 배선용 제 2 콘택홀(21)을 형성한다.
그리고 나서, 도시되지는 않았지만, 공지된 방법으로 포토레지스트막 패턴 (20)을 제 2 콘택홀(21)에 매립되도록 배선용 제 2 도전막을 증착하고 패터닝하여, 자기정렬 패턴(18A)을 통하여 기판(10)과 콘택하는 배선을 형성한다.
그러나, 배선형성을 위한 콘택홀(21)의 형성시, 소정의 마스크 오정렬이 발생될 경우, 도 1d의 A 부분에 도시된 바와 같이, 보호막(14)이 식각되고, 심한 경우에는 도전층 패턴(14)의 손상을 야기시킨다. 이에 따라, 배선과 도전층 패턴(14) 사이의 단락이 발생되어 소자의 동작에 치명적인 영향을 미칠뿐만 아니라 특성을 소자의 수율을 저하시킨다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 자기정렬 패턴의 상부폭을 하부폭보다 넓게 형성하여 상부 배선과의 오버랩 마진을 충분히 확보할 수 있는 반도체 소자의 배선 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 배선 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 단면도.
(도면의 주요부분에 대한 부호의 설명)
30 : 반도체 기판 31 : 필드 산화막
32 : 게이트 절연막 33 : 도전층 패턴
34 : 보호막 35 : 절연막 스페이서
36 : 제 1 절연막 36A : 제 1 절연막의 돌출부
37 : 희생산화막 37A : 희생산화막 스페이서
38 : 제 1 콘택홀 39 : 제 1 도전막
39A : 자기정렬 패턴 40 : 제 2 절연막
41 : 포토레지스트막 패턴
42 : 제 2 콘택홀
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따라, 상부에 보호막을 구비한 다수개의 도전층 패턴이 형성된 반도체 기판을 제공하고, 도전층 패턴 및 보호막의 양 측벽에 절연막 스페이서를 형성한다. 그런 다음, 기판 전면에 층간절연을 위한 제 1 절연막을 형성하고, 상기 제 1 절연막의 보호막과 대응된 부분을 일정 두께만큼 제 1 식각하여, 하부가 보호막과 동일폭을 가지며 상부가 보호막의 폭보다 작은 폭을 가진 돌출부를 형성한다. 그 후, 돌출부의 측벽에 희생산화막 스페이서를 형성하고, 돌출부를 포함한 희생산화막 스페이서를 마스크로 하여 제 1 절연막을 제 2 식각하여 기판의 표면을 노출시키는 자기정렬 패턴용 제 1 콘택홀을 형성한 다음, 희생산화막 스페이서를 습식식각으로 제거한다. 그리고 나서, 제 1 콘택홀에 매립되도록 기판 전면에 자기정렬 패턴용 도전막을 형성하고, 도전막을 제 1 절연막의 돌출부 표면이 노출되도록 CMP로 전면식각하여, 그의 상부가 하부보다 1.5 내지 2배 정도 큰폭을 갖는 자기정렬 패턴을 형성한다. 그런 다음, 기판 전면에 층간절연을 위한 제 2 절연막을 형성하고, 자기정렬 패턴의 일부가 노출되도록 제 2 절연막을 식각하여 배선용 제 2 콘택홀을 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 필드 산화막(31)이 형성된 반도체 기판(30) 상에 그의 하부에는 게이트 절연막(32)이 형성되고, 상부에는 보호막(34)이 형성된 다수개의 도전층 패턴(33), 예컨대 게이트를 형성한다. 여기서, 도전층 패턴(33)은 폴리실리콘막 패턴이다. 또한, 보호막(34)은 이후 형성되는 자기정렬 패턴과 도전층 패턴(33)과의 단락을 방지한다. 그런 다음, 게이트 절연막(32), 도전층 패턴(33) 및 보호막(34)의 양 측벽에 절연막 스페이서(35)를 형성하고, 기판 전면에 층간절연을 위한 제 1 절연막(36)을 형성한다. 그런 다음, 제 1 절연막(16)의 표면을 일부 두께만큼 건식식각으로 제 1 식각하여, 보호막(34) 상부에 보호막(34)의 폭보다 작은 폭을 갖는 돌출부(36A)를 형성하고, 기판 전면에 희생산화막(37)을 형성한다.
도 2b를 참조하면, 희생막(37)을 블랭킷 건식식각하여 제 1 절연막(36)의 돌출부(36A) 측벽에 희생산화막 스페이서(37A)를 형성하고, 인시튜(in-situ) 방식으로 절연막 스페이서(35) 사이의 제 1 절연막(36)을 기판(30) 표면이 노출되도록 제 2 식각하여 자기정렬 패턴용 제 1 콘택홀(38)을 형성한다.
도 2c를 참조하면, 희생산화막 스페이서(37A)를 습식식각을 이용하여 선택적으로 제거하고, 제 1 콘택홀(38)에 매립되도록 기판 전면에 자기정렬 패턴용 제 1 도전막(39)을 형성한다. 바람직하게, 습식식각은 보호막(34)에 대한 희생산화막의 선택비가 최소 10 이상인 습식식각용액을 이용하여 진행한다. 그런 다음, CMP로 제 1 도전막(39)을 제 1 절연막(36)의 돌출부(36A) 표면이 노출되도록 전면식각하여, 도 2d에 도시된 바와 같이, 자기정렬 패턴(39A)을 형성한다. 이때, 전면식각은 돌출부(36A)의 표면이 일부 두께만큼 제거되도록 진행한다. 또한, 본 발명의 자기정렬 패턴(39A)은 그의 상부가 하부보다 넓은 폭을 갖는다. 바람직하게, 자기정렬 패턴(39A)의 상부폭은 하부폭보다 1.5 내지 2배 정도 넓다.
도 2e를 참조하면, 기판 도 2d의 구조 상에 층간절연을 위한 제 2 절연막 (40)을 형성하고, 제 2 절연막(40) 상부에 포토리소그라피로 포토레지스트막 패턴(41)을 형성한다. 그런 다음, 포토레지스트막 패턴(41)을 식각 마스크로하여 제 2 절연막(40)을 자기정렬 패턴(39A)의 일부가 노출되도록 식각하여 배선용 제 2 콘택홀(42)을 형성한다. 이때, 넓은 상부폭을 갖는 자기정렬 패턴(39A)에 의해, 마스크 오정렬이 발생되더라도, 보호막(34)의 손상이 발생되지 않는다.
그리고 나서, 도시되지는 않았지만, 공지된 방법으로 포토레지스트막 패턴 (41)을 제 2 콘택홀(42)에 매립되도록 배선용 제 2 도전막을 증착하고 패터닝하여, 자기정렬 패턴(39A)을 통하여 기판(30)과 콘택하는 배선을 형성한다.
상기한 본 발명에 의하면, 자기정렬 패턴의 상부폭을 하부폭보다 넓게 형성함으로써, 상부 배선과의 충분한 오버랩 마진을 확보하는 것이 가능하다. 또한, 콘택홀의 형성시 마스크 오정렬이 발생되더라도 보호막의 손상이 발생되지 않기 때문에, 도전층 패턴의 손상이 방지됨으로써, 소자의 동작특성 및 수율이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (7)
- 상부에 보호막을 구비한 다수개의 도전층 패턴이 형성된 반도체 기판을 제공하는 단계;상기 도전층 패턴 및 상기 보호막의 양 측벽에 절연막 스페이서를 형성하는 단계;상기 기판 전면에 층간절연을 위한 제 1 절연막을 형성하는 단계;상기 제 1 절연막의 상기 보호막과 대응된 부분을 일정 두께만큼 제 1 식각하여, 하부가 상기 보호막과 동일폭을 가지며 상부가 상기 보호막의 폭보다 작은 폭을 가진 돌출부를 형성하는 단계;상기 돌출부의 측벽에 희생산화막 스페이서를 형성하는 단계;상기 돌출부를 포함한 희생산화막 스페이서를 마스크로 하여 상기 제 1 절연막을 제 2 식각하여 상기 기판의 표면을 노출시키는 자기정렬 패턴용 제 1 콘택홀을 형성하는 단계;상기 희생산화막 스페이서를 제거하는 단계;상기 제 1 콘택홀에 매립되도록 상기 기판 전면에 자기정렬 패턴용 도전막을 형성하는 단계; 및상기 도전막을 상기 제 1 절연막의 돌출부 표면이 노출되도록 전면식각하여, 그의 상부가 하부보다 큰폭을 갖는 자기정렬 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서, 상기 자기정렬 패턴을 형성하는 단계 이후에,상기 기판 전면에 층간절연을 위한 제 2 절연막을 형성하는 단계; 및상기 자기정렬 패턴의 일부가 노출되도록 상기 제 2 절연막을 식각하여 배선용 제 2 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 자기정렬 패턴의 상부폭은 하부폭보다 1.5 내지 2배 정도 넓은 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서, 상기 제 1 절연막의 제 1 식각은 건식식각으로 진행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서, 상기 희생산화막 스페이서을 제거하는 단계는 습식식각으로 진행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 5 항에 있어서, 상기 습식식각은 상기 보호막에 대한 희생산화막의 선택비가 최소 10 이상인 습식식각용액을 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서, 상기 제 1 도전막의 전면식각은 화학기계연마로 진행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023739A KR100324935B1 (ko) | 1999-06-23 | 1999-06-23 | 반도체 소자의 배선 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023739A KR100324935B1 (ko) | 1999-06-23 | 1999-06-23 | 반도체 소자의 배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010003442A KR20010003442A (ko) | 2001-01-15 |
| KR100324935B1 true KR100324935B1 (ko) | 2002-02-28 |
Family
ID=19594587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990023739A KR100324935B1 (ko) | 1999-06-23 | 1999-06-23 | 반도체 소자의 배선 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100324935B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100439027B1 (ko) * | 2001-02-13 | 2004-07-03 | 삼성전자주식회사 | 셀프 얼라인 콘택형성방법 |
| KR100625188B1 (ko) * | 2005-05-10 | 2006-09-15 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980005592A (ko) * | 1996-06-28 | 1998-03-30 | 김광호 | 자기 정렬 콘택 홀 형성 방법 |
| KR19980015079A (ko) * | 1996-08-19 | 1998-05-25 | 김광호 | 반도체 메모리 디바이스 및 그 제조방법 |
| KR19980015073A (ko) * | 1996-08-19 | 1998-05-25 | 김광호 | 랜딩 패드를 갖는 반도체 소자의 제조방법 |
| KR19980026089A (ko) * | 1996-10-07 | 1998-07-15 | 김광호 | 반도체 소자의 자기정합 콘택홀 형성방법 |
| KR19980066718A (ko) * | 1997-01-28 | 1998-10-15 | 김광호 | 반도체 장치의 콘택패드 형성방법 |
-
1999
- 1999-06-23 KR KR1019990023739A patent/KR100324935B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980005592A (ko) * | 1996-06-28 | 1998-03-30 | 김광호 | 자기 정렬 콘택 홀 형성 방법 |
| KR19980015079A (ko) * | 1996-08-19 | 1998-05-25 | 김광호 | 반도체 메모리 디바이스 및 그 제조방법 |
| KR19980015073A (ko) * | 1996-08-19 | 1998-05-25 | 김광호 | 랜딩 패드를 갖는 반도체 소자의 제조방법 |
| KR19980026089A (ko) * | 1996-10-07 | 1998-07-15 | 김광호 | 반도체 소자의 자기정합 콘택홀 형성방법 |
| KR19980066718A (ko) * | 1997-01-28 | 1998-10-15 | 김광호 | 반도체 장치의 콘택패드 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010003442A (ko) | 2001-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100278273B1 (ko) | 반도체장치의콘택홀형성방법 | |
| KR100224720B1 (ko) | 반도체장치의 콘택홀 형성방법 | |
| KR100471410B1 (ko) | 반도체소자의 비트라인 콘택 형성방법 | |
| KR100299379B1 (ko) | 반도체소자의금속배선형성방법 | |
| KR20010056888A (ko) | 반도체 메모리 제조방법 | |
| KR100324935B1 (ko) | 반도체 소자의 배선 형성방법 | |
| KR100587036B1 (ko) | 반도체소자의 컨택 형성방법 | |
| KR20110077380A (ko) | 반도체 소자의 제조 방법 | |
| KR100506050B1 (ko) | 반도체소자의 콘택 형성방법 | |
| KR20010008839A (ko) | 반도체 장치의 셀프-얼라인 콘택 형성방법 | |
| KR19990005478A (ko) | 반도체 장치의 콘택홀 형성 방법 | |
| KR100361210B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR100396685B1 (ko) | 반도체소자의배선및그제조방법 | |
| KR100265010B1 (ko) | 반도체 소자의 콘택 홀 형성 방법 | |
| KR100568789B1 (ko) | 반도체 소자 제조방법 | |
| KR100258368B1 (ko) | 반도체 소자의 콘택 형성방법 | |
| CN100424827C (zh) | 自行对准接触窗开口的制作方法与半导体元件 | |
| KR100231851B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR100230735B1 (ko) | 반도체 소자의 제조방법 | |
| KR19990061102A (ko) | 반도체 소자의 콘택 형성 방법 | |
| KR100413043B1 (ko) | 반도체 장치의 게이트 전극 형성 방법 | |
| KR20020058512A (ko) | 반도체 소자의 제조 방법 | |
| KR20020049373A (ko) | 반도체 소자의 제조방법 | |
| KR0139576B1 (ko) | 반도체 소자 제조방법 | |
| KR100456421B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19990623 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20010327 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20011106 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20020204 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20020205 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20050120 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20060118 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20061211 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20080102 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20090121 Start annual number: 8 End annual number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20100126 Year of fee payment: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20100126 Start annual number: 9 End annual number: 9 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |