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KR100361210B1 - 반도체 소자의 콘택홀 형성방법 - Google Patents

반도체 소자의 콘택홀 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 콘택홀 형성방법에 관한 것으로, 자기정렬 콘택(Self Align Contact; SAC) 식각 공정을 콘택홀을 형성하는 경우 콘택 사이즈가 증가하고 식각 장벽층의 손실로 인해 소자간 단락이 발생하는 문제점을 해결하기 위하여, SAC 식각 공정시 식각 선택비가 우수한 폴리실리콘을 식각 장벽층으로 활용하므로써, 식각 장벽층의 손실을 최소화하여 콘택과 하부 도전층과의 단락을 방지할 수 있고 더욱 미세한 콘택을 안정적으로 형성할 수 있도록 한 반도체 소자의 콘택홀 형성방법이 개시된다.

Description

반도체 소자의 콘택홀 형성방법{Method of forming a contact hole in a semiconductor device}
본 발명은 반도체 소자의 콘택홀 형성방법에 관한 것으로, 특히 자기정렬 콘택(Self Align Contact) 공정에 의해 소자간 상호 연결을 위한 콘택홀을 형성할 때, 콘택과 하부 도전층 간의 단락을 방지하고 콘택홀의 크기를 세밀화할 수 있는 반도체 소자의 콘택홀 형성방법에 관한 것이다.
일반적으로, 소자간 상호 연결에 사용되는 콘택홀은 포토레지스트막을 마스크로 하는 직접 콘택 식각 방법에 의해 형성하거나, 포토레지스트 패턴 및 질화막 스페이서를 이용한 자기 정렬 콘택 공정에 의해 형성한다. 그러면, 종래 반도체 소자의 콘택홀 형성방법을 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래 반도체 소자의 콘택홀 형성방법을 설명하기 위해 도시한 소자의 단면도이다.
도시된 바와 같이, 반도체 기판(11) 상에 터널 산화막, 게이트 전극(12), 탑 산화막(130이 적층된 게이트 전극 패턴을 형성하고, 전체구조 상에 질화물질을 형성한 다음 스페이서 식각 공정을 실시하여 게이트 전극 패턴 측벽에 스페이서 질화막(14)을 형성한다. 이후, 전체구조 상에 층간 절연막(15)을 형성하고 콘택 마스크를 이용한 사진 및 식각 공정으로 층간 절연막(15) 상에 포토레지스트 패턴(16)을 형성한다. 그리고 포토레지스트 패턴(16)을 이용한 자기정렬 콘택(Self Align Contact; SAC) 식각 공정으로 층간 절연막(15)을 식각하여 콘택홀을 형성한다. 이자기정렬 콘택 식각 공정시에는 게이트 전극 패턴 측벽에 형성된 스페이서 질화막(14)이 식각 장벽층의 역할을 하게 된다.
그런데, 이와 같은 콘택홀 형성 공정에서는 포토레지스트 패턴(16)의 손실로 인해 콘택홀 상부의 임계 치수(D1)가 하부의 임계 치수(D2)보다 커지는 현상이 발생하기 때문에 원하는 만큼의 작은 크기로 콘택홀의 임계치수를 제어하기 어렵게 된다. 이와 같이, 원하지 않게 콘택홀의 크기가 커짐에 따라 콘택간의 간격을 충분히 확보해야 하며, 이에 따라 레이아웃 사이즈를 크게 해야 하는 문제점이 있다.
또한, 자기정렬 콘택 식각 공정시 식각 장벽층으로 사용되는 스페이서 질화막(14)은 층간 절연막(15)인 산화막 식각시 식각 선택비가 상대적으로 우수하지 못하여 자기정렬 콘택 식각 공정시 스페이서 질화막(14)이 손실되게 된다. 이에 따라 게이트 전극 패턴이 노출되게 되어 소자간 단락이 발생하는 등 소자의 전기적 특성이 저하되게 된다. 이러한 문제를 해결하기 위하여 선택비를 높이는 식각 레시피를 진행하고 있으나, 식각 프로파일상 기울기(slope)가 심하여 콘택홀 상부에 비해 콘택홀 하부의 임계치수가 매우 작아지게 되어, 미세한 콘택홀을 형성할 수 없게 되는 단점이 있다.
따라서, 본 발명은 폴리실리콘을 하드 마스크로 이용한 자기정렬 콘택 식각 방법으로 콘택홀을 형성하므로써, 소자간의 단락을 방지하고 패턴 크기의 손실 없이 더욱 미세한 콘택을 안정적으로 형성할 수 있는 반도체 소자의 콘택홀 형성방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 콘택홀 형성방법은 반도체 기판 상에 게이트 산화막, 게이트 전극 및 탑 산화막을 순차적으로 형성하는 단계; 상기 탑 산화막 상에 제 1 식각 장벽층을 형성하는 단계; 게이트 마스크를 이용한 식각 공정으로 상기 제 1 식각 장벽층, 탑 산화막, 게이트 전극 및 게이트 산화막을 순차적으로 식각하여 게이트 전극 패턴을 형성한 후 전체구조 상에 질화물질을 형성하고 스페이서 식각 공정을 실시하여, 상기 게이트 전극 패턴 양측부에 스페이서 질화막을 형성하는 단계; 전체구조 상에 층간 절연막을 형성하고 화학적 기계적 연마 공정을 실시하는 단계; 상기 층간 절연막 상에 제 2 식각 장벽층을 형성하는 단계; 및 상기 제 2 식각 장벽층 상에 포토레지스트 패턴을 형성하고 제 2 식각 장벽층을 패터닝한 후, 상기 패터닝된 제 2 식각 장벽층을 마스크로 이용하여 상기 반도체 기판이 노출되도록 상기 층간 절연막을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래 반도체 소자의 콘택홀 형성방법을 설명하기 위해 도시한 소자의 단면도.
도 2a 내지 2c는 본 발명에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11, 21 : 반도체 기판 12, 22 : 게이트 전극
13, 23 : 탑 산화막 14, 25 : 스페이서 질화막
15, 27 : 층간 절연막 16, 29 : 포토레지스트 패턴
24 : 제 1 식각 장벽층 26 : 게이트 전극 패턴
28 : 제 2 식각 장벽층 30 : 폴리실리콘 플러그
31 ; 배선
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 2a 내지 2c는 본 발명에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 2a를 참조하여, 반도체 기판(21) 상에 게이트 산화막, 게이트 전극(22)및 탑 산화막(23)을 순차적으로 형성한 후, 탑 산화막(23) 상에 후속 자기정렬 콘택 식각 공정시 식각 장벽층으로 사용될 제 1 식각 장벽층(24)을 형성한다. 여기에서, 제 1 식각 장벽층은 폴리실리콘을 100 내지 1000Å의 두께로 증착하여 형성한다. 이후, 게이트 마스크를 이용한 식각 공정으로 제 1 식각 장벽층(24), 탑 산화막(23), 게이트 전극(22) 및 게이트 산화막을 순차적으로 식각하며, 이로 인하여 게이트 전극 패턴(26)이 형성된다. 다음에, 전체구조 상에 질화물질을 형성한 후 스페이서 식각 공정을 실시하여, 게이트 전극 패턴(26) 양측부에 스페이서 질화막(25)을 형성한다.
도 2b를 참조하여, 스페이서 질화막(25)이 형성된 게이트 전극 패턴(25)을 포함하는 전체구조 상에 층간 절연막(27)을 형성하고 게이트 전극 패턴(26) 상부의 제 1 식각 장벽층(24)이 손상을 입지 않을 정도의 타겟으로 화학적 기계적 연마(CMP) 공정을 실시한 후, 층간 절연막(27) 상에 후속 자기정렬 콘택 식각 공정시 식각 장벽층으로 사용하기 위한 제 2 식각 장벽층(28)을 형성한다. 여기에서, 제 2 식각 장벽층(28)은 폴리실리콘을 100 내지 1000Å의 두께로 증착하여 형성한다. 이후, 콘택 마스크를 이용한 사진 및 식각 공정으로 제 2 식각 장벽층(28) 상에 포토레지스트 패턴(29)을 형성한다. 이 포토레지스트 패턴(29)을 마스크로 이용하여 제 2 식각 장벽층(28)을 패터닝한 후, 패터닝된 제 2 식각 장벽층(28)을 식각 장벽층으로 이용하여 층간 절연막(27)을 식각하므로써, 원하는 콘택홀을 형성한다. 이 식각 공정시 제 2 식각 장벽층(28) 및 하드 마스크로서의 제 1 식각 장벽층(24)이 자기정렬 콘택 식각 공정시의 식각 장벽층으로서 작용한다. 또한, 제 1 및 제 2식각 장벽층(24, 28)으로 사용되는 폴리실리콘과 층간 절연막(27)으로 사용되는 산화막과의 식각 선택비가 높기 때문에 자기정렬 콘택 식각 공정 후 콘택홀 상부의 치수가 원하는 크기보다 증가하는 현상을 방지할 수 있다. 그리고, 제 1 식각 장벽층(24)이 하드 마스크로 작용하기 때문에 스페이서 질화막(25)의 손실을 최소화할 수 있다.
도 2c를 참조하여, 포토레지스트 패턴(29) 및 제 2 식각 장벽층(28)을 순차적으로 제거한 후, 콘택홀이 매립되도록 폴리실리콘을 증착하고, 제 1 식각 장벽층(24)까지 제거될 수 있는 타겟으로 연마 공정을 진행하며 이로 인하여, 폴리실리콘 플러그(30)가 형성된다. 이후, 각 단위소자를 연결하기 위한 도전층을 증착하고 패터닝하여 배선(31)을 형성한다.
이와 같이 본 발명은 종래 자기정렬 콘택 식각 공정의 부족한 마진 문제를 해결하기 위하여 층간 절연막 식각시 식각 선택비가 우수한 폴리실리콘을 식각 장벽층으로 활용하여 자기정렬 콘택 식각 공정시 식각 장벽층의 손실을 최소화하여 콘택과 하부 도전층과의 단락을 방지할 수 있다. 또한, 폴리실리콘을 장기정렬 콘택 식각 공정의 마스크로 활용하므로써 포로레지스트로 폴리실리콘 패턴을 형성하고 그 폴리실리콘을 마스크로 이용하여 식각 공정을 진행하므로써, 포토레지스트 패턴이 손실되더라도 추가적인 패턴 크기의 손실 없이 콘택을 형성할 수 있게 되어 더욱 미세한 콘택을 안정적으로 형성할 수 있다.
상술한 바와 같이 본 발명은 자기정렬 콘택(Self Align Contact; SAC) 식각 공정을 이용하여 콘택홀을 형성할 때 폴리실리콘을 식각 장벽층으로 활용하므로써, SAC 식각 공정시 식각 장벽층의 손실을 최소화하여 콘택과 하부 도전층과의 단락을 방지할 수 있고, 더욱 미세한 크기의 콘택을 형성할 수 있다. 이에 따라 더욱 작은 미세 패턴의 형성이 가능하게 되어 양산공정 마진을 충분히 확보할 수 있고 제품의 추가적인 소형화가 가능하게 된다.

Claims (3)

  1. 반도체 기판 상에 게이트 산화막, 게이트 전극 및 탑 산화막을 순차적으로 형성하는 단계;
    상기 탑 산화막 상에 폴리실리콘으로 제 1 식각 장벽층을 형성하는 단계;
    게이트 마스크를 이용한 식각 공정으로 상기 제 1 식각 장벽층, 탑 산화막, 게이트 전극 및 게이트 산화막을 순차적으로 식각하여 게이트 전극 패턴을 형성하는 단계;
    전체구조 상에 질화물질을 형성하고 스페이서 식각 공정을 실시하여, 상기 게이트 전극 패턴 양측부에 스페이서 질화막을 형성하는 단계;
    전체구조 상에 층간 절연막을 형성한 후 화학적 기계적 연마 공정을 실시하는 단계;
    상기 층간 절연막 상에 폴리실리콘으로 제 2 식각 장벽층을 형성하는 단계; 및
    상기 제 2 식각 장벽층 상에 포토레지스트 패턴을 형성하고 제 2 식각 장벽층을 패터닝한 후, 상기 패터닝된 제 2 식각 장벽층을 마스크로 이용하여 상기 반도체 기판이 노출되도록 상기 층간 절연막을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  2. 제 1 항에 있어서,
    상기 제 1 식각 장벽층은 100 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  3. 제 1 항에 있어서,
    상기 제 2 식각 장벽층은 100 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
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