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KR0139576B1 - 반도체 소자 제조방법 - Google Patents

반도체 소자 제조방법

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Publication number
KR0139576B1
KR0139576B1 KR1019940036940A KR19940036940A KR0139576B1 KR 0139576 B1 KR0139576 B1 KR 0139576B1 KR 1019940036940 A KR1019940036940 A KR 1019940036940A KR 19940036940 A KR19940036940 A KR 19940036940A KR 0139576 B1 KR0139576 B1 KR 0139576B1
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KR
South Korea
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insulating film
forming
contact
film
etching
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KR1019940036940A
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KR960026177A (ko
Inventor
성진모
권성우
Original Assignee
김주용
현대전자산업주식회사
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Filing date
Publication date
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Publication of KR960026177A publication Critical patent/KR960026177A/ko
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
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  • Computer Hardware Design (AREA)
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract

본 발명은 제1 전도막, 제1 절연막을 차례로 형성하고 동일한 마스크를 사용한 식각공정으로 패터닝하는 단계; 전체구조 상부에 얇은 제2 절연막을 형성하는 단계; 상기 제1 전도막 및 제1 절연막 측벽부 위에 스페이서 제3 절연막을 형성하는 단계; 전체구조 상부에 층간 절연막용 제4 절연막을 형성하는 단계; 콘택마스크 및 식각공정으로 상기 제4 절연막을 식각하고 노출된 제2 절연막을 식각하는 단계; 전체구조 상부에 제2 전도막을 형성하는 단계를 포함하여 자기정렬 방법으로 콘택을 형성하는 것을 특징으로 하는 반도체 소자 제조방법에 관한 것으로, 콘택마스크의 오정렬에 영향을 받지않는 자기정렬 방식으로 콘택을 형성하고, 콘택홀 식각후의 세정공정에서 절연막이 손상되어 전도막 콘택시 다른 전도막과 단락되는 것을 방지하여 소자의 특성 및 수율을 향상시키는 효과가 있다.

Description

반도체 소자 제조 방법
제1도는 종래 기술에 따른 콘택형성 공정도.
제2a도 내지 제2d도는 본 발명의 일실시예에 따른 콘택형성 공정도.
*도면의 주요부분에 대한 부호의 설명
21:실리콘 기판 22:게이트 산화막
23:게이트 폴리실리콘막 24:질화막
30:활성영역 25:질화막
26:스페이서 산화막 27:층간절연막
28:매립용 전도막
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 콘택형성시 하부 전도층과의 단락(Short)를 방지하는 반도체 제조 방법에 관한 것이다.
일반적으로, 반도체 소자가 점차 고집적화 되면서 콘택 공정 마진 또한 적어지고 있는 실정인데, 설계룰상 서로 접속되는 이외의 다른 전도층과의 단락으로 인하여 소자 제조의 실패를 가져오는 경우가 많다.
제1도는 종래 기술에 따른 콘택형성 공정도로서, 도면에서 1은 실리콘 기판, 2는 활성영역, 3은 게이트 폴리실리콘막, 4는 스페이서 산화막, 5는 평탄화 절연막, 6은 콘택 매립용 전도막을 각각 나타낸다.
도면에서 도시된 바와 같이 종래에는 활성영역(2)에 전도막(6)을 콘택시킬 경우, 스페이서 산화막(4)을 이용하여 게이트 폴리실리콘막(3)과의 단락을 방지하고자 하였다.
그러나, 콘택홀을 형성한 후 전도막(6)을 매립하기전에 습식세정으로 스페이서 산화막(4)이 식각되거나, 콘택마스크의 정렬시 오정렬이 발생하여 게이트 폴리실리콘막(3)과 전도막(6)간에 단락되는 문제점이 발생한다.
상기에서는 게이트 전극의 미세한 간격사이를 통과하는 콘택형성 공정을 일예로 설명하였으나, 일반적으로 미세한 폭의 콘택을 형성하는 공정은 반도체 제조공정에 많이 사용되는 바 고집적화 반도체 소자의 제조에는 큰 문제점이 아닐 수 없다.
따라서, 본 발명은 미세한 크기의 콘택형성을 다른 전도층과 단락없이 형성하는 반도체 소자 제조 방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자 제조방법에 있어서; 제1 전도막, 제1 절연막을 차례로 형성하고 동일한 마스크를 사용한 식각공정으로 패터닝하는 단계; 전체구조 상부에 얇은 제2 절연막을 형성하는 단계; 상기 제1 전도막 및 제1 절연막 측벽부위에 스페이서 제3 절연막을 형성하는 단계; 전체구조 상부에 층간 절연막용 제4 절연막을 형성하는 단계; 콘택마스크 및 식각공정으로 상기 제4 절연막을 식각하고 노출된 제2 절연막을 식가하는 단계; 전체구조 상부에 제2 전도막을 형성하는 단계를 포함하여 자기정렬 방법으로 콘택을 형성하는 것을 특징으로 한다.
이하, 첨부된 제2a도 내지 제2d도를 참조하여 본 발명을 상세히 설명한다.
제2a도 내지 제2d도는 본 발명의 일실시예에 따른 콘택형성 공정도로서, 먼저 제2a도는 실리콘 기판(21)상에 게이크 산화막(22), 게이트 폴리실리콘막(23), 질화막(24)을 차례로 형성한 상태이다.
이어서, 제2b도와 같이 게이트 마스크 공정 및 식각공정으로 상기 질화막(24), 폴리실리콘막(23), 산화막(22)을 차례로 식각한 상태에서, 활성영역(30)을 형성한 후, 다시 전체구조 표면을 따라 일정두께로 질화막(25)을 형성하고, 상기 패터닝된 게이트구조 측벽에 스페이서 산화막(26)을 형성한 다음, 전체구조 상부에 층간절연막(27)을 증착한다.
계속해서, 제2c도에 도시된 바와 같이 콘택마스크 및 식각공정으로 상기 층간절연막(27) 및 노출된 질화막(25)을 식각하여 콘택홀을 형성한다.
끝으로 제2d도에 도시된 바와 같이 매립용 전도막(28)을 증착하여 자기정렬 방식으로 콘택을 형성한다.
상기에서 질화막(24)는 게이트 폴리실리콘막(23)의 마스크용으로 사용되었으며, 게이트 폴리실리콘막(23) 상부 및 측벽을 감싸는 질화막(25)은 게이트 패터닝후의 세정이후에도 게이트 폴리실리콘막(23)이 노출되는 것을 방지한다.
이상, 상기 설명과 같이 이루어지는 본 발명은 콘택마스크의 오정렬에 영향을 받지않는 자기정렬 방식으로 콘택을 형성하고, 콘택홀 식각후의세정공정으로 절연막이 손상되어 전도막 콘택시 다른 전도막과 단락되는 것을 방지하여 소자의 특성 및 수율을 향상시키는 효과가 있다.

Claims (1)

  1. 반도체 소자 제조 방법에 있어서; 제1 전도막, 제1 절연막을 차례로 형성하고 동일한 마스크를 사용한 식각공정으로 패터닝하는 단계; 전체구조 상부에 얇은 제2 절연막을 형성하는 단계; 상기 제1 전도막 및 제1 절연막 측벽부위에 스페이서 제3 절연막을 형성하는 단계; 전체구조 상부에 층간 절연막용 제4 절연막을 형성하는 단계; 콘택마스크 및 식각공정으로 상기 제4 절연막을 식각하고 노출된 제2 절연막을 식각하는 단계; 전체구조 상부에 제2 전도막을 형성하는 단계를 포함하여 자기정렬 방법으로 콘택을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
KR1019940036940A 1994-12-26 1994-12-26 반도체 소자 제조방법 KR0139576B1 (ko)

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