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JP2002329868A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法

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JP2002329868A
JP2002329868A JP2001130639A JP2001130639A JP2002329868A JP 2002329868 A JP2002329868 A JP 2002329868A JP 2001130639 A JP2001130639 A JP 2001130639A JP 2001130639 A JP2001130639 A JP 2001130639A JP 2002329868 A JP2002329868 A JP 2002329868A
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JP
Japan
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film
conductive film
forming
semiconductor
impurity element
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JP2001130639A
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English (en)
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JP4831885B2 (ja
Inventor
Tatsuya Arao
達也 荒尾
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Semiconductor Energy Laboratory Co Ltd
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Semiconductor Energy Laboratory Co Ltd
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Abstract

(57)【要約】 【課題】 ＴＦＴの配線の内部応力が強いとピーリング
を起こす場合があった。特にゲート電極の内部応力は半
導体膜が受ける応力に大きく影響しており、その内部応
力によっては、ＴＦＴの電気的特性の低下の原因となる
場合があった。 【解決手段】 本発明は、配線に不純物元素を導入した
り、不純物元素の導入と熱処理の両方を行うことで、前
記配線を所望の内部応力に制御することを可能とする。
特に本発明を、ゲート電極に適用することは極めて有効
である。また、所望の領域のみに不純物元素の導入や熱
処理を行って、所望の内部応力に制御することも可能と
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置およびその作製方法に関する。特に、本発明は、
液晶表示装置に代表される電気光学装置およびその様な
電気光学装置を部品として搭載した半導体装置およびそ
の作製方法に関する。なお、本明細書中において半導体
装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器
は全て半導体装置である。
【０００２】
【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた薄膜（厚さ数〜数百ｎｍ程度）を用いてＴＦＴを構
成し、このＴＦＴで形成した大面積集積回路を有する半
導体装置の開発が進んでいる。その代表例として、アク
ティブマトリクス型の液晶表示装置や発光装置が知られ
ている。特に、結晶質珪素膜を活性領域にしたＴＦＴは
電界効果移動度が高いことから、いろいろな機能回路を
形成することも可能である。
【０００３】例えば、アクティブマトリクス型の液晶表
示装置には、機能ブロックごとに画像表示を行う画素回
路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、
レベルシフタ回路、バッファ回路、サンプリング回路な
どの画素回路を制御するための駆動回路が一枚の基板上
に形成される。
【０００４】また、前記ＴＦＴは、少なくとも半導体膜
と、酸化珪素膜や酸化窒化珪素膜等からなる絶縁膜と、
各種金属材料等からなる配線とを有している。前記配線
には、ソース配線やゲート配線（ゲート電極を含む）な
どがある。これらの膜の厚さは数〜数百ｎｍ程度である
ため、薄膜と言うことができる。
【０００５】これらの薄膜は、ＣＶＤ法（化学的気相成
長法）やスパッタ法などの公知の成膜技術により形成さ
れる。しかしながら、前記薄膜には内部応力があること
が知られている。なお、内部応力には真性応力と、前記
薄膜と基板との熱膨張係数の差に起因する熱応力とが含
まれている。
【０００６】熱応力は、基板の材質やプロセス温度、圧
力等を考慮することにより、その影響を無視することが
できるが、真性応力の発生メカニズムは必ずしも明確に
はされておらず、むしろ膜の成長過程やその後の熱処理
などによる相変化や組成変化が複雑に絡みあって発生し
ているものと考えられている。
【０００７】一般的に内部応力には、圧縮応力と引っ張
り応力とがある。図５（Ａ）に示すように、薄膜３１１
が伸張しようとするときには、基板３１２は押し縮めら
れ薄膜３１１を外側にして形成するので、これを圧縮応
力と呼んでいる。一方、図５（Ｂ）に示すように、基板
３１２に対して薄膜３１１が収縮しようとするときに
は、基板３１２はそれを妨げる方向に引っ張るため薄膜
を内側にして変形し、これを引っ張り応力と呼んでい
る。一般に、引っ張り応力の値は＋で示し、圧縮応力の
値は―で示すことが多い。
【０００８】このような内部応力がトランジスタの電気
的特性に与える影響について、例えば、「０．１３μｍ
ＣＭＯＳトランジスタ性能に対するエッチストップ窒化
膜の応力の影響；応用物理学会分科会シリコンテクノロ
ジーＮｏ．２５ ＵＬＳＩデバイス関連特集号（２００
１）ｐｐ３６―３９」に記載されている。これによる
と、ＮＭＯＳトランジスタはチャネル形成領域が引っ張
り応力を受けると移動度が向上し、ＰＭＯＳトランジス
タは圧縮応力を受けると移動度が向上することが報告さ
れている。
【０００９】
【発明が解決しようとする課題】上述のように、ＴＦＴ
の配線も薄膜により形成されている。そのため、前記配
線も内部応力を有し、該内部応力が強いとピーリングが
発生する場合があった。また、配線と同一材料で形成さ
れるゲート電極は、絶縁膜を介して半導体膜上に形成さ
れている。前記ゲート電極の内部応力は半導体膜にまで
作用し、前記絶縁膜と前記半導体膜との界面や、前記半
導体膜に歪みを与えることによって、しきい値電圧や電
界効果移動度に代表される電気的特性に悪影響を及ぼす
場合がある。
【００１０】本発明はこのような問題点を解決するため
の技術であり、配線を有するアクティブマトリクス型の
液晶表示装置に代表される電気光学装置ならびに半導体
装置において、半導体装置の動作特性および信頼性を向
上させ、歩留まりの向上を実現することを目的としてい
る。
【００１１】
【課題を解決するための手段】本発明は、ＴＦＴの配線
に不純物元素を導入したり、不純物元素の導入と熱処理
の両方を行うことで、前記配線を所望の内部応力に制御
することを可能とする。特に本発明を、ゲート電極に適
用することは極めて有効である。また、所望の領域のみ
に不純物元素を導入したり、熱処理を行って所望の内部
応力に制御することも可能とする。
【００１２】例えば、本発明を適用して、ｎチャネル型
ＴＦＴにおけるチャネル形成領域が受ける応力を引っ張
り応力とし、ｐチャネル型ＴＦＴにおけるチャネル形成
領域が受ける応力を圧縮応力とすることも可能である。
また、ｎチャネル型ＴＦＴにおけるチャネル形成領域の
方が、ｐチャネル型ＴＦＴにおけるチャネル形成領域よ
りも相対的に引っ張り応力を強くすることも、ｐチャネ
ル型ＴＦＴにおけるチャネル形成領域の方が、ｎチャネ
ル型ＴＦＴにおけるチャネル形成領域よりも相対的に圧
縮応力を強くすることも可能である。このようにするこ
とで、ＴＦＴの電気的特性を良好なものとし、さらに半
導体装置の動作特性も大幅に向上することが可能とな
る。
【００１３】不純物元素の導入の方法は、プラズマドー
ピング法、イオン注入法、イオンシャワードーピング法
などにより行えばよい。このような不純物元素の導入の
方法において、薄膜へ打ち込まれるイオンのエネルギー
は、薄膜を形成する元素の結合エネルギーと比較して非
常に大きい。そのため、前記薄膜へ打ち込まれるイオン
は、前記半導体膜を形成する原子を格子点から弾き飛ば
して格子位置に存在するようになったり、打ち込まれる
イオンや格子点から弾き飛ばされた原子は格子間位置に
存在するようになる。このようにして薄膜が伸張するの
で、薄膜が圧縮応力を有している場合、前記圧縮応力は
増大し、薄膜が引っ張り応力を有している場合、前記引
っ張り応力は緩和される。
【００１４】また、熱処理により、格子間位置に存在し
ていた原子が格子位置に戻るので、原子の配列の規則性
は向上する。そのため、薄膜が収縮するので、薄膜が引
っ張り応力を有している場合、前記引っ張り応力は増大
し、薄膜が圧縮応力を有している場合、前記圧縮応力は
緩和される。
【００１５】さらに、熱処理を行ってから不純物元素の
導入を行うと、原子配列の規則性が向上した膜中に加速
されたイオンが打ち込まれるので、前記イオンは結晶格
子の隙間に沿って衝突を起すことなく深いところまで進
入することが可能となる。（チャネリング）そのため、
内部応力を制御するための不純物元素の導入において、
ドーズ量は少なくて済み、また、低加速度の電圧で行う
ことが可能となる。
【００１６】また、不純物元素を導入してから熱処理を
行うと、薄膜中に薄膜を形成する原子よりも多くの原子
が導入されているので、格子間位置に存在していた原子
が格子位置に戻る以上に原子が存在することになる。そ
のため、不純物元素の導入を行わない場合よりも薄膜の
収縮が小さいので、引っ張り応力の増加量も小さくな
る。つまり、後工程で熱処理を行うことが分かっている
場合は、予め不純物元素を導入しておけば、内部応力の
変化量を小さくすることが可能となる。
【００１７】このように、不純物元素の導入、もしくは
不純物元素の導入および熱処理の両方を行うことで、所
望の内部応力に制御することが可能となる。もちろん、
不純物の導入や熱処理は１回に限らず、複数回行っても
よい。本発明はこれらの特性を配線に適用し、該配線の
応力を制御することで、半導体装置の動作特性および信
頼性を向上させるものである。特に、ＴＦＴのゲート電
極における内部応力が制御されることで、半導体膜が受
ける応力を制御することが可能となる。そのため、しき
い値電圧や電界効果移動度に代表される電気的特性を向
上させることが可能となる。また、個々のゲート電極の
応力を制御することも可能であることから、電気的特性
のばらつきを抑えることも可能となる。
【００１８】本明細書で開示する本発明の作製方法は、
導電膜に不純物元素を導入して、前記導電膜における内
部応力を±１ＧＰａ以下とすることを特徴としている。
【００１９】また、本発明の他の作製方法は、導電膜に
不純物元素を導入し、前記導電膜に熱処理を行って、前
記導電膜における内部応力を±１ＧＰａ以下とすること
を特徴としている。
【００２０】また、本発明の他の作製方法は、導電膜に
熱処理を行って、前記導電膜に不純物元素を導入して、
前記導電膜における内部応力を±１ＧＰａ以下とするこ
とを特徴としている。
【００２１】上記各作製方法において、前記不純物元素
の導入の方法は、プラズマドーピング法、イオン注入
法、イオンシャワードーピング法などにより行うことが
できる。
【００２２】また、上記各作製方法において、前記不純
物元素に特に限定はないが、ｎ型を付与する不純物元
素、ｐ型を付与する不純物元素、および希ガス元素から
選ばれた一種または複数種の元素であることが望まし
い。ｎ型を付与する不純物元素やｐ型を付与する不純物
元素はソース領域やドレイン領域を形成する上で欠かす
ことのできない不純物元素である。そのため、新たに他
の不純物元素を用意する必要がなく経済的である。特
に、ゲート電極に不純物元素を導入する場合、ソース領
域およびドレイン領域に前記不純物元素を導入する工程
と同時に導入することが可能であるため、工程数を増や
すことなく導入できるため好ましい。また、希ガス元素
は不活性元素であるため、ＴＦＴの電気的特性に影響を
及ぼさないため好ましい。
【００２３】また、不純物元素の導入量が多いほど、薄
膜における内部応力が圧縮応力である場合は、前記圧縮
応力は増大し、薄膜における内部応力が引っ張り応力で
ある場合は、前記引っ張り応力が緩和したのち、圧縮応
力を有するようになることもある。つまり、不純物元素
の導入量によって、薄膜における内部応力が圧縮応力と
なる場合もあれば、引っ張り応力となる場合もある。
【００２４】また、上記各作製方法において、前記導電
膜におけ内部応力の値は、±１ＧＰａ以下となることが
望ましい。導電膜の内部応力が強いとピーリングを発生
することが知られており、一般にピーリングの発生を抑
制することのできる目安は±１ＧＰａ以下となってい
る。もちろん、ピーリングの発生は、導電膜が形成され
る条件等に大きく影響する。
【００２５】また、上記各作製方法において、前記導電
膜は、単層に限らず、２層以上の積層構造であっても良
い。
【００２６】また、上記各作製方法において、前記熱処
理は、ＲＴＡ法、レーザアニール法、ファーネスアニー
ル炉を用いた熱アニール法等を適用することができる。
【００２７】また、前記熱処理は、時間や温度によっ
て、薄膜における内部応力の変化に大きく影響する。熱
処理の時間が長いほど、また熱処理の温度が高いほど、
薄膜における内部応力が引っ張り応力である場合は、前
記引っ張り応力は増大し、薄膜における内部応力が圧縮
応力である場合は、前記圧縮応力が緩和したのち、引っ
張り応力を有するようになることもある。つまり、熱処
理の条件によって、薄膜における内部応力が圧縮応力と
なる場合もあれば、引っ張り応力となる場合もある。
【００２８】また、本発明の構成を以下に示す。
【００２９】ｎチャネル型ＴＦＴを有する半導体装置で
あって、前記ｎチャネル型ＴＦＴは半導体膜および導電
膜を有し、前記半導体膜は引っ張り応力を受けており、
前記導電膜は不純物元素が導入されていることを特徴と
している。
【００３０】ｐチャネル型ＴＦＴを有する半導体装置で
あって、前記ｐチャネル型ＴＦＴは半導体膜および導電
膜を有し、前記半導体膜は圧縮応力を受けており、前記
導電膜は不純物元素が導入されていることを特徴として
いる。
【００３１】ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴ
とを有する半導体装置であって、前記ｎチャネル型ＴＦ
Ｔは、第１の半導体膜と、前記第1の半導体膜上に形成
された第１の導電膜とを有し、前記ｐチャネル型ＴＦＴ
は、第２の半導体膜と、前記第２の半導体膜上に形成さ
れた第２の導電膜とを有し、前記第１の半導体膜は引っ
張り応力を受けており、前記第２の半導体膜は圧縮応力
を受けており、前記第１の導電膜および前記第２の導電
膜は不純物元素が導入されていることを特徴としてい
る。
【００３２】上記各構成において、前記不純物元素に特
に限定はないが、ｎ型を付与する不純物元素、ｐ型を付
与する不純物元素、および希ガス元素から選ばれた一種
または複数種の元素であることが望ましい。ｎ型を付与
する不純物元素やｐ型を付与する不純物元素はソース領
域やドレイン領域を形成する上で欠かすことのできない
不純物元素である。そのため、新たに他の不純物元素を
用意する必要がなく経済的である。特に、ゲート電極に
不純物元素を導入する場合、ソース領域およびドレイン
領域に前記不純物元素を導入する工程と同時に導入する
ことが可能であるため、工程数を増やすことなく導入で
きるため好ましい。また、希ガス元素は不活性元素であ
るため、ＴＦＴの電気的特性に影響を及ぼさないため好
ましい。
【００３３】また、上記各構成を備えたＴＦＴを用いて
液晶表示装置や発光装置に代表される半導体装置を形成
することを特徴としている。
【００３４】
【発明の実施の形態】［実施の形態１］本発明の実施形
態について、図１を用いて説明する。本実施形態では、
本発明をＴＦＴのゲート電極に適用した場合について説
明する。
【００３５】まず、基板１０上に下地絶縁膜１１を形成
する。基板１０としては、ガラス基板や石英基板や単結
晶シリコン基板、金属基板またはステンレス基板の表面
に絶縁膜を形成したものを用いても良い。また、処理温
度に耐えうる耐熱性を有するプラスチック基板を用いて
もよい。
【００３６】また、下地絶縁膜１１としては、酸化珪素
膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から
成る下地絶縁膜１１を形成する。ここでは下地膜１１と
して単層構造を用いた例を示したが、前記絶縁膜を２層
以上積層させた構造としても良い。なお、下地絶縁膜１
１を形成しなくてもよい。
【００３７】次いで、下地絶縁膜１１上に半導体膜１２
を形成する。半導体膜１２は、非晶質構造を有する半導
体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、または
プラズマＣＶＤ法等）により成膜した後、公知の結晶化
処理（レーザ結晶化法、熱結晶化法、またはニッケルな
どの触媒を用いた熱結晶化法等）を行って結晶質半導体
膜を形成する。この半導体膜１２の厚さは２５〜２００
ｎｍ（好ましくは３０〜１００ｎｍ）で形成する。半導
体膜の材料に限定はないが、好ましくは珪素または珪素
ゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００３８】次いで、半導体膜１２上に絶縁膜１３を形
成する。絶縁膜１３はプラズマＣＶＤ法、スパッタ法等
を用い、厚さを４０〜１５０ｎｍとして珪素を含む絶縁
膜の単層または積層構造で形成する。なお、この絶縁膜
１３はゲート絶縁膜となる。
【００３９】次いで、絶縁膜１３上にスパッタ法、プラ
ズマＣＶＤ法等を用い、膜厚２５０〜６００ｎｍの導電
膜１４を形成する。ここでは、導電膜１４として単層構
造を用いた例を示したが、前記導電膜を２層以上積層さ
せた構造としても良い。
【００４０】しかしながら、ＣＶＤ法により形成される
と、前記導電膜１４は引っ張り応力１５が強い場合があ
る。そのため、不純物元素の導入を行って、前記導電膜
１４における内部応力を緩和させ、所望の内部応力にす
る。不純物元素の導入は、プラズマドーピング法、イオ
ン注入法、またはイオンシャワードーピング法などによ
り行えば良い。また、導入する不純物元素は、ｎ型を付
与する不純物元素、ｐ型を付与する不純物元素、および
希ガス元素から選ばれた一種または複数種の元素を用
い、加速電圧３０〜１２０ｋｅＶ、ドーズ量を１×１０
12〜９×１０16／ｃｍ2とし、ピークの濃度が１×１０
17〜１×１０22／ｃｍ3となるように行う。（図１
（Ｃ））もちろん、最適な不純物元素の導入条件は、導
電膜の状態や所望とする内部応力によっても異なる。ま
た、レジストからなるマスクを用いて、所望の領域のみ
に不純物元素を導入すれば、前記所望の領域のみの内部
応力を変化させることも可能である。
【００４１】このようにして形成された導電膜が有する
内部応力は所望の内部応力となり、半導体膜に及ぼす応
力が低減できる。そして、このような導電膜を用いてＴ
ＦＴを作製すると、その電気的特性は良好なものとな
り、半導体装置の動作特性も大幅に向上し得る。
【００４２】［実施の形態２］本発明の実施形態につい
て、図１を用いて説明する。本実施形態では、不純物元
素を導入した後、熱処理を行うことにより内部応力を制
御する場合について説明する。
【００４３】まず、実施の形態１にしたがって、不純物
元素の導入まで行う。
【００４４】続いて熱処理を行って、前記導電膜１４に
おける内部応力が引っ張り応力であるなら増大し、圧縮
応力であるなら緩和する。熱処理は、ファーネスアニー
ル炉を用いた熱アニール法、レーザアニール法、ＲＴＡ
法等、公知の方法により行えばよい。例えば、ファーネ
スアニール炉を用いた熱アニール法を行うのであれば、
温度５００〜１０００℃程度の窒素雰囲気中に３分〜１
２時間程度曝せばよい。もちろん、最適な熱処理の条件
は、導電膜の状態や所望とする内部応力によっても異な
る。また、長時間の熱処理は、ＴＦＴの作製工程におけ
る半導体膜の結晶化や不純物元素の活性化と同時に行え
ば、新たに工程を増加させることなく行うことができ、
効率が良い。
【００４５】また、レーザアニール法等により所望の領
域のみに熱処理を行えば、前記所望の領域のみの内部応
力を変化させることも可能である。
【００４６】このようにして形成された導電膜が有する
内部応力は所望の内部応力となり、半導体膜に及ぼす応
力が低減できる。そして、このような導電膜を用いてＴ
ＦＴを作製すると、その電気的特性は良好なものとな
り、半導体装置の動作特性も大幅に向上し得る。
【００４７】［実施の形態３］本発明の実施形態につい
て、図２を用いて説明する。本実施形態では、不純物元
素を導入した後、熱処理を行うことにより内部応力を制
御する場合について説明する。
【００４８】まず、実施の形態１にしたがって、絶縁膜
１３の形成まで行う。
【００４９】次いで、絶縁膜１３上にスパッタ法、プラ
ズマＣＶＤ法等を用い、膜厚２５０〜６００ｎｍの導電
膜１７を形成する。ここでは、導電膜１７として単層構
造を用いた例を示したが、前記導電膜を２層以上積層さ
せた構造としても良い。
【００５０】しかしながら、スパッタ法により形成され
る前記導電膜１７は圧縮応力１５が強い場合がある。そ
のため、熱処理を行って、前記導電膜１７における内部
応力を変化させる。熱処理は、ファーネスアニール炉を
用いる熱アニール法、ＲＴＡ法、レーザアニール法等、
公知の方法を用いれば良い。（図２（Ｂ））
【００５１】続いて熱処理を行えば、前記導電膜１４に
おける内部応力が引っ張り応力であるなら増大し、圧縮
応力であるなら緩和する。（図２（Ｃ））熱処理は、フ
ァーネスアニール炉を用いた熱アニール法、レーザアニ
ール法、ＲＴＡ法等、公知の方法により行えばよい。例
えば、ファーネスアニール炉を用いた熱アニール法を行
うのであれば、温度５００〜１０００℃程度の窒素雰囲
気中に３分〜１２時間程度曝せばよい。もちろん、最適
な熱処理の条件は、導電膜の状態や所望とする内部応力
によっても異なる。
【００５２】さらに、不純物元素の導入を行って、内部
応力を変化させる。不純物元素の導入は、プラズマドー
ピング法、イオン注入法、またはイオンシャワードーピ
ング法などにより行えば良い。また、導入する不純物元
素は、ｎ型を付与する不純物元素、ｐ型を付与する不純
物元素、および希ガス元素から選ばれた一種または複数
種の元素を用い、加速電圧３０〜１２０ｋｅＶ、ドーズ
量を１×１０12〜９×１０16／ｃｍ2とし、ピークの濃
度が１×１０17〜１×１０22／ｃｍ3となるように行
う。（図２（Ｄ））また、熱処理を行った後に不純物元
素を導入することで、チャネリングにより、少ないドー
ズ量や低加速度の電圧で内部応力を変化させることがで
きる。
【００５３】このようにして形成された導電膜が有する
内部応力は所望の内部応力となり、半導体膜に及ぼす応
力が低減できる。そして、このような導電膜を用いてＴ
ＦＴを作製すると、その電気的特性は良好なものとな
り、半導体装置の動作特性も大幅に向上し得る。
【００５４】以上の構成でなる本発明について、以下に
示す実施例によりさらに詳細な説明を行うこととする。
【００５５】
【実施例】以下に本発明の実施例を説明するが、特にこ
れらの実施例に限定されないことはもちろんである。
【００５６】［実施例１］本発明の有効性を示すために
行った実験について説明する。なお、本実施例では導電
膜にＷ（タングステン）を、不純物元素としてＡｒを用
いたが、本発明は特にこれらに限定されるものではな
い。
【００５７】まず、合成石英基板１０上にスパッタ法に
よりＷを膜厚３００ｎｍで形成した。次いで、ＣＶＤ法
により膜厚７０ｎｍの窒化酸化珪素膜（組成比Ｓｉ＝３
２．８％、Ｏ＝６３．７％、Ｈ＝３．５％）を形成した
後、９５０℃で３０分の熱処理を行った。そして、窒化
酸化珪素膜を除去した。Ｗ上に窒化酸化珪素膜を形成し
たのは、熱処理によってＷがピーリングを起すことを防
止するためである。不純物元素の導入はイオンシャワー
ドーピング法により行い、その条件は表１に示す。ま
た、不純物元素の導入は、熱処理前、熱処理後、窒化酸
化珪素膜を除去後の３つの条件において行った。その結
果を図３に示す。ここでは、内部応力の変化が引っ張り
応力の増加であるときは＋とし、圧縮応力の増加である
ときは―としている。
【００５８】
【表１】
【００５９】図３より、Ａｒを導入すると、どの条件に
おいても内部応力は圧縮応力の方向へ変化していること
が分かる。熱処理後に不純物元素を導入すると、熱処理
によって結晶性が向上するため、不純物元素が膜中深く
まで導入しやすくなり、内部応力は圧縮応力の方向へ大
きく変化する。しかしながら、窒化酸化珪素膜を介して
Ａｒを導入すると、Ｗにおける実質的なＡｒの導入量が
少ないため、圧縮応力の方向への変化も小さい。
【００６０】続いて、図４に上記の実験における熱処理
前後での内部応力の変化を示す。また、不純物元素を導
入せず、熱処理のみを行った場合についても内部応力の
変化を調べた。図４より、加速電圧３０ｋｅＶでは、不
純物元素を導入しない場合よりも引っ張り応力の増加が
大きい。これは、不純物元素の導入によって圧縮応力が
増大した分、熱処理による引っ張り応力も増大したと考
えられる。また、８０ｋｅＶでは引っ張り応力の方向へ
の変化が小さいことから、加速電圧が高いと、膜中に十
分深くまで不純物元素が導入されるため、熱処理による
影響を受けにくいと考えられる。
【００６１】このように、不純物元素の導入によって内
部応力は圧縮応力が増加し、熱処理によって内部応力は
引っ張り応力が増加することが確認できた。つまり、不
純物元素の導入、もしくは不純物元素の導入および熱処
理の両方を行うことにより、内部応力を制御することが
可能となり、所望の内部応力を有する導電膜を得ること
ができる。
【００６２】［実施例２］本実施例では、本発明をＴＦ
Ｔのゲート電極に適用する場合について、図６を用いて
説明する。
【００６３】まず、基板１０上に下地絶縁膜１１を形成
する。基板１０としては、ガラス基板や石英基板や単結
晶シリコン基板、金属基板またはステンレス基板の表面
に絶縁膜を形成したものを用いてもよい。また、処理温
度に耐えうる耐熱性を有するプラスチック基板を用いて
もよい。
【００６４】また、下地絶縁膜１１としては、酸化珪素
膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から
成る下地絶縁膜１１を形成する。ここでは下地絶縁膜１
１として単層構造を用いる例を示しているが、前記絶縁
膜の２層以上積層させた構造を用いても良い。なお、下
地絶縁膜を形成しなくてもよい。本実施例では、膜厚１
５０ｎｍの酸化窒化珪素膜１１（組成比Ｓｉ＝３２％、
Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成する。
【００６５】次いで、下地絶縁膜１１上に半導体膜を形
成した後エッチングを行って半導体層２０、２１を得
る。ここで、半導体層２０はｎチャネル型ＴＦＴを形成
するものとし、半導体層２１はｐチャネル型ＴＦＴを形
成するものとする。半導体膜は、非晶質構造を有する半
導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、また
はプラズマＣＶＤ法等）により成膜した後、公知の結晶
化処理（レーザ結晶化法、熱結晶化法、またはニッケル
などの触媒を用いた熱結晶化法等）を行って結晶質半導
体膜を形成する。この半導体膜１２の厚さは２５〜２０
０ｎｍ（好ましくは３０〜１００ｎｍ）で形成する。半
導体膜の材料に限定はないが、好ましくは珪素または珪
素ゲルマニウム（ＳｉＧｅ）合金などで形成すると良
い。本実施例では、レーザ光を照射して結晶構造を有す
る半導体膜を形成し、パターニングを行って半導体層２
０、２１を形成する。
【００６６】そして、半導体層１２を覆う絶縁膜２２を
形成する。絶縁膜２２はプラズマＣＶＤ法またはスパッ
タ法を用い、厚さを４０〜１５０ｎｍとして珪素を含む
絶縁膜の単層または積層構造で形成する。なお、この絶
縁膜１３はゲート絶縁膜となる。本実施例では、プラズ
マＣＶＤ法により１１０ｎｍの厚さで酸化窒化珪素膜
（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２
％）で形成する。
【００６７】続いて、絶縁膜２２上にスパッタ法、プラ
ズマＣＶＤ法等を用い、膜厚２５０〜６００ｎｍの導電
膜２３を形成する。ここでは、導電膜２３として単層構
造を用いる例を示したが、前記導電膜２３を２層以上積
層させた構造としても良い。また、導電膜としてはＴ
ａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ば
れた元素、または前記元素を主成分とする合金材料若し
くは化合物材料で形成してもよい。また、リン等の不純
物元素を導入した多結晶珪素膜に代表される半導体膜を
用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよ
い。本実施例では、スパッタ法により、膜厚４００ｎｍ
のＴａ膜を形成する。また、スパッタ法で形成される膜
は圧縮応力を有することが多い。
【００６８】次いで、フォトリソグラフィ法を用いたパ
ターニング処理により、前記導電膜２３にエッチング処
理を行って、第１の導電膜２４および第２の導電膜２５
を形成する。（図６（Ｂ））
【００６９】そして、第１の不純物元素の導入を行っ
て、半導体膜に不純物領域２７を形成する。不純物元素
の導入は、プラズマドーピング法、イオン注入法、イオ
ンシャワードーピング法などにより行えばよい。本実施
例ではｎ型を付与する不純物元素として、Ａｓを用い
る。また、第１の不純物元素の導入では、第２の不純物
元素の導入で導入される不純物元素の量より、第１の不
純物元素の導入での導入量を多くしておく。第１の不純
物元素の導入を行うことで、ｎチャネル型ＴＦＴとして
機能するための不純物領域２７が形成されるが、第１の
導電膜２４および第２の導電膜２５にもＡｓが導入さ
れ、圧縮応力１５は増大する。
【００７０】続いて、第２の不純物元素の導入を行っ
て、半導体膜に不純物領域２８を形成する。このとき、
ｎチャネル型ＴＦＴを形成する半導体層２０はレジスト
から成るマスク２６ｂによって覆われているため、不純
物元素は導入されない。本実施例ではｐ型を付与する不
純物元素として、Ｂを用いる。第２の不純物元素の導入
を行うことで、ｐチャネル型ＴＦＴとして機能するため
の不純物領域２８が形成されるが、第２の導電膜２５に
もＢが導入され、前記第２の導電膜２５の圧縮応力１５
はさらに増大する。
【００７１】このようにして、不純物領域が形成され、
また、前記第２の導電膜２５には前記第１の導電膜２４
よりも不純物元素が多く導入されている。
【００７２】続いて、熱処理を行うと、半導体膜の結晶
性の回復および不純物元素の活性化が行われる。また、
前記熱処理により、第１の導電膜２４および第２の導電
膜２５における内部応力も変化する。しかしながら、前
記第１の導電膜２４および前記第２の導電膜２５に導入
された不純物元素の量が異なるため、熱処理後の内部応
力も異なる。第１の導電膜２４は不純物元素の導入量が
少ないため、熱処理によって、引っ張り応力の増加の方
向１６へ大きく変化し、前記第１の導電膜２４における
内部応力は引っ張り応力となる。そのため、ｎチャネル
型ＴＦＴを形成する半導体膜が受ける応力は引っ張り応
力となる。また、第２の導電膜２５は不純物元素の導入
量が多いため、熱処理によって、内部応力はあまり変化
せず、前記第２の導電膜２５における内部応力は圧縮応
力となる。そのため、ｎチャネル型ＴＦＴを形成する半
導体膜が受ける応力は圧縮応力となる。
【００７３】このようにして、導電膜の内部応力を制御
して、ｎチャネル型ＴＦＴを形成する半導体膜が受ける
応力を引っ張り応力とし、ｐチャネル型ＴＦＴを形成す
る半導体膜が受ける応力を圧縮応力とすることができ
る。そして、このような半導体膜を用いてＴＦＴを作製
すると、その電気的特性は良好なものとなり、半導体装
置の動作特性も大幅に向上し得る。
【００７４】［実施例３］本実施例では、本発明をＴＦ
Ｔの配線に適用した場合について、図７を用いて説明す
る。
【００７５】基板上に下地絶縁膜を形成し、前記下地絶
縁膜上に半導体層を形成し、前記半導体層を覆って絶縁
膜を形成し、前記半導体層上に前記絶縁膜を介して導電
層を形成した後、該導電層をマスクとして前記半導体膜
に不純物元素を導入する。また、実施例２で示す方法に
従ってもよい。
【００７６】続いて、無機絶縁膜材料または有機絶縁物
材料から成る層間絶縁膜２９を形成する。本実施例で
は、層間絶縁膜２９を単層構造としているが、２層以上
の積層構造としても良い。
【００７７】そして、各不純物領域とそれぞれ電気的に
接続する導電膜を形成する。導電膜は引っ張り応力が強
い場合がある。そのため、不純物元素を導入して、前記
導電膜の内部応力を圧縮応力の増加の方向へ変化させ
る。このような方法で内部応力を制御し、±１ＧＰａ以
下の内部応力を有する導電膜を形成することができ、パ
ターニングを行って配線３１〜３３を形成するときに、
配線パターンがずれることを防ぐ。
【００７８】また、このようにして形成された導電層が
有する内部応力は±１ＧＰａ以下のものとなり、層間絶
縁膜や半導体膜に及ぼす応力を低減することが可能とな
る。そして、このような導電層を用いてＴＦＴを作製す
ると、その電気的特性は良好なものとなり、半導体装置
の動作特性も大幅に向上し得る。
【００７９】［実施例４］本実施例では、実施例２とは
異なる構造のＴＦＴのゲート電極に本発明を適用した場
合について、図８を用いて説明する。
【００８０】まず、基板１０上に導電膜３５を形成す
る。基板１０としては、ガラス基板や石英基板や単結晶
シリコン基板、金属基板またはステンレス基板の表面に
絶縁膜を形成したものを用いてもよい。また、処理温度
に耐えうる耐熱性を有するプラスチック基板を用いても
よい。
【００８１】また、導電膜３５としては、スパッタ法、
プラズマＣＶＤ法等を用い、膜厚２５０〜６００ｎｍの
導電膜２０を形成した後、フォトリソグラフィ法により
パターニング処理を行って形成する。ここでは、導電膜
３５として単層構造を用いる例を示したが、前記導電膜
を２層以上積層させた構造としても良い。また、導電膜
としてはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎ
ｄから選ばれた元素、または前記元素を主成分とする合
金材料若しくは化合物材料で形成してもよい。また、リ
ン等の不純物元素を導入した多結晶珪素膜に代表される
半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用
いてもよい。本実施例では、スパッタ法により、膜厚４
００ｎｍのＡｌ−Ｔｉ膜を形成する。
【００８２】続いて、不純物元素を導入して、導電膜に
おける内部応力を圧縮応力の増加の方向１５へ変化させ
る。これは後工程における熱処理によって、導電膜にお
ける内部応力が引っ張り応力の増加の方向へ変化するの
で、前記内部応力を緩和させるために予め行っておく処
理である。
【００８３】そして、導電膜３５を覆う絶縁膜３６を形
成する。絶縁膜３６はプラズマＣＶＤ法またはスパッタ
法を用い、厚さを４０〜１５０ｎｍとして珪素を含む絶
縁膜の単層または積層構造で形成する。なお、この絶縁
膜３６はゲート絶縁膜となる。本実施例では、プラズマ
ＣＶＤ法により１１０ｎｍの厚さで酸化窒化珪素膜（組
成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）
で形成する。
【００８４】次いで、絶縁膜３６上に半導体膜３７を形
成する。半導体膜３７は、非晶質構造を有する半導体膜
を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラ
ズマＣＶＤ法等）により成膜した後、公知の結晶化処理
（レーザ結晶化法、熱結晶化法、またはニッケルなどの
触媒を用いた熱結晶化法等）を行って結晶質半導体膜を
形成する。この半導体膜３７の厚さは２５〜２００ｎｍ
（好ましくは３０〜１００ｎｍ）で形成する。半導体膜
の材料に限定はないが、好ましくは珪素または珪素ゲル
マニウム（ＳｉＧｅ）合金などで形成すると良い。本実
施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質
珪素膜を成膜した後、ニッケルを含む溶液を非晶質珪素
膜上に保持させる。この非晶質珪素膜に脱水素化（５０
０℃、１時間）を行った後、熱結晶化（５５０℃、４時
間）を行う。熱処理によって半導体膜３７は結晶構造を
有する半導体膜となる。また、予め不純物元素が導入し
てあるため、導電膜３５における内部応力の変化量は小
さくてすむ。
【００８５】このようにして形成された導電膜が有する
内部応力は所望の内部応力となり、半導体膜に及ぼす応
力が低減できる。そして、このような導電膜を用いてＴ
ＦＴを作製すると、その電気的特性は良好なものとな
り、半導体装置の動作特性も大幅に向上し得る。
【００８６】［実施例５］本実施例では、本発明を絶縁
ゲート型電界効果トランジスタ（ＭＯＳＦＥＴまたはＩ
ＧＦＥＴ）に適用してＣＭＯＳ回路を構成した場合の例
について図２１〜図２３を用いて説明する。
【００８７】まず、単結晶シリコン基板４０１を用意
し、不純物元素を注入してＰ型ウェル４０２、Ｎ型ウェ
ル４０３を形成する。単結晶シリコン基板はＰ型であっ
てもＮ型であっても良い。この様な構成はいわゆるツイ
ンタブ構造であり、ウェル濃度は１×１０18／ｃｍ3以
下（代表的には１×１０16〜５×１０17／ｃｍ3）で形
成される。
【００８８】次に、公知のＬＯＣＯＳ法などにより選択
酸化を行い、フィールド酸化膜４０４を形成した後、熱
酸化工程によってシリコン表面に３０ｎｍ厚の酸化膜
（後のゲート絶縁膜）４０５を形成する。（図２１
（Ａ））
【００８９】次に、第１のゲート電極４０６および第２
のゲート電極４０７を形成する。本実施例ではゲート電
極を構成する材料として導電性を有するシリコン膜を用
いるが、他にもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃ
ｒ、Ｎｄから選ばれた元素、または前記元素を主成分と
する合金材料若しくは化合物材料を用いることができ
る。
【００９０】前記第１のゲート電極４０６および前記第
２のゲート電極４０７の形成後、ｐチャネル型ＭＯＳＦ
ＥＴとなる領域（図面向かって右側）をレジストマスク
４０８で覆い、単結晶シリコン基板４０１に対してｎ型
を付与する不純物元素を導入する。（図２１（Ｂ））不
純物元素の導入の方法は、レーザドーピング法、プラズ
マドーピング法、イオン注入法およびイオンシャワード
ーピング法のいずれかの方法を用い、濃度が５×１０18
〜 1×１０19／ｃｍ3となる様に導入する。本実施例で
は、ｎ型を付与する不純物元素として、Ａｓを用いる。
こうして形成される不純物領域４１０、４１１の一部
（チャネル形成領域と接する側の端部）は後にｎチャネ
ル型ＭＯＳＦＥＴのＬＤＤ領域として機能する。
【００９１】次に、ｎチャネル型ＭＯＳＦＥＴとなる領
域をレジストマスク４１２で覆う。そして、単結晶シリ
コン基板４０１に対してｐ型を付与する不純物元素を導
入する。（図２１（Ｃ））本実施例では、ｎ型を付与す
る不純物元素として、Ｂ（ボロン）を用いる。このよう
にして、後にｐチャネル型ＭＯＳＦＥＴのＬＤＤ領域と
して機能する不純物領域４１４、４１５を形成する。
【００９２】図２１（Ｃ）の状態が得られたら、次に酸
化珪素膜（図示せず）を堆積してエッチバックを行い、
サイドウォール４１６、４１７を形成する。（図２２
（Ａ））
【００９３】次に、再びｐチャネル型ＭＯＳＦＥＴとな
る領域をレジストマスク４１８で覆い、ｎ型を付与する
不純物元素を 1×１０20／ｃｍ3の濃度で導入する。こ
うしてソース領域４１９、ドレイン領域４２０が形成さ
れ、サイドウォール４１６の下にはＬＤＤ領域４２１が
形成される。（図２２（Ｂ））
【００９４】同様に、ｎチャネル型ＭＯＳＦＥＴとなる
領域をレジストマスク４２２で覆い、ｐ型を付与する不
純物元素を１×１０20／ｃｍ3の濃度で導入する。こう
してドレイン領域４２３、ソース領域４２４が形成さ
れ、サイドウォール４１７の下にはＬＤＤ領域４２５が
形成される。（図２２（Ｃ））さらに、レジストマスク
４２２で覆ったまま、希ガス元素から選ばれた一種また
は複数種の元素を導入する。このようにして、第２のゲ
ート電極４０７に第１のゲート電極４０６よりも不純物
元素を多量に導入する。これにより、前記第２のゲート
電極４０７の圧縮応力は前記第１のゲート電極４０６よ
り強く、ｐチャネル型ＭＯＳＦＥＴにおけるチャネル形
成領域が受ける圧縮応力も、ｎチャネル型ＭＯＳＦＥＴ
におけるチャネル形成領域が受ける応力よりも強くな
る。
【００９５】図２２（Ｃ）の状態が得られたら、第１の
熱処理を行い、導入した不純物元素の活性化を行う。
【００９６】続いて、チタン膜を成膜して第２の熱処理
を行い、ソース領域、ドレイン領域およびゲート電極の
表面にチタンシリサイド層４２６を形成する。勿論、他
の金属膜を用いた金属シリサイドを形成することもでき
る。シリサイド層を形成した後、チタン膜は除去する。
【００９７】前記第１の熱処理および前記第２の熱処理
により、第１のゲート電極４０６および第２のゲート電
極４０７の内部応力も変化するが、第２のゲート電極４
０７は第１のゲート電極４０６より不純物元素の導入量
が多いため、内部応力の変化は小さい。そのため、第２
のゲート電極４０７の圧縮応力は第１のゲート電極４０
６より強く、ｐチャネル型ＭＯＳＦＥＴにおけるチャネ
ル形成領域が受ける圧縮応力も、ｎチャネル型ＭＯＳＦ
ＥＴにおけるチャネル形成領域が受ける応力よりも強
い。
【００９８】次に、層間絶縁膜４２７を形成し、コンタ
クトホールを開けてソース電極４２８、４２９、ドレイ
ン電極４３０を形成する。勿論、電極形成後に水素化を
行うことも有効である。
【００９９】以上の様な工程によって、図２３に示す様
なＣＭＯＳ回路を得ることができる。ゲート電極の内部
応力が制御されたＣＭＯＳ回路の電気的特性は、良好な
ものとなり、半導体装置の動作特性も大幅に向上し得
る。
【０１００】［実施例６］本実施例ではアクティブマト
リクス基板の作製方法について図９〜図８を用いて説明
する。本明細書ではＣＭＯＳ回路、及び駆動回路と、画
素ＴＦＴ、保持容量とを有する画素部を同一基板上に形
成された基板を、便宜上アクティブマトリクス基板と呼
ぶ。
【０１０１】まず、本実施例ではコーニング社の＃７０
５９ガラスや＃１７３７ガラスなどに代表されるバリウ
ムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス
などのガラスからなる基板５０１を用いる。なお、基板
５０１としては、石英基板や単結晶シリコン基板、金属
基板またはステンレス基板の表面に絶縁膜を形成したも
のを用いても良い。また、本実施例の処理温度に耐えう
る耐熱性が有するプラスチック基板を用いてもよい。本
実施例では合成石英ガラス基板を用いる。
【０１０２】次いで、石英基板５０１上に下部遮光膜を
形成する。まず、酸化珪素膜、窒化珪素膜または酸化窒
化珪素膜などの絶縁膜から成る膜厚１０〜１５０ｎｍ
（好ましくは５０〜１００ｎｍ）の下地膜を形成する。
そして、本実施例の処理温度に耐え得るＴａ、Ｗ、Ｃ
ｒ、Ｍｏ等の導電性材料およびその積層構造により３０
０nm程度の膜厚で下部遮光膜を形成する。前記下部遮光
膜はゲート配線としての機能も有する。本実施例では膜
厚７５ｎｍの結晶質珪素膜を形成し、続いて膜厚１５０
ｎｍのＷＳｉｘ（x＝２．０〜２．８）を成膜した後、
不要な部分をエッチングして下部遮光膜５０３を形成す
る。なお、本実施例では、下部遮光膜５０３として単層
構造を用いるが、前記絶縁膜を２層以上積層させた構造
を用いても良い。
【０１０３】そして基板５０１および下部遮光膜５０３
上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜など
の絶縁膜から成る膜厚１０〜６５０ｎｍ（好ましくは５
０〜６００ｎｍ）の下地膜５０４を形成する。本実施例
では下地膜５０４として単層構造を用いるが、前記絶縁
膜を２層以上積層させた構造を用いても良い。本実施例
では、下地膜５０４としては、プラズマＣＶＤ法を用
い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜
される膜厚５８０ｎｍの酸化窒化珪素膜５０４（組成比
Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）
を３５０℃にて形成する。
【０１０４】次いで、下地膜５０４上に半導体膜５０５
を形成する。半導体膜５０５は、非晶質構造を有する半
導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、また
はプラズマＣＶＤ法等）により、２５〜８０ｎｍ（好ま
しくは３０〜６０ｎｍ）の厚さで形成する。半導体膜の
材料に限定はないが、好ましくは珪素または珪素ゲルマ
ニウム（ＳｉＧｅ）合金などで形成すると良い。
【０１０５】そして、ニッケルなどの触媒を用いた熱結
晶化法を行って、半導体膜を結晶化する。また、ニッケ
ルなどの触媒を用いた熱結晶化法の他に、公知の結晶化
処理（レーザ結晶化法、熱結晶化法等）を組み合わせて
行ってもよい。本実施例では、酢酸ニッケル溶液（重量
換算濃度１０ｐｐｍ、体積５ｍｌ）をスピンコートによ
り膜上全面に塗布して金属含有層４０５を形成し、温度
６００度の窒素雰囲気中に１２時間曝す。
【０１０６】また、レーザ結晶化法も適用する場合に
は、パルス発振型または連続発光型のエキシマレーザや
ＹＡＧレーザ、ＹＶＯ4レーザ等を用いることができ
る。これらのレーザを用いる場合には、レーザ発振器か
ら放射されたレーザビームを光学系で線状に集光し半導
体膜に照射する方法を用いると良い。結晶化の条件は実
施者が適宣選択するものであるが、エキシマレーザを用
いる場合はパルス発振周波数３００Ｈｚとし、レーザー
エネルギー密度を１００〜８００mJ/cm2(代表的には２
００〜７００mJ/cm2)とする。また、ＹＡＧレーザを用
いる場合にはその第２高調波を用いパルス発振周波数１
〜３００Ｈｚとし、レーザーエネルギー密度を３００〜
１０００mJ/cm2(代表的には３５０〜８００mJ/cm2)とす
ると良い。そして幅１００〜１０００μｍ、例えば４０
０μｍで線状に集光したレーザビームを基板全面に渡っ
て照射し、この時の線状レーザビームの重ね合わせ率
（オーバーラップ率）を５０〜９８％として行ってもよ
い。
【０１０７】続いて、活性領域となる半導体層から、結
晶化を助長するために用いた金属元素を除去または低減
するために、ゲッタリングを行う。ゲッタリングについ
ては特開平１０−２７０３６３号公報に開示している方
法を適用すればよい。本実施例では、マスクとして、膜
厚５０ｎｍの酸化珪素膜を形成し、パターニングを行っ
て、所望の形状の酸化珪素膜５０６ａ〜５０６ｄを得
る。そして、半導体膜に選択的に１５族に属する元素
（代表的にはＰ（リン））を導入し、熱処理を行うこと
で、半導体層から金属元素を除去または半導体特性に影
響しない程度にまで低減することができる。このように
して作製した活性領域を有するＴＦＴはオフ電流値が下
がり、結晶性が良いことから高い電界効果移動度が得ら
れ、良好な特性を達成することができる。
【０１０８】そして、結晶質半導体膜にエッチングを行
って、半導体層５０７ａ〜５１０ａを形成する。（図９
（Ｄ））
【０１０９】次に、マスク５０６ａ〜５０６ｄを除去
し、新たに絶縁膜５１１を形成して半導体膜の結晶性を
向上させるために熱処理を行って、半導体層の上部を熱
酸化させるのが望ましい。本実施例では、減圧ＣＶＤ装
置で２０ｎｍの酸化珪素膜を成膜した後、ファーネスア
ニール炉で熱処理を行う。この処理により、半導体層５
０７ａ〜５１０ａの上部は酸化される。そして、酸化珪
素膜および半導体層の酸化した部分をエッチングする
と、結晶性の向上した半導体層５０７ｂ〜５１０ｂが得
られる。
【０１１０】半導体層５０７ｂ〜５１０ｂを形成した
後、ＴＦＴのしきい値を制御するために微量な不純物元
素（ボロンまたはリン）を導入してもよい。
【０１１１】次いで、半導体層５０７ｂ〜５１０ｂを覆
う第１のゲート絶縁膜５１１を形成する。第１のゲート
絶縁膜５１１はプラズマＣＶＤ法またはスパッタ法を用
い、厚さを２０〜１５０ｎｍとして珪素を含む絶縁膜で
形成する。本実施例では、プラズマＣＶＤ法により３５
ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ
＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。もちろ
ん、ゲート絶縁膜は酸化窒化珪素膜に限定されるもので
なく、他の珪素を含む絶縁膜を用いても良い。
【０１１２】また、酸化珪素膜を用いる場合には、プラ
ズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）
とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜
４００℃とし、高周波（１３．５６MHz）電力密度０．
５〜０．８W/cm2で放電させて形成することができる。
このようにして作製される酸化珪素膜は、その後４００
〜５００℃の熱アニールによりゲート絶縁膜として良好
な特性を得ることができる。
【０１１３】そして、前記ゲート絶縁膜を部分的にエッ
チングして、保持容量の電極の一方となる半導体層５１
０ａを露出させ、該半導体層５１０ａに不純物元素を導
入する。（図１０（Ｂ））このとき、他の領域にはレジ
スト５１３が形成されており、不純物元素は導入されな
い。本実施例では、不純物元素としてＰ（リン）を用
い、加速電圧１０ｋｅＶ、ドーズ量５×１０14/ｃｍ2と
して不純物元素を導入する。
【０１１４】続いて、第２のゲート絶縁膜５１２を形成
する。第２のゲート絶縁膜５１２はプラズマＣＶＤ法ま
たはスパッタ法を用い、厚さを２０〜１５０ｎｍとして
珪素を含む絶縁膜で形成する。本実施例では、プラズマ
ＣＶＤ法により５０ｎｍの厚さで酸化窒化珪素膜（組成
比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で
形成した。もちろん、ゲート絶縁膜は酸化窒化珪素膜に
限定されるものでなく、他の珪素を含む絶縁膜を用いて
も良い。
【０１１５】そして、下部遮光膜と接続するコンタクト
を形成した後、膜厚２０〜１００ｎｍの第１の導電膜５
１５と、膜厚１００〜４００ｎｍの第２の導電膜５１６
ａとを積層形成する。本実施例では、膜厚３０ｎｍのＴ
ａＮ膜からなる第１の導電膜５１５と、膜厚３７０ｎｍ
のＷ膜からなる第２の導電膜５１６ａを積層形成する。
ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用
い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜
は、Ｗのターゲットを用いたスパッタ法で形成する。そ
の他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶ
Ｄ法で形成することもできる。いずれにしてもゲート電
極として使用するためには低抵抗化を図る必要があり、
Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望まし
い。
【０１１６】なお、本実施例では、第１の導電膜５１５
をＴａＮ、第２の導電膜５１６ａをＷとしているが、特
に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、
Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を
主成分とする合金材料若しくは化合物材料で形成しても
よい。また、リン等の不純物元素を導入した結晶質珪素
膜に代表される半導体膜を用いてもよい。また、ＡｇＰ
ｄＣｕ合金を用いてもよい。また、第１の導電膜をタン
タル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組
み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形
成し、第２の導電膜をＷ膜とする組み合わせ、第１の導
電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電
膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タン
タル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とす
る組み合わせとしてもよい。
【０１１７】ここで、第２の導電膜５１６ａにおける内
部応力を所望のものとするために、第３の不純物元素の
導入を行う。不純物元素の導入はプラズマドーピング
法、イオン注入法、またはイオンシャワードーピング法
で行えば良い。これにより、圧縮応力の増加の方向へ変
化し、所望の内部応力を有する第２の導電膜５１６ｂを
形成することができる。（図１０（Ｄ））本実施例で
は、加速電圧７０ｋｅＶとし、Ａｒを用いて不純物元素
を導入する。
【０１１８】次に、フォトリソグラフィ法を用いてレジ
ストからなるマスク（図示せず）を形成し、電極及び配
線を形成するためのエッチング処理を行う。本実施例で
はエッチング条件として、ＩＣＰ（Inductively Couple
d Plasma：誘導結合型プラズマ）エッチング法を用い、
エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それ
ぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）と
し、１Paの圧力でコイル型の電極に５００ＷのＲＦ（1
3.56MHz）電力を投入してプラズマを生成してエッチン
グを行った。基板側（試料ステージ）にも１５０ＷのＲ
Ｆ（13.56MHz）電力を投入し、実質的に負の自己バイア
ス電圧を印加する。
【０１１９】そして、第４の不純物元素の導入を行い、
半導体層にｎ型を付与する不純物元素を導入する。（図
１１（Ａ））不純物元素を導入するときの条件は１×１
０13〜５×１０14/cm2とし、加速電圧を３０〜８０ｋｅ
Ｖとして行う。本実施例ではドーズ量を１．５×１０13
／cm2とし、加速電圧を６０ｋｅＶとして行う。ｎ型を
付与する不純物元素として１５族に属する元素、典型的
にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここで
はリン（Ｐ）を用いる。この場合、導電層５１７〜５２
１がｎ型を付与する不純物元素に対するマスクとなり、
自己整合的に低濃度不純物領域５２３〜５２４が形成さ
れる。低濃度不純物領域５２３〜５２４には１×１０18
〜１×１０20/cm3の濃度範囲でｎ型を付与する不純物元
素を添加する。ここで、ｐチャネル型ＴＦＴを形成する
半導体層にはレジストによるマスク５２２が形成されて
おり、ｎ型を付与する不純物元素は導入されない。
【０１２０】次いで、レジストからなるマスクを除去
し、新たにマスクを形成して、図１１（Ｂ）に示すよう
に、第５の不純物元素の導入を行う。不純物元素を導入
しするときの条件はドーズ量を１×１０13〜１×１０15
/cm2とし、加速電圧を３０〜１２０ｋｅＶとして行う。
このとき、ｐチャネル型ＴＦＴを形成する半導体層にｎ
型を付与する不純物元素を導入しないためにマスク５２
５ｂを形成し、また、ｎチャネル型ＴＦＴを形成するた
めの半導体層に選択的に高濃度不純物領域を形成するた
めにマスク５２５ａ、５２５ｃを形成する。本実施例で
はドーズ量を２×１０15／ｃｍ2とし、加速電圧を５０
ｋｅＶとして行った。こうして、高濃度不純物領域５２
６、５２９が形成される。
【０１２１】次いで、レジストからなるマスクを除去し
た後、新たにレジストからなるマスク５３２ａおよび５
３２ｂを形成して、図１１（Ｃ）に示すように、第６の
不純物元素の導入を行う。この第６の不純物元素の導入
により、ｐチャネル型ＴＦＴの活性層となる半導体層に
前記一導電型とは逆の導電型を付与する不純物元素が添
加された不純物領域５３３を形成する。第２の導電層５
１８を不純物元素に対するマスクとして用い、ｐ型を付
与する不純物元素を添加して自己整合的に不純物領域を
形成する。本実施例では、不純物領域５３３はジボラン
（Ｂ2Ｈ6）を用いたイオンシャワードーピング法で形成
する。イオンシャワードーピング法の条件はドーズ量を
１×１０13〜１×１０14/cm2とし、加速電圧を３０〜１
２０ｋｅＶとして行う。この第６の不純物元素の導入の
際には、ｎチャネル型ＴＦＴを形成する半導体層はレジ
ストからなるマスク５３２ａおよび５３２ｂで覆われて
いる。
【０１２２】次いで、レジストからなるマスクを除去
し、新たにマスクを形成して、図１２（Ａ）に示すよう
に、第７の不純物元素の導入を行う。不純物元素を導入
するときの条件はドーズ量を１×１０13〜１×１０15/c
m2とし、加速電圧を２０〜１２０ｋｅＶとして行う。こ
のとき、ｎチャネル型ＴＦＴを形成する半導体層にｐ型
を付与する不純物元素を導入しないためにマスク５３４
ａ、５３４ｃを形成し、また、ｐチャネル型ＴＦＴを形
成するための半導体層に選択的に高濃度不純物領域を形
成するためにマスク５３４ｂを形成する。本実施例では
ドーズ量を１×１０15／ｃｍ2とし、加速電圧を４０ｋ
ｅＶとして行う。こうして、高濃度不純物領域５３５が
形成される。
【０１２３】以上までの工程で、それぞれの半導体層に
高濃度不純物領域および低濃度不純物領域が形成され
る。
【０１２４】次いで、レジストからなるマスク５３４を
除去して第１の層間絶縁膜５３８を形成する。この第１
の層間絶縁膜５３８としては、プラズマＣＶＤ法または
スパッタ法を用い、厚さを１００〜２００ｎｍとして珪
素を含む絶縁膜で形成する。本実施例では、プラズマＣ
ＶＤ法により膜厚１５０ｎｍの酸化窒化珪素膜を形成し
た。もちろん、第１の層間絶縁膜５３８は酸化窒化珪素
膜に限定されるものでなく、他の珪素を含む絶縁膜を単
層または積層構造として用いても良い。
【０１２５】次いで、図１２（Ｂ）に示すように、熱処
理を行って、半導体層の結晶性の回復、それぞれの半導
体層に添加された不純物元素の活性化を行う。この熱処
理はファーネスアニール炉を用いる熱アニール法で行
う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、
好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜
７００℃、代表的には５００〜５５０℃で行えばよく、
本実施例では５５０℃、４時間の熱処理で活性化処理を
行った。なお、熱アニール法の他に、レーザアニール
法、またはラピッドサーマルアニール法（ＲＴＡ法）を
適用することができる。
【０１２６】また、第１の層間絶縁膜を形成する前に熱
処理を行っても良い。ただし、用いた配線材料が熱に弱
い場合には、本実施例のように配線等を保護するため層
間絶縁膜（珪素を主成分とする絶縁膜、例えば窒化珪素
膜）を形成した後で熱処理を行うことが好ましい。
【０１２７】そして、熱処理（３００〜５５０℃で１〜
１２時間の熱処理）を行うと水素化を行うことができ
る。この工程は第１の層間絶縁膜４６１に含まれる水素
により半導体層のダングリングボンドを終端する工程で
ある。もちろん、第１の層間絶縁膜の存在に関係なく半
導体層を水素化することもできる。水素化の他の手段と
して、プラズマ水素化（プラズマにより励起された水素
を用いる）や、３〜１００％の水素を含む雰囲気中で３
００〜４５０℃で１〜１２時間の熱処理を行っても良
い。
【０１２８】次いで、第１の層間絶縁膜５３８上に無機
絶縁膜材料または有機絶縁物材料から成る第２の層間絶
縁膜５３９を形成する。本実施例では、膜厚１μｍの窒
化酸化珪素膜を形成する。
【０１２９】そして、駆動回路５５５において、各不純
物領域とそれぞれ電気的に接続する配線５４０〜５４２
を形成する。また、画素部５５６においては、ソース配
線５４３、５４５、ドレイン電極５４４を形成する。な
お、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５
００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜
をパターニングして形成する。
【０１３０】図１３にここまで作製された状態の上面図
を示す。なお、図９〜図１２に対応する部分には同じ符
号を用いている。図１２（Ｃ）中の鎖線Ａ−Ａ’は図１
３中の鎖線Ａ―Ａ’で切断した断面図に対応している。
また、図１２（Ｃ）中の鎖線Ｂ−Ｂ’は図１３中の鎖線
Ｂ―Ｂ’で切断した断面図に対応している。
【０１３１】次いで、第２の層間絶縁膜５３９上に無機
絶縁膜材料または有機絶縁物材料から成る第３の層間絶
縁膜５６０を形成する。本実施例では、膜厚１．８μｍ
の窒化酸化珪素膜を形成する。
【０１３２】第３の層間絶縁膜５３９上にＡｌ、Ｔｉ、
Ｗ、Ｃｒ、または黒色樹脂等の高い遮光性を持つ膜を所
望の形状にパターニングして遮光膜５６１、５６２を形
成する。この遮光膜５６１、５６２は画素の開口部以外
を遮光するように網目状に配置する。さらに、この遮光
膜１１７を覆うように第４の層間絶縁膜５６３を無機絶
縁材料により形成する。
【０１３３】そして、接続配線５４４に通じるコンタク
トホールを形成し、ＩＴＯ等の透明導電膜を１００nm厚
形成し、所望の形状にパターニングすることで画素電極
５６４、５６５を形成する。
【０１３４】以上の様にして、ｎチャネル型ＴＦＴ５５
１とｐチャネル型ＴＦＴ５５２を有する駆動回路５５５
と、画素ＴＦＴ５５３、保持容量５５４とを有する画素
部５５６が同一基板上に形成されたアクティブマトリク
ス基板が完成する。
【０１３５】このようにして形成されたゲート電極が有
する内部応力は所望の内部応力となり、半導体膜に及ぼ
す応力が低減できる。そして、このようなゲート電極を
用いてＴＦＴを作製すると、その電気的特性は良好なも
のとなり、半導体装置の動作特性も大幅に向上し得る。
【０１３６】なお、本実施例は実施例２または実施例３
と自由に組み合わせることが可能である。もちろん、実
施例４で形成するＴＦＴや実施例５で形成するＭＯＳＦ
ＥＴを用いてアクティブマトリクス基板を作製すること
も可能である。
【０１３７】［実施例７］本実施例では、実施例６で作
製したアクティブマトリクス基板から、反射型液晶表示
装置を作製する工程を以下に説明する。説明には図１５
を用いる。
【０１３８】まず、実施例６に従い、図１４（Ｂ）の状
態のアクティブマトリクス基板を得た後、前記アクティ
ブマトリクス基板上、少なくとも画素電極５６４、５６
５上に配向膜５６７を形成しラビング処理を行う。な
お、本実施例では配向膜５６７を形成する前に、アクリ
ル樹脂膜等の有機樹脂膜をパターニングすることによっ
て基板間隔を保持するための柱状のスペーサ５７２を所
望の位置に形成した。また、柱状のスペーサに代えて、
球状のスペーサを基板全面に散布してもよい。
【０１３９】次いで、対向基板５６９を用意する。次い
で、対向基板５６９上に着色層５７０、平坦化膜５７３
を形成する。
【０１４０】次いで、平坦化膜５７３上に透明導電膜か
らなる対向電極５７６を少なくとも画素部に形成し、対
向基板の全面に配向膜５７４を形成し、ラビング処理を
施した。
【０１４１】そして、画素部と駆動回路が形成されたア
クティブマトリクス基板と対向基板とをシール材５６８
で貼り合わせる。シール材５６８にはフィラーが混入さ
れていて、このフィラーと柱状スペーサによって均一な
間隔を持って２枚の基板が貼り合わせられる。その後、
両基板の間に液晶材料５７５を注入し、封止剤（図示せ
ず）によって完全に封止する。液晶材料５７５には公知
の液晶材料を用いれば良い。このようにして図１５に示
す反射型液晶表示装置が完成する。そして、必要があれ
ば、アクティブマトリクス基板または対向基板を所望の
形状に分断する。さらに、対向基板のみに偏光板（図示
しない）を貼りつけた。そして、公知の技術を用いてＦ
ＰＣを貼りつけた。
【０１４２】以上のようにして作製される液晶表示装置
は、ゲート電極の内部応力が所望のものに制御されてい
ることから、半導体膜に及ぼす応力も低減することが可
能となり、前記液晶表示装置の動作特性も大幅に向上し
得る。そして、このような液晶表示装置は各種電子機器
の表示部として用いることができる。
【０１４３】なお、本実施例は実施例２または実施例３
または実施例６と自由に組み合わせることが可能であ
る。
【０１４４】［実施例８］本実施例では、本発明を用い
て発光装置を作製した例について説明する。本明細書に
おいて、発光装置とは、基板上に形成された発光素子を
該基板とカバー材の間に封入した表示用パネルおよび該
表示用パネルにＩＣ（Integrated Circuit）を実装した
表示用モジュールを総称したものである。なお、発光素
子は、電場を加えることで発生するルミネッセンス（El
ectro Luminescence）が得られる有機化合物を含む層
（発光層）と陽極層と、陰極層とを有する。また、有機
化合物におけるルミネッセンスには、一重項励起状態か
ら基底状態に戻る際の発光（蛍光）と三重項励起状態か
ら基底状態に戻る際の発光（リン光）があり、これらの
うちどちらか、あるいは両方の発光を含む。
【０１４５】図１６は本実施例の発光装置の断面図であ
る。図１６において、基板７００上に設けられた駆動回
路は図１６のＣＭＯＳ回路を用いて形成される。従っ
て、構造の説明はｎチャネル型ＴＦＴ５５１とｐチャネ
ル型ＴＦＴ５５２の説明を参照すれば良いが、ｎチャネ
ル型ＴＦＴ５５１とｐチャネル型ＴＦＴ５５２のゲート
電極にＡｒを導入することで内部応力を制御しており、
半導体膜に及ぼす応力を低減してある。そのため、ＴＦ
Ｔの電気的特性を向上させることが可能となっている。
なお、本実施例ではシングルゲート構造としているが、
ダブルゲート構造もしくはトリプルゲート構造であって
も良い。
【０１４６】基板７００上に設けられたスイッチングＴ
ＦＴ６０３は図１２（Ｃ）のｎチャネル型ＴＦＴ５５１
を用いて形成される。したがって、構造の説明はｎチャ
ネル型ＴＦＴ５５１の説明を参照すれば良いが、ｎチャ
ネル型ＴＦＴ５５１のゲート電極にＡｒを導入すること
で内部応力を制御しており、半導体膜に及ぼす応力を低
減してある。そのため、ＴＦＴの電気的特性を向上させ
ることが可能となっている。
【０１４７】なお、本実施例ではチャネル形成領域が二
つ形成されるダブルゲート構造としているが、チャネル
形成領域が一つ形成されるシングルゲート構造もしくは
三つ形成されるトリプルゲート構造であっても良い。
【０１４８】また、配線７０１、７０３はＣＭＯＳ回路
のソース配線、７０２はドレイン配線として機能する。
また、配線７０４はソース配線（図示せず）とスイッチ
ングＴＦＴのソース領域とを電気的に接続する配線とし
て機能し、配線７０５はドレイン配線（図示せず）とス
イッチングＴＦＴのドレイン領域とを電気的に接続する
配線として機能する。
【０１４９】なお、電流制御ＴＦＴ６０４は図１２
（Ｃ）のｐチャネル型ＴＦＴ５５２を用いて形成され
る。従って、構造の説明はｐチャネル型ＴＦＴ５５２の
説明を参照すれば良いが、ｐチャネル型ＴＦＴ５５２の
ゲート電極にＡｒを導入することで内部応力を制御して
おり、半導体膜に及ぼす応力を低減してある。そのた
め、ＴＦＴの電気的特性を向上させることが可能となっ
ている。なお、本実施例ではシングルゲート構造として
いるが、ダブルゲート構造もしくはトリプルゲート構造
であっても良い。
【０１５０】また、配線７０６は電流制御ＴＦＴのソー
ス配線（電流供給線に相当する）であり、画素電極７１
１と電気的に接続する電極である。
【０１５１】また、７１１は、透明導電膜からなる画素
電極（発光素子の陽極）である。透明導電膜としては、
酸化インジウムと酸化スズとの化合物、酸化インジウム
と酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化
インジウムを用いることができる。また、前記透明導電
膜にガリウムを添加したものを用いても良い。画素電極
７１１は、上記配線を形成する前に平坦な層間絶縁膜７
１０上に形成する。本実施例においては、樹脂からなる
平坦化膜７１０を用いてＴＦＴによる段差を平坦化する
ことは非常に重要である。後に形成される発光層は非常
に薄いため、段差が存在することによって発光不良を起
こす場合がある。従って、発光層をできるだけ平坦面に
形成しうるように画素電極を形成する前に平坦化してお
くことが望ましい。
【０１５２】配線７０１〜７０７を形成後、図１６に示
すようにバンク７１２を形成する。バンク７１２は１０
０〜４００ｎｍの珪素を含む絶縁膜もしくは有機樹脂膜
をパターニングして形成すれば良い。
【０１５３】なお、バンク７１２は絶縁膜であるため、
成膜時における素子の静電破壊には注意が必要である。
本実施例ではバンク７１２の材料となる絶縁膜中にカー
ボン粒子や金属粒子を添加して抵抗率を下げ、静電気の
発生を抑制する。この際、抵抗率は１×１０6〜１×１
０12Ωｍ（好ましくは１×１０8〜１×１０10Ωｍ）と
なるようにカーボン粒子や金属粒子の添加量を調節すれ
ば良い。
【０１５４】画素電極７１１の上には発光層７１３が形
成される。なお、図１６では一画素しか図示していない
が、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色
に対応した発光層を作り分けている。また、本実施例で
は蒸着法により低分子系有機発光材料を形成している。
具体的には、正孔注入層として２０ｎｍ厚の銅フタロシ
アニン（ＣｕＰｃ）膜を設け、その上に発光層として７
０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体
（Ａｌｑ3）膜を設けた積層構造としている。Ａｌｑ3に
キナクリドン、ペリレンもしくはＤＣＭ１といった蛍光
色素を添加することで発光色を制御することができる。
【０１５５】但し、以上の例は発光層として用いること
のできる有機発光材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせて発光層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。例えば、本実施例では低分子系有機発光材料を発光
層として用いる例を示したが、高分子系有機発光材料を
用いても良い。また、電荷輸送層や電荷注入層として炭
化珪素等の無機材料を用いることも可能である。これら
の有機発光材料や無機材料は公知の材料を用いることが
できる。
【０１５６】次に、発光層７１３の上には導電膜からな
る陰極７１４が設けられる。本実施例の場合、導電膜と
してアルミニウムとリチウムとの合金膜を用いる。勿
論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）
を用いても良い。陰極材料としては、周期表の１族もし
くは２族に属する元素からなる導電膜もしくはそれらの
元素を添加した導電膜を用いれば良い。
【０１５７】この陰極７１４まで形成された時点で発光
素子７１５が完成する。なお、ここでいう発光素子７１
５は、画素電極（陽極）７１１、発光層７１３及び陰極
７１４で形成されたダイオードを指す。
【０１５８】発光素子７１５を完全に覆うようにしてパ
ッシベーション膜７１６を設けることは有効である。パ
ッシベーション膜７１６としては、炭素膜、窒化珪素膜
もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁
膜を単層もしくは組み合わせた積層で用いる。
【０１５９】この際、カバレッジの良い膜をパッシベー
ション膜として用いることが好ましく、炭素膜、特にＤ
ＬＣ（ダイヤモンドライクカーボン）膜を用いることは
有効である。ＤＬＣ膜は室温から１００℃以下の温度範
囲で成膜可能であるため、耐熱性の低い発光層７１３の
上方にも容易に成膜することができる。また、ＤＬＣ膜
は酸素に対するブロッキング効果が高く、発光層７１３
の酸化を抑制することが可能である。そのため、この後
に続く封止工程を行う間に発光層７１３が酸化するとい
った問題を防止できる。
【０１６０】さらに、パッシベーション膜７１６上に封
止材７１７を設け、カバー材７１８を貼り合わせる。封
止材７１７としては紫外線硬化樹脂を用いれば良く、内
部に吸湿効果を有する物質もしくは酸化防止効果を有す
る物質を設けることは有効である。また、本実施例にお
いてカバー材７１８はガラス基板や石英基板やプラスチ
ック基板（プラスチックフィルムも含む）の両面に炭素
膜（好ましくはダイヤモンドライクカーボン膜）を形成
したものを用いる。
【０１６１】こうして図１６に示すような構造の発光装
置が完成する。なお、バンク７１２を形成した後、パッ
シベーション膜７１６を形成するまでの工程をマルチチ
ャンバー方式（またはインライン方式）の成膜装置を用
いて、大気解放せずに連続的に処理することは有効であ
る。また、さらに発展させてカバー材７１８を貼り合わ
せる工程までを大気解放せずに連続的に処理することも
可能である。
【０１６２】また、本実施例では画素部と駆動回路の構
成のみ示しているが、本実施例の製造工程に従えば、そ
の他にも信号分割回路、Ｄ／Ａコンバータ、オペアン
プ、γ補正回路などの論理回路を同一の絶縁体上に形成
可能であり、さらにはメモリやマイクロプロセッサをも
形成しうる。
【０１６３】さらに、発光素子を保護するための封止
（または封入）工程まで行った後の本実施例の発光装置
について図１７を用いて説明する。なお、必要に応じて
図１６で用いた符号を引用する。
【０１６４】図１７（Ａ）は、発光素子の封止までを行
った状態を示す上面図、図１７（Ｂ）は図１７（Ａ）を
Ｃ−Ｃ’で切断した断面図である。点線で示された８０
１はソース側駆動回路、８０６は画素部、８０７はゲー
ト側駆動回路である。また、９０１はカバー材、９０２
は第１シール材、９０３は第２シール材であり、第１シ
ール材９０２で囲まれた内側には封止材９０７が設けら
れる。
【０１６５】なお、９０４はソース側駆動回路８０１及
びゲート側駆動回路８０７に入力される信号を伝送する
ための配線であり、外部入力端子となるＦＰＣ（フレキ
シブルプリントサーキット）９０５からビデオ信号やク
ロック信号を受け取る。なお、ここではＦＰＣしか図示
されていないが、このＦＰＣにはプリント配線基板（Ｐ
ＷＢ）が取り付けられていても良い。本明細書における
発光装置には、発光装置本体だけでなく、それにＦＰＣ
もしくはＰＷＢが取り付けられた状態をも含むものとす
る。
【０１６６】次に、断面構造について図１７（Ｂ）を用
いて説明する。基板７００の上方には画素部８０６、ゲ
ート側駆動回路８０７が形成されており、画素部８０６
は電流制御ＴＦＴ６０４とそのドレインに電気的に接続
された画素電極７１１を含む複数の画素により形成され
る。また、ゲート側駆動回路８０７はｎチャネル型ＴＦ
Ｔ６０１とｐチャネル型ＴＦＴ６０２とを組み合わせた
ＣＭＯＳ回路（図１６参照）を用いて形成される。
【０１６７】画素電極７１１は発光素子の陽極として機
能する。また、画素電極７１１の両端にはバンク７１２
が形成され、画素電極７１１上には発光層７１３および
発光素子の陰極７１４が形成される。
【０１６８】陰極７１４は全画素に共通の配線としても
機能し、接続配線９０４を経由してＦＰＣ９０５に電気
的に接続されている。さらに、画素部８０６及びゲート
側駆動回路８０７に含まれる素子は全て陰極７１４およ
びパッシベーション膜５６７で覆われている。
【０１６９】また、第１シール材９０２によりカバー材
９０１が貼り合わされている。なお、カバー材９０１と
発光素子との間隔を確保するために樹脂膜からなるスペ
ーサを設けても良い。そして、第１シール材９０２の内
側には封止材９０７が充填されている。なお、第１シー
ル材９０２、封止材９０７としてはエポキシ系樹脂を用
いるのが好ましい。また、第１シール材９０２はできる
だけ水分や酸素を透過しない材料であることが望まし
い。さらに、封止材９０７の内部に吸湿効果をもつ物質
や酸化防止効果をもつ物質を含有させても良い。
【０１７０】発光素子を覆うようにして設けられた封止
材９０７はカバー材９０１を接着するための接着剤とし
ても機能する。また、本実施例ではカバー材９０１を構
成するプラスチック基板９０１aの材料としてＦＲＰ（F
iberglass-Reinforced Plastics）、ＰＶＦ（ポリビニ
ルフロライド）、マイラー、ポリエステルまたはアクリ
ルを用いることができる。
【０１７１】また、封止材９０７を用いてカバー材９０
１を接着した後、封止材９０７の側面（露呈面）を覆う
ように第２シール材９０３を設ける。第２シール材９０
３は第１シール材９０２と同じ材料を用いることができ
る。
【０１７２】以上のような構造で発光素子を封止材９０
７に封入することにより、発光素子を外部から完全に遮
断することができ、外部から水分や酸素等の発光層の酸
化による劣化を促す物質が侵入することを防ぐことがで
きる。従って、信頼性の高い発光装置が得られる。
【０１７３】以上のようにして作製される発光装置は、
ゲート電極の内部応力が所望のものに制御されているこ
とから、半導体膜に及ぼす応力も低減することが可能と
なり、前記発光装置の動作特性も大幅に向上し得る。そ
して、このような発光装置は各種電子機器の表示部とし
て用いることができる。
【０１７４】なお、本実施例は実施例２または実施例３
または実施例６と自由に組み合わせることが可能であ
る。
【０１７５】［実施例９］本発明を適用して形成された
ＣＭＯＳ回路や画素部は様々な電気光学装置（アクティ
ブマトリクス型液晶表示装置、アクティブマトリクス型
ＥＣ表示装置、アクティブマトリクス型発光装置）に用
いることが出来る。即ち、それら電気光学装置を表示部
に組み込んだ電子機器全てに本発明を実施出来る。
【０１７６】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター、ヘッドマウント
ディスプレイ（ゴーグル型ディスプレイ）、カーナビゲ
ーション、カーステレオ、パーソナルコンピュータ、携
帯情報端末（モバイルコンピュータ、携帯電話または電
子書籍等）などが挙げられる。それらの一例を図１８、
図１９及び図２０に示す。
【０１７７】図１８（Ａ）はパーソナルコンピュータで
あり、本体３００１、画像入力部３００２、表示部３０
０３、キーボード３００４等を含む。本発明を表示部３
００３に適用することができる。
【０１７８】図１８（Ｂ）はビデオカメラであり、本体
３１０１、表示部３１０２、音声入力部３１０３、操作
スイッチ３１０４、バッテリー３１０５、受像部３１０
６等を含む。本発明を表示部３１０２に適用することが
できる。
【０１７９】図１８（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体３２０１、カメラ部
３２０２、受像部３２０３、操作スイッチ３２０４、表
示部３２０５等を含む。本発明は表示部３２０５に適用
できる。
【０１８０】図１８（Ｄ）はゴーグル型ディスプレイで
あり、本体３３０１、表示部３３０２、アーム部３３０
３等を含む。本発明は表示部３３０２に適用することが
できる。
【０１８１】図１８（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体３４０１、表示部３４０２、スピーカ部３４０
３、記録媒体３４０４、操作スイッチ３４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行なうことができる。本発明は表示部３４０２に適
用することができる。
【０１８２】図１８（Ｆ）はデジタルカメラであり、本
体３５０１、表示部３５０２、接眼部３５０３、操作ス
イッチ３５０４、受像部（図示しない）等を含む。本発
明を表示部３５０２に適用することができる。
【０１８３】図１９（Ａ）はフロント型プロジェクター
であり、投射装置３６０１、スクリーン３６０２等を含
む。本発明は投射装置３６０１の一部を構成する液晶表
示装置３８０８やその他の駆動回路に適用することがで
きる。
【０１８４】図１９（Ｂ）はリア型プロジェクターであ
り、本体３７０１、投射装置３７０２、ミラー３７０
３、スクリーン３７０４等を含む。本発明は投射装置２
７０２の一部を構成する液晶表示装置３８０８やその他
の駆動回路に適用することができる。
【０１８５】なお、図１９（Ｃ）は、図１９（Ａ）及び
図１９（Ｂ）中における投射装置３６０１、３７０２の
構造の一例を示した図である。投射装置３６０１、３７
０２は、光源光学系３８０１、ミラー３８０２、３８０
４〜３８０６、ダイクロイックミラー３８０３、プリズ
ム３８０７、液晶表示装置３８０８、位相差板３８０
９、投射光学系３８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１９（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。
【０１８６】また、図１９（Ｄ）は、図１９（Ｃ）中に
おける光源光学系３８０１の構造の一例を示した図であ
る。本実施例では、光源光学系３８０１は、リフレクタ
ー３８１１、光源３８１２、レンズアレイ３８１３、３
８１４、偏光変換素子３８１５、集光レンズ３８１６で
構成される。なお、図１９（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。
【０１８７】ただし、図１９に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置及び発光装置での適用例は
図示していない。
【０１８８】図２０（Ａ）は携帯電話であり、本体３９
０１、音声出力部３９０２、音声入力部３９０３、表示
部３９０４、操作スイッチ３９０５、アンテナ３９０６
等を含む。本発明を表示部３９０４に適用することがで
きる。
【０１８９】図２０（Ｂ）は携帯書籍（電子書籍）であ
り、本体４００１、表示部４００２、４００３、記憶媒
体４００４、操作スイッチ４００５、アンテナ４００６
等を含む。本発明は表示部４００２、４００３に適用す
ることができる。
【０１９０】図２０（Ｃ）はディスプレイであり、本体
４１０１、支持台４１０２、表示部４１０３等を含む。
本発明は表示部４１０３に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。
【０１９１】以上の様に、本発明の適用範囲は極めて広
く、さまざまな分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例２〜７のどの
ような組み合わせからなる構成を用いても実現すること
ができる。また、実施例８を図１８および図２０におけ
る電子機器に適用することも可能である。
【０１９２】
【発明の効果】本発明の構成を採用することにより、以
下に示すような基本的有意性を得ることが出来る。 （ａ）従来の作製プロセスに適合した、簡単な方法であ
る。 （ｂ）所望の内部応力を有する配線の形成を実現でき
る。そのため、他の膜における応力をも低減することが
できる。また、配線のパターニング処理も良好に行うこ
とができる。 （ｃ）以上の利点を満たした上で、アクティブマトリク
ス型の液晶表示装置に代表される半導体装置において、
半導体装置の動作特性および信頼性を向上させ、歩留ま
りの向上を実現することができる。
【図面の簡単な説明】
【図１】 本発明の概念の一例を示す図。
【図２】 本発明の概念の一例を示す図。
【図３】 不純物元素の導入による圧縮応力の方向への
変化量の例を示す図。
【図４】 熱処理による引っ張り応力の方向への変化量
の例を示す図。
【図５】 引っ張り応力および圧縮応力を説明する図。
【図６】 本発明の概念の一例を示す図。
【図７】 本発明の概念の一例を示す図。
【図８】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を
示す断面図。
【図９】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を
示す断面図。
【図１０】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程
を示す断面図。
【図１１】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程
を示す断面図。
【図１２】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程
を示す断面図。
【図１３】 画素ＴＦＴの構成を示す上面図。
【図１４】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程
を示す断面図。
【図１５】 アクティブマトリクス型液晶表示装置の作
製工程を示す断面図。
【図１６】 発光装置の駆動回路及び画素部の断面図。
【図１７】 （Ａ）発光装置の上面図。 （Ｂ）発光装置の駆動回路及び画素部の断面構造図。
【図１８】 半導体装置の例を示す図。
【図１９】 半導体装置の例を示す図。
【図２０】 半導体装置の例を示す図。
【図２１】 ＭＯＳＦＥＴの作製工程を示す断面図。
【図２２】 ＭＯＳＦＥＴの作製工程を示す断面図。
【図２３】 ＭＯＳＦＥＴの作製工程を示す断面図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 29/78 ６１７Ｍ ５Ｆ１１０ 21/336 ６１３Ａ ５Ｆ１４０ 21/8238 ６２７Ｆ 27/08 ３３１ ３０１Ｇ 27/092 27/08 ３２１Ｄ 29/78 21/88 Ｍ 21/265 Ｆ 29/78 ６１２Ｃ Ｆターム(参考） 2H092 JA25 JA29 JA33 JA38 JA42 JA49 KA03 KA04 MA05 MA07 MA28 MA35 MA37 4M104 AA01 AA09 BB01 BB02 BB04 BB13 BB16 BB17 BB18 BB25 BB32 CC05 DD04 DD26 DD37 DD43 DD65 DD79 DD80 DD81 FF13 FF14 GG09 GG10 HH16 HH20 5C094 AA31 AA42 AA43 BA03 BA29 BA43 CA19 DA14 DA15 DB01 DB04 EA04 EA07 EB02 FB12 FB14 FB15 HA08 HA10 5F033 GG04 HH04 HH07 HH08 HH10 HH11 HH14 HH18 HH19 HH20 HH21 HH27 HH32 HH33 KK01 KK27 MM05 MM07 PP12 PP15 QQ08 QQ09 QQ10 QQ13 QQ14 QQ37 QQ53 QQ59 QQ61 QQ65 QQ82 QQ83 RR08 SS08 SS15 TT08 VV06 VV15 XX10 XX19 XX34 5F048 AC03 AC04 BA01 BA16 BB00 BB04 BB06 BB08 BB09 BB11 BB12 BC06 BF06 BF11 DA25 5F110 AA01 AA26 BB02 BB04 CC02 CC07 DD01 DD02 DD03 DD04 DD05 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE09 EE14 EE28 EE44 EE45 EE48 FF04 FF09 FF28 FF30 GG01 GG02 GG13 GG24 GG25 GG32 GG43 GG45 GG47 HJ01 HJ02 HJ23 HL04 HL06 HL07 HL27 HM15 NN03 NN22 NN27 NN35 NN40 NN42 NN44 NN45 NN46 NN47 NN72 NN73 PP01 PP03 PP05 PP06 PP29 PP34 PP35 PP38 QQ08 QQ11 QQ23 QQ24 QQ25 QQ28 5F140 AA08 AB03 AC28 BA01

Claims (52)

    【特許請求の範囲】
  1. 【請求項１】 絶縁表面上に導電膜を形成する工程と、
    前記導電膜に不純物元素を導入して、前記導電膜におけ
    る内部応力を±１ＧＰａ以下とする工程と、を有するこ
    とを特徴とする半導体装置の作製方法。
  2. 【請求項２】 絶縁表面上に導電膜を形成する工程と、
    導電膜に不純物元素を導入する工程と、熱処理を行っ
    て、前記導電膜における内部応力を±１ＧＰａ以下とす
    る工程と、を有することを特徴とする半導体装置の作製
    方法。
  3. 【請求項３】 絶縁表面上に導電膜を形成する工程と、
    熱処理を行う工程と、前記導電膜に不純物元素を導入し
    て、前記導電膜における内部応力を±１ＧＰａ以下とす
    る工程と、を有することを特徴とする半導体装置の作製
    方法。
  4. 【請求項４】 絶縁表面上に半導体膜を形成する工程
    と、前記半導体膜上に絶縁膜を形成する工程と、前記半
    導体膜上に前記絶縁膜を介して導電膜を形成する工程
    と、前記導電膜と前記半導体膜とに不純物元素を導入し
    て前記導電膜における内部応力を変化させ、前記半導体
    膜が受ける応力を引っ張り応力とする工程と、前記半導
    体膜、前記絶縁膜および前記導電膜を用いてｎチャネル
    型ＴＦＴを作製する工程と、を有することを特徴とする
    半導体装置の作製方法。
  5. 【請求項５】 絶縁表面上に半導体膜を形成する工程
    と、前記半導体膜上に絶縁膜を形成する工程と、前記半
    導体膜上に前記絶縁膜を介して導電膜を形成する工程
    と、前記導電膜と前記半導体膜とに不純物元素を導入し
    て前記導電膜における内部応力を変化させ、前記半導体
    膜が受ける応力を圧縮応力とする工程と、前記半導体
    膜、前記絶縁膜および前記導電膜を用いてｐチャネル型
    ＴＦＴを作製する工程と、を有することを特徴とする半
    導体装置の作製方法。
  6. 【請求項６】 絶縁表面上に第１の半導体膜および第２
    の半導体膜を形成する工程と、前記第１の半導体膜上に
    第１の絶縁膜を形成し、前記第２の半導体膜上に第２の
    絶縁膜を形成する工程と、前記第１の半導体膜上に前記
    第１の絶縁膜を介して第１の導電膜を形成し、前記第２
    の半導体膜上に前記第２の絶縁膜を介して第２の導電膜
    を形成する工程と、前記第１の導電膜と前記第１の半導
    体膜とに第１の不純物元素を導入して前記第１の導電膜
    の内部応力を変化させ、前記第１の半導体膜が受ける応
    力を引っ張り応力とする工程と、前記第２の導電膜と前
    記第２の半導体膜とに第２の不純物元素を導入して前記
    第２の導電膜の内部応力を変化させ、前記第２の半導体
    膜が受ける応力を圧縮応力とする工程と、前記第１の半
    導体膜、前記第１の絶縁膜および前記第１の導電膜を用
    いてｎチャネル型ＴＦＴを作製し、前記第２の半導体
    膜、前記第２の絶縁膜および前記第２の導電膜を用いて
    ｐチャネル型ＴＦＴを作製する工程と、を有することを
    特徴とする半導体装置の作製方法。
  7. 【請求項７】 絶縁表面上に第１の半導体膜および第２
    の半導体膜を形成する工程と、前記第１の半導体膜上に
    第１の絶縁膜を形成し、前記第２の半導体膜上に第２の
    絶縁膜を形成する工程と、前記第１の半導体膜上に前記
    第１の絶縁膜を介して第１の導電膜を形成し、前記第２
    の半導体膜上に前記第２の絶縁膜を介して第２の導電膜
    を形成する工程と、前記第１の導電膜と前記第１の半導
    体膜とに第１の不純物元素を導入して前記第１の導電膜
    の内部応力を変化させる工程と、前記第２の導電膜と前
    記第２の半導体膜とに第２の不純物元素を導入して前記
    第２の導電膜の内部応力を変化させ、前記第１の半導体
    膜が受ける応力を前記第２の半導体膜が受ける応力より
    強い引っ張り応力とする工程と、前記第１の半導体膜、
    前記第１の絶縁膜および前記第１の導電膜を用いてｎチ
    ャネル型ＴＦＴを作製し、前記第２の半導体膜、前記第
    ２の絶縁膜および前記第２の導電膜を用いてｐチャネル
    型ＴＦＴを作製する工程と、を有することを特徴とする
    半導体装置の作製方法。
  8. 【請求項８】 絶縁表面上に第１の半導体膜および第２
    の半導体膜を形成する工程と、前記第１の半導体膜上に
    第１の絶縁膜を形成し、前記第２の半導体膜上に第２の
    絶縁膜を形成する工程と、前記第１の半導体膜上に前記
    第１の絶縁膜を介して第１の導電膜を形成し、前記第２
    の半導体膜上に前記第２の絶縁膜を介して第２の導電膜
    を形成する工程と、前記第１の導電膜と前記第１の半導
    体膜とに第１の不純物元素を導入して前記第１の導電膜
    の内部応力を変化させる工程と、前記第２の導電膜と前
    記第２の半導体膜とに第２の不純物元素を導入して前記
    第２の導電膜の内部応力を変化させ、前記第２の半導体
    膜が受ける応力を前記第１の半導体膜が受ける応力より
    強い圧縮応力とする工程と、前記第１の半導体膜、前記
    第１の絶縁膜および前記第１の導電膜を用いてｎチャネ
    ル型ＴＦＴを作製し、前記第２の半導体膜、前記第２の
    絶縁膜および前記第２の導電膜を用いてｐチャネル型Ｔ
    ＦＴを作製する工程と、を有することを特徴とする半導
    体装置の作製方法。
  9. 【請求項９】 絶縁表面上に半導体膜を形成する工程
    と、前記半導体膜上に絶縁膜を形成する工程と、前記半
    導体膜上に前記絶縁膜を介して導電膜を形成する工程
    と、前記導電膜と前記半導体膜とに不純物元素を導入す
    る工程と、熱処理を行って、前記導電膜における内部応
    力を変化させ、前記半導体膜が受ける応力を引っ張り応
    力とする工程と、前記半導体膜、前記絶縁膜および前記
    導電膜を用いてｎチャネル型ＴＦＴを作製する工程と、
    を有することを特徴とする半導体装置の作製方法。
  10. 【請求項１０】 絶縁表面上に半導体膜を形成する工程
    と、前記半導体膜上に絶縁膜を形成する工程と、前記半
    導体膜上に前記絶縁膜を介して導電膜を形成する工程
    と、前記導電膜と前記半導体膜とに不純物元素を導入し
    て、前記導電膜における内部応力を変化させ、前記半導
    体膜が受ける応力を圧縮応力とする工程と、熱処理を行
    う工程と、前記半導体膜、前記絶縁膜および前記導電膜
    を用いてｐチャネル型ＴＦＴを作製する工程と、を有す
    ることを特徴とする半導体装置の作製方法。
  11. 【請求項１１】 絶縁表面上に第１の半導体膜および第
    ２の半導体膜を形成する工程と、前記第１の半導体膜上
    に第１の絶縁膜を形成し、前記第２の半導体膜上に第２
    の絶縁膜を形成する工程と、前記第１の半導体膜上に前
    記第１の絶縁膜を介して第１の導電膜を形成し、前記第
    ２の半導体膜上に前記第２の絶縁膜を介して第２の導電
    膜を形成する工程と、前記第１の導電膜と前記第１の半
    導体膜とに第１の不純物元素を導入する工程と、前記第
    ２の導電膜と前記第２の半導体膜とに第２の不純物元素
    を導入する工程と、熱処理を行って、前記第１の導電膜
    および前記第２の導電膜における内部応力を変化させ、
    前記第１の半導体膜が受ける応力を引っ張り応力とし、
    前記第２の半導体膜が受ける応力を圧縮応力とする工程
    と、前記第１の半導体膜、前記第１の絶縁膜および前記
    第１の導電膜を用いてｎチャネル型ＴＦＴを作製し、前
    記第２の半導体膜、前記第２の絶縁膜および前記第２の
    導電膜を用いてｐチャネル型ＴＦＴを作製する工程と、
    を有することを特徴とする半導体装置の作製方法。
  12. 【請求項１２】 絶縁表面上に第１の半導体膜および第
    ２の半導体膜を形成する工程と、前記第１の半導体膜上
    に第１の絶縁膜を形成し、前記第２の半導体膜上に第２
    の絶縁膜を形成する工程と、前記第１の半導体膜上に前
    記第１の絶縁膜を介して第１の導電膜を形成し、前記第
    ２の半導体膜上に前記第２の絶縁膜を介して第２の導電
    膜を形成する工程と、前記第１の導電膜と前記第１の半
    導体膜とに第１の不純物元素を導入する工程と、前記第
    ２の導電膜と前記第２の半導体膜とに第２の不純物元素
    を導入する工程と、熱処理を行って、前記第１の導電膜
    および前記第２の導電膜における内部応力を変化させ、
    前記第１の半導体膜が受ける応力を前記第２の半導体膜
    が受ける応力より強い引っ張り応力とする工程と、前記
    第１の半導体膜、前記第１の絶縁膜および前記第１の導
    電膜を用いてｎチャネル型ＴＦＴを作製し、前記第２の
    半導体膜、前記第２の絶縁膜および前記第２の導電膜を
    用いてｐチャネル型ＴＦＴを作製する工程と、を有する
    ことを特徴とする半導体装置の作製方法。
  13. 【請求項１３】 絶縁表面上に第１の半導体膜および第
    ２の半導体膜を形成する工程と、前記第１の半導体膜上
    に第１の絶縁膜を形成し、前記第２の半導体膜上に第２
    の絶縁膜を形成する工程と、前記第１の半導体膜上に前
    記第１の絶縁膜を介して第１の導電膜を形成し、前記第
    ２の半導体膜上に前記第２の絶縁膜を介して第２の導電
    膜を形成する工程と、前記第１の導電膜と前記第１の半
    導体膜とに第１の不純物元素を導入する工程と、前記第
    ２の導電膜と前記第２の半導体膜とに第２の不純物元素
    を導入する工程と、熱処理を行って、前記第１の導電膜
    および前記第２の導電膜における内部応力を変化させ、
    前記第２の半導体膜が受ける応力を前記第１の半導体膜
    が受ける応力より強い圧縮応力とする工程と、前記第１
    の半導体膜、前記第１の絶縁膜および前記第１の導電膜
    を用いてｎチャネル型ＴＦＴを作製し、前記第２の半導
    体膜、前記第２の絶縁膜および前記第２の導電膜を用い
    てｐチャネル型ＴＦＴを作製する工程と、を有すること
    を特徴とする半導体装置の作製方法。
  14. 【請求項１４】 絶縁表面上に導電膜を形成する工程
    と、前記導電膜に不純物元素を導入する工程と、前記導
    電膜を覆って絶縁膜を形成する工程と、前記導電膜上に
    前記絶縁膜を介して第１の半導体膜を形成する工程と、
    熱処理を行って、前記第１の半導体膜から第２の半導体
    膜を形成し、かつ、前記導電膜における内部応力を変化
    させて、前記第２の半導体膜が受ける応力を引っ張り応
    力とする工程と、前記第２の半導体膜、前記絶縁膜およ
    び前記導電膜を用いてｎチャネル型ＴＦＴを作製する工
    程と、を有することを特徴とする半導体装置の作製方
    法。
  15. 【請求項１５】 絶縁表面上に導電膜を形成する工程
    と、前記導電膜に不純物元素を導入する工程と、前記導
    電膜を覆って絶縁膜を形成する工程と、前記導電膜上に
    前記絶縁膜を介して第１の半導体膜を形成する工程と、
    熱処理を行って、前記第１の半導体膜から第２の半導体
    膜を形成し、かつ、前記導電膜における内部応力を変化
    させて、前記第２の半導体膜が受ける応力を圧縮応力と
    する工程と、前記第２の半導体膜、前記絶縁膜および前
    記導電膜を用いてｐチャネル型ＴＦＴを作製する工程
    と、を有することを特徴とする半導体装置の作製方法。
  16. 【請求項１６】 絶縁表面上に第１の導電膜および第２
    の導電膜を形成する工程と、前記第１の導電膜に不純物
    元素を導入する工程と、前記第２の導電膜に不純物元素
    を導入する工程と、前記第１の導電膜を覆って第１の絶
    縁膜を形成し、前記第２の導電膜を覆って第２の絶縁膜
    を形成する工程と、前記第１の導電膜上に前記第１の絶
    縁膜を介して第１の半導体膜を形成し、前記第２の導電
    膜上に前記第２の絶縁膜を介して第２の半導体膜を形成
    する工程と、熱処理を行って、前記第１の半導体膜から
    第３の半導体膜を形成し、前記第２の半導体膜から第４
    の半導体膜を形成し、かつ、前記第１の導電膜における
    内部応力を変化させて、前記第３の半導体膜が受ける応
    力を引っ張り応力とし、前記第２の導電膜における内部
    応力を変化させて、前記第４の半導体膜が受ける応力を
    圧縮応力とする工程と、前記第３の半導体膜、前記第１
    の絶縁膜および前記第１の導電膜を用いてｎチャネル型
    ＴＦＴを作製し、前記第４の半導体膜、前記第２の絶縁
    膜および前記第２の導電膜を用いてｐチャネル型ＴＦＴ
    を作製する工程と、を有することを特徴とする半導体装
    置の作製方法。
  17. 【請求項１７】 絶縁表面上に第１の導電膜および第２
    の導電膜を形成する工程と、前記第１の導電膜に不純物
    元素を導入する工程と、前記第２の導電膜に不純物元素
    を導入する工程と、前記第１の導電膜を覆って第１の絶
    縁膜を形成し、前記第２の導電膜を覆って第２の絶縁膜
    を形成する工程と、前記第１の導電膜上に前記第１の絶
    縁膜を介して第１の半導体膜を形成し、前記第２の導電
    膜上に前記第２の絶縁膜を介して第２の半導体膜を形成
    する工程と、熱処理を行って、前記第１の半導体膜から
    第３の半導体膜を形成し、前記第２の半導体膜から第４
    の半導体膜を形成し、かつ、前記第１の導電膜および前
    記第２の導電膜における内部応力を変化させて、前記第
    ３の半導体膜が受ける応力を前記第４の半導体膜が受け
    る応力より強い引っ張り応力とする工程と、前記第３の
    半導体膜、前記第１の絶縁膜および前記第１の導電膜を
    用いてｎチャネル型ＴＦＴを作製し、前記第４の半導体
    膜、前記第２の絶縁膜および前記第２の導電膜を用いて
    ｐチャネル型ＴＦＴを作製する工程と、を有することを
    特徴とする半導体装置の作製方法。
  18. 【請求項１８】 絶縁表面上に第１の導電膜および第２
    の導電膜を形成する工程と、前記第１の導電膜に不純物
    元素を導入する工程と、前記第２の導電膜に不純物元素
    を導入する工程と、前記第１の導電膜を覆って第１の絶
    縁膜を形成し、前記第２の導電膜を覆って第２の絶縁膜
    を形成する工程と、前記第１の導電膜上に前記第１の絶
    縁膜を介して第１の半導体膜を形成し、前記第２の導電
    膜上に前記第２の絶縁膜を介して第２の半導体膜を形成
    する工程と、熱処理を行って、前記第１の半導体膜から
    第３の半導体膜を形成し、前記第２の半導体膜から第４
    の半導体膜を形成し、かつ、前記第１の導電膜および前
    記第２の導電膜における内部応力を変化させて、前記第
    ４の半導体膜が受ける応力を前記第３の半導体膜が受け
    る応力より強い圧縮応力とする工程と、前記第３の半導
    体膜、前記第１の絶縁膜および前記第１の導電膜を用い
    てｎチャネル型ＴＦＴを作製し、前記第４の半導体膜、
    前記第２の絶縁膜および前記第２の導電膜を用いてｐチ
    ャネル型ＴＦＴを作製する工程と、を有することを特徴
    とする半導体装置の作製方法。
  19. 【請求項１９】 単結晶シリコン基板上に絶縁膜を形成
    する工程と、前記絶縁膜上に導電膜を形成する工程と、
    前記導電膜と前記単結晶シリコン基板とに不純物元素を
    導入し、ソース領域およびドレイン領域と、前記導電膜
    と重なるチャネル形成領域とを形成し、前記チャネル形
    成領域の受ける応力を引っ張り応力とする工程と、前記
    ソース領域およびドレイン領域と、前記チャネル形成領
    域、前記絶縁膜および前記導電膜を用いてｎチャネル型
    ＭＯＳＦＥＴを形成する工程と、を有することを特徴と
    する半導体装置の作製方法。
  20. 【請求項２０】 単結晶シリコン基板上に絶縁膜を形成
    する工程と、前記絶縁膜上に導電膜を形成する工程と、
    前記導電膜と前記単結晶シリコン基板とに不純物元素を
    導入し、ソース領域およびドレイン領域と、前記導電膜
    と重なるチャネル形成領域とを形成し、前記チャネル形
    成領域の受ける応力を圧縮応力とする工程と、前記不純
    物領域、前記チャネル形成領域、前記絶縁膜および前記
    導電膜を用いてｐチャネル型ＭＯＳＦＥＴを形成する工
    程と、を有することを特徴とする半導体装置の作製方
    法。
  21. 【請求項２１】 単結晶シリコン基板上に第１の絶縁膜
    および第２の導電膜を形成する工程と、前記第１の絶縁
    膜上に第１の導電膜を形成し、前記第２の絶縁膜上に第
    ２の導電膜を形成する工程と、前記第１の導電膜と前記
    単結晶シリコン基板とに第１の不純物元素を導入し、第
    １のソース領域およびドレイン領域と、前記第１の導電
    膜と重なる第１のチャネル形成領域とを形成し、前記第
    １のチャネル形成領域の受ける応力を引っ張り応力とす
    る工程と、前記第２の導電膜と前記単結晶シリコン基板
    に第２の不純物元素を導入し、第２のソース領域および
    ドレイン領域と、前記第２の導電膜と重なる第２のチャ
    ネル形成領域とを形成し、前記第２のチャネル形成領域
    の受ける応力を圧縮応力とする工程と、前記第１のソー
    ス領域およびドレイン領域、前記第１のチャネル形成領
    域、前記第１の絶縁膜および前記第１の導電膜を用いて
    ｎチャネル型ＭＯＳＦＥＴを形成し、前記第２のソース
    領域およびドレイン領域、前記第２のチャネル形成領
    域、前記第２の絶縁膜および前記第２の導電膜を用いて
    ｐチャネル型ＭＯＳＦＥＴを形成する工程と、を有する
    ことを特徴とする半導体装置の作製方法。
  22. 【請求項２２】 単結晶シリコン基板上に第１の絶縁膜
    および第２の導電膜を形成する工程と、前記第１の絶縁
    膜上に第１の導電膜を形成し、前記第２の絶縁膜上に第
    ２の導電膜を形成する工程と、前記第１の導電膜と前記
    単結晶シリコン基板とに第１の不純物元素を導入し、第
    １のソース領域およびドレイン領域と、前記第１の導電
    膜と重なる第１のチャネル形成領域とを形成する工程
    と、前記第２の導電膜と前記単結晶シリコン基板とに第
    ２の不純物元素を導入し、第２のソース領域およびドレ
    イン領域と、前記第２の導電膜と重なる第２のチャネル
    形成領域とを形成し、前記第１のチャネル形成領域の受
    ける応力を、前記第２のチャネル形成領域の受ける応力
    より強い引っ張り応力とする工程と、前記第１のソース
    領域およびドレイン領域、前記第１のチャネル形成領
    域、前記第１の絶縁膜および前記第１の導電膜を用いて
    ｎチャネル型ＭＯＳＦＥＴを形成し、前記第２のソース
    領域およびドレイン領域、前記第２のチャネル形成領
    域、前記第２の絶縁膜および前記第２の導電膜を用いて
    ｐチャネル型ＭＯＳＦＥＴを形成する工程と、を有する
    ことを特徴とする半導体装置の作製方法。
  23. 【請求項２３】 単結晶シリコン基板上に第１の絶縁膜
    および第２の導電膜を形成する工程と、前記第１の絶縁
    膜上に第１の導電膜を形成し、前記第２の絶縁膜上に第
    ２の導電膜を形成する工程と、前記第１の導電膜と前記
    単結晶シリコン基板とに第１の不純物元素を導入し、第
    １のソース領域およびドレイン領域と、前記第１の導電
    膜と重なる第１のチャネル形成領域とを形成する工程
    と、前記第２の導電膜と前記単結晶シリコン基板とに第
    ２の不純物元素を導入し、第２のソース領域およびドレ
    イン領域と、前記第２の導電膜と重なる第２のチャネル
    形成領域とを形成し、前記第２のチャネル形成領域の受
    ける応力を、前記第１のチャネル形成領域の受ける応力
    より強い圧縮応力とする工程と、前記第１のソース領域
    およびドレイン領域、前記第１のチャネル形成領域、前
    記第１の絶縁膜および前記第１の導電膜を用いてｎチャ
    ネル型ＭＯＳＦＥＴを形成し、前記第２のソース領域お
    よびドレイン領域、前記第２のチャネル形成領域、前記
    第２の絶縁膜および前記第２の導電膜を用いてｐチャネ
    ル型ＭＯＳＦＥＴを形成する工程と、を有する半導体装
    置の作製方法。
  24. 【請求項２４】 単結晶シリコン基板上に絶縁膜を形成
    する工程と、前記絶縁膜上に導電膜を形成する工程と、
    前記導電膜と前記単結晶シリコン基板とに不純物元素を
    導入し、ソース領域およびドレイン領域と、前記導電膜
    と重なるチャネル形成領域とを形成する工程と、熱処理
    を行って、前記チャネル形成領域の受ける応力を引っ張
    り応力とする工程と、前記ソース領域およびドレイン領
    域と、前記チャネル形成領域、前記絶縁膜および前記導
    電膜を用いてｎチャネル型ＭＯＳＦＥＴを形成する工程
    と、を有することを特徴とする半導体装置の作製方法。
  25. 【請求項２５】 単結晶シリコン基板上に絶縁膜を形成
    する工程と、前記絶縁膜上に導電膜を形成する工程と、
    前記導電膜と前記単結晶シリコン基板とに不純物元素を
    導入し、ソース領域およびドレイン領域と、前記導電膜
    と重なるチャネル形成領域とを形成し、前記チャネル形
    成領域の受ける応力を圧縮応力とする工程と、熱処理を
    行う工程と、前記不純物領域、前記チャネル形成領域、
    前記絶縁膜および前記導電膜を用いてｐチャネル型ＭＯ
    ＳＦＥＴを形成する工程と、を有することを特徴とする
    半導体装置の作製方法。
  26. 【請求項２６】 単結晶シリコン基板上に第１の絶縁膜
    および第２の導電膜を形成する工程と、前記第１の絶縁
    膜上に第１の導電膜を形成し、前記第２の絶縁膜上に第
    ２の導電膜を形成する工程と、前記第１の導電膜と前記
    単結晶シリコン基板とに第１の不純物元素を導入し、第
    １のソース領域およびドレイン領域と、前記第１の導電
    膜と重なる第１のチャネル形成領域とを形成する工程
    と、前記第２の導電膜と前記単結晶シリコン基板とに第
    ２の不純物元素を導入し、第２のソース領域およびドレ
    イン領域と、前記第２の導電膜と重なる第２のチャネル
    形成領域とを形成する工程と、熱処理を行って、前記第
    １のチャネル形成領域の受ける応力を引っ張り応力と
    し、前記第２のチャネル形成領域の受ける応力を圧縮応
    力とする工程と、前記第１のソース領域およびドレイン
    領域、前記第１のチャネル形成領域、前記第１の絶縁膜
    および前記第１の導電膜を用いてｎチャネル型ＭＯＳＦ
    ＥＴを形成し、前記第２のソース領域およびドレイン領
    域、前記第２のチャネル形成領域、前記第２の絶縁膜お
    よび前記第２の導電膜を用いてｐチャネル型ＭＯＳＦＥ
    Ｔを形成する工程と、を有することを特徴とする半導体
    装置の作製方法。
  27. 【請求項２７】 単結晶シリコン基板上に第１の絶縁膜
    および第２の導電膜を形成する工程と、前記第１の絶縁
    膜上に第１の導電膜を形成し、前記第２の絶縁膜上に第
    ２の導電膜を形成する工程と、前記第１の導電膜と前記
    単結晶シリコン基板とに第１の不純物元素を導入し、第
    １のソース領域およびドレイン領域と、前記第１の導電
    膜と重なる第１のチャネル形成領域とを形成する工程
    と、前記第２の導電膜と前記単結晶シリコン基板とに第
    ２の不純物元素を導入し、第２のソース領域およびドレ
    イン領域と、前記第２の導電膜と重なる第２のチャネル
    形成領域とを形成する工程と、熱処理を行って、前記第
    １のチャネル形成領域の受ける応力を、前記第２のチャ
    ネル形成領域の受ける応力より強い引っ張り応力とする
    工程と、前記第１のソース領域およびドレイン領域、前
    記第１のチャネル形成領域、前記第１の絶縁膜および前
    記第１の導電膜を用いてｎチャネル型ＭＯＳＦＥＴを形
    成し、前記第２のソース領域およびドレイン領域、前記
    第２のチャネル形成領域、前記第２の絶縁膜および前記
    第２の導電膜を用いてｐチャネル型ＭＯＳＦＥＴを形成
    する工程と、を有することを特徴とする半導体装置の作
    製方法。
  28. 【請求項２８】 単結晶シリコン基板上に第１の絶縁膜
    および第２の導電膜を形成する工程と、前記第１の絶縁
    膜上に第１の導電膜を形成し、前記第２の絶縁膜上に第
    ２の導電膜を形成する工程と、前記第１の導電膜と前記
    単結晶シリコン基板とに第１の不純物元素を導入し、第
    １のソース領域およびドレイン領域と、前記第１の導電
    膜と重なる第１のチャネル形成領域とを形成する工程
    と、前記第２の導電膜と前記単結晶シリコン基板とに第
    ２の不純物元素を導入し、第２のソース領域およびドレ
    イン領域と、前記第２の導電膜と重なる第２のチャネル
    形成領域とを形成する工程と、熱処理を行って、前記第
    ２のチャネル形成領域の受ける応力を、前記第１のチャ
    ネル形成領域の受ける応力より強い圧縮応力とする工程
    と、前記第１のソース領域およびドレイン領域、前記第
    １のチャネル形成領域、前記第１の絶縁膜および前記第
    １の導電膜を用いてｎチャネル型ＭＯＳＦＥＴを形成
    し、前記第２のソース領域およびドレイン領域、前記第
    ２のチャネル形成領域、前記第２の絶縁膜および前記第
    ２の導電膜を用いてｐチャネル型ＭＯＳＦＥＴを形成す
    る工程と、を有する半導体装置の作製方法。
  29. 【請求項２９】 請求項１乃至５および請求項９乃至１
    ０および請求項１４乃至２０および請求項２４乃至２５
    のいずれか一項において、前記不純物元素は、ｎ型を付
    与する不純物元素、ｐ型を付与する不純物元素、希ガス
    元素から選ばれた一種または複数種の元素であることを
    特徴とする半導体装置の作製方法。
  30. 【請求項３０】 請求項１乃至５および請求項９乃至１
    ０および請求項１４乃至２０および請求項２４乃至２５
    および請求項３０のいずれか一項において、前記不純物
    元素は、プラズマドーピング法、イオン注入法、イオン
    シャワードーピング法から選ばれた一種または複数種の
    方法により導入されることを特徴とする半導体装置の作
    製方法。
  31. 【請求項３１】 請求項６乃至８および請求項１１乃至
    １３および請求項２１乃至２３および請求項２６乃至２
    ８のいずれか一項において、前記第１の不純物元素は、
    ｎ型を付与する不純物元素および希ガス元素から選ばれ
    た一種または複数種の元素であり、前記第２の不純物元
    素は、ｐ型を付与する不純物元素および希ガス元素から
    選ばれた一種または複数種の元素であることを特徴とす
    る半導体装置の作製方法。
  32. 【請求項３２】 請求項６乃至８および請求項１１乃至
    １３および請求項２１乃至２３および請求項２６乃至２
    ８および請求項３１のいずれか一項において、前記第１
    の不純物元素の導入量と前記第２の不純物元素の導入量
    は異なることを特徴とする半導体装置の作製方法。
  33. 【請求項３３】 請求項６乃至８および請求項１１乃至
    １３および請求項２１乃至２３および請求項２６乃至２
    ８および請求項３１乃至３２のいずれか一項において、
    前記不純物元素は、プラズマドーピング法、イオン注入
    法、イオンシャワードーピング法から選ばれた一種また
    は複数種の方法により導入されることを特徴とする半導
    体装置の作製方法。
  34. 【請求項３４】 請求項９乃至１３および請求項１４乃
    至１８および請求項２４乃至２８のいずれか一項におい
    て、前記熱処理は、ファーネスアニール炉を用いた熱ア
    ニール法、ＲＴＡ法、レーザアニール法から選ばれた一
    種または複数種の方法によって行われることを特徴とす
    る半導体装置の作製方法。
  35. 【請求項３５】 請求項１４または請求項１５におい
    て、前記第２の半導体膜は結晶構造を有する半導体膜で
    あることを特徴とする半導体装置の作製方法。
  36. 【請求項３６】 請求項１６乃至１８のいずれか一項に
    おいて、前記第３の半導体膜または前記第４の半導体膜
    は結晶構造を有する半導体膜であることを特徴とする半
    導体装置の作製方法。
  37. 【請求項３７】 ｎチャネル型ＴＦＴを有する半導体装
    置であって、前記ｎチャネル型ＴＦＴは半導体膜および
    導電膜を有し、前記半導体膜は引っ張り応力を受けてお
    り、前記導電膜は不純物元素が導入されていることを特
    徴とする半導体装置。
  38. 【請求項３８】 ｐチャネル型ＴＦＴを有する半導体装
    置であって、前記ｐチャネル型ＴＦＴは半導体膜および
    導電膜を有し、前記半導体膜は圧縮応力を受けており、
    前記導電膜は不純物元素が導入されていることを特徴と
    する半導体装置。
  39. 【請求項３９】 ｎチャネル型ＴＦＴとｐチャネル型Ｔ
    ＦＴとを有する半導体装置であって、前記ｎチャネル型
    ＴＦＴは、第１の半導体膜と、前記第1の半導体膜上に
    形成された第１の導電膜とを有し、前記ｐチャネル型Ｔ
    ＦＴは、第２の半導体膜と、前記第２の半導体膜上に形
    成された第２の導電膜とを有し、前記第１の半導体膜は
    引っ張り応力を受けており、前記第２の半導体膜は圧縮
    応力を受けており、前記第１の導電膜および前記第２の
    導電膜は不純物元素が導入されていることを特徴とする
    半導体装置。
  40. 【請求項４０】 ｎチャネル型ＴＦＴとｐチャネル型Ｔ
    ＦＴとを有する半導体装置であって、前記ｎチャネル型
    ＴＦＴは、第１の半導体膜と、前記第１の半導体膜上に
    形成された第１の導電膜とを有し、前記ｐチャネル型Ｔ
    ＦＴは、第２の半導体膜と、前記第２の半導体膜上に形
    成された第２の導電膜とを有し、前記第１の半導体膜の
    受ける応力は前記第２の半導体膜の受ける応力より強い
    は引っ張り応力であり、前記第１の導電膜および前記第
    ２の導電膜は不純物元素が導入されていることを特徴と
    する半導体装置。
  41. 【請求項４１】 ｎチャネル型ＴＦＴとｐチャネル型Ｔ
    ＦＴとを有する半導体装置であって、前記ｎチャネル型
    ＴＦＴは、第１の半導体膜と、前記第１の半導体膜上に
    形成された第1の導電膜とを有し、前記ｐチャネル型Ｔ
    ＦＴは、第２の半導体膜と、前記第２の半導体膜上に形
    成された第２の導電膜とを有し、前記第２の半導体膜の
    受ける応力は前記第１の半導体膜の受ける応力より強い
    は圧縮応力であり、前記第１の導電膜および前記第２の
    導電膜は不純物元素が導入されていることを特徴とする
    半導体装置。
  42. 【請求項４２】 単結晶シリコン基板に形成したｎチャ
    ネル型ＭＯＳＦＥＴを有する半導体装置であって、前記
    ｎチャネル型ＭＯＳＦＥＴはチャネル形成領域および導
    電膜を有し、前記チャネル形成領域は引っ張り応力を受
    けており、前記導電膜は不純物元素が導入されているこ
    とを特徴とする半導体装置。
  43. 【請求項４３】 単結晶シリコン基板に形成したｐチャ
    ネル型ＭＯＳＦＥＴを有する半導体装置であって、前記
    ｐチャネル型ＭＯＳＦＥＴはチャネル形成領域および導
    電膜を有し、前記チャネル形成領域は圧縮応力を受けて
    おり、前記導電膜は不純物元素が導入されていることを
    特徴とする半導体装置。
  44. 【請求項４４】 単結晶シリコン基板に形成したｎチャ
    ネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴを
    有する半導体装置であって、前記ｎチャネル型ＭＯＳＦ
    ＥＴは第１のチャネル形成領域および第１の導電膜を有
    し、前記ｐチャネル型ＭＯＳＦＥＴは第２のチャネル形
    成領域および第２の導電膜を有し、前記第１のチャネル
    形成領域は引っ張り応力を受けており、前記第２のチャ
    ネル形成領域は圧縮応力を受けており、前記第１の導電
    膜および第２の導電膜は不純物元素が導入されているこ
    とを特徴とする半導体装置。
  45. 【請求項４５】 単結晶シリコン基板に形成したｎチャ
    ネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴを
    有する半導体装置であって、前記ｎチャネル型ＭＯＳＦ
    ＥＴは第１のチャネル形成領域および第１の導電膜を有
    し、前記ｐチャネル型ＭＯＳＦＥＴは第２のチャネル形
    成領域および第２の導電膜を有し、前記第１のチャネル
    形成領域が受ける応力は前記第２のチャネル形成領域が
    受ける応力より強い引っ張り応力であり、前記第１の導
    電膜および第２の導電膜は不純物元素が導入されている
    ことを特徴とする半導体装置。
  46. 【請求項４６】 単結晶シリコン基板に形成したｎチャ
    ネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴを
    有する半導体装置であって、前記ｎチャネル型ＭＯＳＦ
    ＥＴは第１のチャネル形成領域および第１の導電膜を有
    し、前記ｐチャネル型ＭＯＳＦＥＴは第２のチャネル形
    成領域および第２の導電膜を有し、前記第２のチャネル
    形成領域が受ける応力は前記第１のチャネル形成領域が
    受ける応力より強い圧縮応力であり、前記第１の導電膜
    および第２の導電膜は不純物元素が導入されていること
    を特徴とする半導体装置。
  47. 【請求項４７】 請求項３７乃至４６のいずれか一項に
    おいて、前記不純物元素は、ｎ型を付与する不純物元
    素、ｐ型を付与する不純物元素、希ガス元素から選ばれ
    た一種または複数種の元素であることを特徴とする半導
    体装置の作製方法。
  48. 【請求項４８】 請求項３７または請求項３８または請
    求項４２または請求項４３において、前記導電膜におけ
    る前記不純物元素のピークの濃度は、１×１０17〜１×
    １０22／ｃｍ3の範囲であることを特徴とする半導体装
    置の作製方法。
  49. 【請求項４９】 請求項３９乃至４１および請求項４４
    乃至４６のいずれか一項において、前記第１の導電膜ま
    たは前記第２の導電膜における前記不純物元素のピーク
    の濃度は、１×１０17〜１×１０22／ｃｍ3の範囲であ
    ることを特徴とする半導体装置の作製方法。
  50. 【請求項５０】 請求項３９乃至４１および請求項４４
    乃至４７および請求項４９のいずれか一項において、前
    記第１の導電膜に導入される不純物元素の濃度と前記第
    １の導電膜に導入される不純物元素の濃度は異なること
    を特徴とする半導体装置の作製方法。
  51. 【請求項５１】 請求項３７乃至５０のいずれか一項に
    おいて、前記半導体装置は、液晶表示装置または発光装
    置であることを特徴とする半導体装置。
  52. 【請求項５２】 請求項３７乃至５０のいずれか一項に
    おいて、前記半導体装置は、携帯電話、ビデオカメラ、
    デジタルカメラ、プロジェクター、ゴーグル型ディスプ
    レイ、パーソナルコンピュータ、ＤＶＤプレーヤー、電
    子書籍、または携帯型情報端末であることを特徴とする
    半導体装置。
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