JP2009182336A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】所望のＭＯＳトランジスタのみにチャネル領域に引っ張り応力を印加してキャリア移動度を向上させ、且つ、製造工程の複雑化を抑える。
【解決手段】シリコン基板１０上にｎＭＯＳトランジスタのゲート絶縁膜１３およびゲート電極１４を非単結晶シリコンで形成し、ゲート電極１４をマスクとして例えばＡｓやＳｂ等の比較的質量数が大きい（質量数７０以上）ｎ型ドーパントを注入することで、ｎＭＯＳトランジスタのソースドレイン領域を形成する。それにより、ゲート電極１４は非晶質化する。そして、ゲート電極１４が再結晶化する温度（約５５０℃）以下の温度条件でゲート電極１４を覆うようにシリコン酸化膜４０を形成し、その後１０００℃程度の加熱処理を行う。それにより、ゲート電極１４内に強い圧縮応力が残留すると共に、その下のチャネル領域には強い引っ張り応力が印加され、当該ｎＭＯＳトランジスタのキャリア移動度は向上する。
【選択図】図１０

Description

本発明は、ＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスタを有する半導体装置およびその製造方法に関するものである。

ＭＯＳ型電界効果トランジスタ（ＭＯＳトランジスタ）において、駆動電流であるドレイン電流を増加させることは当該ＭＯＳトランジスタの性能向上を図る方法の１つである。ドレイン電流を決定する因子は幾つかあるが、その１つにキャリア移動度がある。キャリア移動度は基板材質によりおおよそ決まってしまうためそれを変更するのは困難であるが、基板原子の格子間隔を変えることで、キャリアの散乱確率や有効質量が変わり、それによってキャリア移動度を変えることが可能であることが分かっている。

ＳｉＧｅ上にＳｉを形成した基板では、ＳｉＧｅの方が格子間隔が大きいために、その影響で上層のＳｉの格子間隔が広がる。このようにシリコンの格子間隔が広がった基板は「歪みシリコン（Strained Silicon）基板」と呼ばれている。歪みシリコン基板によれば、通常のシリコン基板に比べチャネルの移動度が向上するため、それに形成されたＭＯＳトランジスタのドレイン電流は増加する（例えば、非特許文献１、２）。

しかし、歪みシリコン基板には、基板材料としてＳｉＧｅを用いることにより発生する問題が存在する。例えば、ＳｉＧｅに起因する結晶欠陥の発生や表面ラフネスの悪化、ＳｉＧｅの熱伝導性の悪さによる基板温度の上昇、ＳｉＧｅとＳｉとの界面のバンド不連続面を介したｐチャネル型ＭＯＳトランジスタにおける短チャネル効果の増大、十分に熱処理を加えることができないことによるプロセス的な問題（ＳＴＩ（Shallow Trench Isolation）プロセスへの非適応性や、十分に活性化アニールを行えないこと等）である。そのため、歪みシリコン基板を実際のＬＳＩに適用するには、いまだ乗り越えるべき課題が山積している。

また、ＳｉＧｅを使用せず、シリコン基板に応力を加えることでＭＯＳトランジスタのチャネル領域におけるシリコンの格子間隔を変える技術もある（例えば、特許文献１）。

例えば、チャネル領域に引っ張り応力が発生した場合、ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）は駆動電流が増加するが、ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）は駆動電流が減少する。逆に、チャネル領域に圧縮応力が発生した場合、ｐＭＯＳトランジスタは駆動電流が増加し、ｎＭＯＳトランジスタは駆動電流が減少する。

特開２００２−９３９２１号公報（第３−６頁、第１−１９図）

Ｔ．ウェルザー（T. Welser）他、「歪みシリコン／弛緩シリコンゲルマニウム構造に形成されたNMOSおよびPMOSトランジスタ（NMOS and PMOS Transistor Fabricated in Strained Silicon/Relaxed Silicon-Germanium Structures）」，International Electron Device Meeting 1992，１９９２年，ｐ．１０００ Ｔ．ミズノ（T. Mizuno）他、「ＳＩＭＯＸ技術により形成されたSiGe-on-Insulator基板上の高性能な歪みＳｉのｐＭＯＳＦＥＴ（High Performance Strained-Si p-MOSFETs on SiGe-on-Insulator Substrates Fabricated by SIMOX Technology）」，International Electron Device Meeting 1999，１９９９年，ｐ．９３４

上記のように、ＭＯＳトランジスタの性能を向上させるためにＳｉＧｅを利用した歪みシリコン基板を用いるのにはいまだ課題が多いため、より簡単な方法が望まれている。

一方、特許文献１によれば、ゲート電極に応力を発生させ、シリコン基板のチャネル領域にその応力を加えることで、歪みシリコン基板を使用せずにＭＯＳトランジスタのチャネルの性能を向上させることができる。

上述したように、チャネル領域に引っ張り応力が印加された場合、ｎＭＯＳトランジスタは駆動電流が増加するが、逆にｐＭＯＳトランジスタは駆動電流が減少する。それに対し、チャネル領域に圧縮応力が印加された場合、ｐＭＯＳトランジスタは駆動電流が増加し、逆にｎＭＯＳトランジスタは駆動電流が減少する。よって、少なくともｎＭＯＳトランジスタとｐＭＯＳトランジスタとで発生する応力が異なるようにする必要がある。

そのため特許文献１では、ゲート電極の材料や成膜温度を、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとの間で互いに異ならす必要がある。その結果、ｎＭＯＳトランジスタのゲート電極とｐＭＯＳトランジスタのゲート電極とを同一の工程で形成することができないため、製造工程が複雑化してしまう。

本発明は以上のような課題を解決するためになされたものであって、所望のＭＯＳトランジスタのチャネル領域のみに引っ張り応力を印加してキャリア移動度を向上させ、且つ、製造工程の複雑化を抑えることができる半導体装置およびその製造方法を提供することを目的とする。

本発明に係る半導体装置の製造方法は、以下の工程を含む。半導体基板を準備する工程。前記半導体基板上にゲート絶縁膜を形成する工程。前記ゲート絶縁膜上にゲート電極を形成する工程。前記ゲート電極に質量数７０以上の第１ｎ型ドーパントを注入する工程と、前記半導体基板中に質量数７０以上の第１ｎ型ドーパントを注入し、前記ゲート電極下を挟むソースドレインエクステンション層を形成する工程とを一緒に行う工程。前記ソースドレインエクステンション層を形成後、前記第１ｎ型ドーパントが注入された前記ゲート電極側壁にサイドウォールを形成する工程。前記サイドウォールを形成後、前記ゲート電極に質量数７０以上の第２ｎ型ドーパントを注入する工程と、前記半導体基板中に質量数７０以上の第２ｎ型ドーパントを注入し、前記ゲート電極下と前記サイドウォール下を挟み、前記ソースドレインエクステンション層に一部重なるソースドレイン拡散層を形成する工程とを一緒に行う工程。前記第１ｎ型ドーパントと前記第２ｎ型ドーパントが注入された前記ゲート電極、前記サイドウォールおよび前記ソースドレイン拡散層とを覆う絶縁膜を形成する工程。前記絶縁膜で前記ゲート電極を覆った状態で、前記半導体基板に５５０℃以上の温度の熱処理を施す工程。前記熱処理後、前記ゲート電極、前記サイドウォールおよび前記ソースドレイン拡散層を覆う前記絶縁膜を除去する工程。前記絶縁膜除去後、前記ゲート電極表面と前記ソースドレイン拡散層表面にシリサイド層を形成する工程。

本発明に係る半導体装置によれば、シリコン基板における所定のゲート電極の下方に引っ張り応力を印加することができる。よって、シリコン基板のその部分の格子間隔は広がる。例えば、当該ゲート電極をｎＭＯＳトランジスタに適用させると、キャリア移動度が向上し当該ｎＭＯＳトランジスタの性能向上に寄与できる。

また、本発明に係る半導体装置の製造方法によれば、所定のゲート電極に内部応力として圧縮応力を残留させ、その下のシリコン基板に引っ張り応力を印加することができる。よって、シリコン基板のその部分の格子間隔は広がる。例えば、当該ゲート電極をｎＭＯＳトランジスタに適用させると、キャリア移動度が向上し当該ｎＭＯＳトランジスタの性能向上に寄与できる。さらに、複数のゲート電極を同一の工程で形成しても、ゲート電極の種類に応じて注入するイオンの質量に差をつけたり、あるいは所定のゲート電極上の所定の膜を熱処理前に除去することによって、容易に所望のゲート電極のみに強い圧縮応力を発生させることができ、製造工程の複雑化は抑えられる。

実施の形態１に係る半導体装置の製造工程を示す図である。 実施の形態１に係る半導体装置の製造工程を示す図である。 実施の形態１に係る半導体装置の製造工程を示す図である。 実施の形態１に係る半導体装置の製造工程を示す図である。 実施の形態１に係る半導体装置の製造工程を示す図である。 実施の形態１に係る半導体装置の製造工程を示す図である。 実施の形態１に係る半導体装置の製造工程を示す図である。 実施の形態１に係る半導体装置の製造工程を示す図である。 実施の形態１に係る半導体装置の製造工程を示す図である。 実施の形態１に係る半導体装置におけるｎＭＯＳトランジスタおよび従来のｎＭＯＳトランジスタのチャネル長方向の断面における応力分布図である。 実施の形態２に係る半導体装置の製造工程を示す図である。 実施の形態３に係る半導体装置の製造工程を示す図である。 実施の形態４に係る半導体装置の製造工程を示す図である。 実施の形態４に係る半導体装置の製造工程を示す図である。 実施の形態４に係る半導体装置の製造工程を示す図である。 実施の形態４に係る半導体装置の製造工程を示す図である。 実施の形態５に係る半導体装置の製造工程を示す図である。 実施の形態５に係る半導体装置の製造工程を示す図である。 実施の形態５に係る半導体装置の製造工程を示す図である。 実施の形態５に係る半導体装置の製造工程を示す図である。 実施の形態６に係る半導体装置の製造工程を示す図である。

＜実施の形態１＞
本発明者は、大量にイオンが注入された非晶質シリコンに熱処理を加えた場合、当該熱処理によりシリコンが再結晶化して多結晶シリコン（ポリシリコン）になる際、その体積が膨張することを見出した。また、その膨張量は注入されたイオンの質量に大きく依存し、質量が大きい程（特に質量数７０以上）大きく膨張することが分かった。また、注入されたイオンのドーズ量が大きい程、大きく膨張することも確認された。

図１〜図９は、実施の形態１に係る半導体装置の製造工程を示す図である。なお、これらの図において、図中左側はｎＭＯＳトランジスタが形成される領域（以下「ｎＭＯＳ領域」）であり、図中右側はｐＭＯＳトランジスタが形成される領域（以下「ｐＭＯＳ領域」）であると仮定する。

まず、シリコン基板１０上に、素子分離膜１１、ｐウェル１２、ｎウェル２２を常法により形成する。その後、それらの上にゲート絶縁膜材料としてのシリコン酸化膜３１を形成する。次いでシリコン酸化膜３１上に、ゲート電極材料として非単結晶（非晶質、多結晶を含む）シリコン膜３２を形成する（図１）。

次に、フォトリソグラフィー技術を用いて非単結晶シリコン膜３２をパターンニングすることで、ｐウェル１２上にゲート電極１４を、ｎウェル２２上にゲート電極２４をそれぞれ形成する（図２）。

その後、フォトリソグラフィー技術を用いてｐＭＯＳ領域を開口したレジストマスク３３を形成する。そして、当該レジストマスク３３およびゲート電極２４をマスクとして、Ｂイオン等比較的質量数が小さいｐ型ドーパントを注入し、ｎウェル２２内の比較的浅い位置にｐ型ソースドレインエクステンション層２６ａを形成する（図３）。このとき、ゲート電極２４にもイオンが注入されるので、ゲート電極２４を形成する非単結晶シリコンの一部は非晶質化するが、当該イオンの質量数は比較的小さいため非晶質化の程度は小さい。

次いで、フォトリソグラフィー技術を用いてｎＭＯＳ領域を開口したレジストマスク３４を形成する。そして、当該レジストマスク３４並びにゲート電極１４をマスクとして、ＡｓイオンやＳｂイオン等、質量数が７０以上の比較的質量数が大きいｎ型ドーパントを注入し、ｐウェル１２内の比較的浅い位置にｎ型ソースドレインエクステンション層１６ａを形成する（図４）。このとき、ゲート電極１４にも比較的質量数が大きいイオンが注入されるので、ゲート電極１４を形成する非単結晶シリコンの一部は非晶質化する。

さらに、ゲート電極１４，２４それぞれの側面にサイドウォール１５，２５を形成すると共に、シリコン酸化膜３１をエッチングしてゲート電極１４，２４それぞれの下にゲート絶縁膜１３，２３を形成する（図５）。このとき、サイドウォール１５，２５の成膜温度は、シリコンの再結晶化が開始される温度（約５５０℃）以下とする。

続いて再度、ｐＭＯＳ領域を開口したレジストマスク３５を形成する。そして、当該レジストマスク３５、ゲート電極２４並びにサイドウォール２５をマスクとして、Ｂイオン等比較的質量数が小さいｐ型ドーパントをドーズ量４×１０¹⁵／ｃｍ²以上注入し、ｎウェル２２内の比較的深い位置にｐ型ソースドレイン拡散層２６ｂを形成する（図６）。それにより、ｐ型ソースドレインエクステンション層２６ａおよびｐ型ソースドレイン拡散層２６ｂとからなるｐ型ソースドレイン領域２６が形成される。このとき、ゲート電極２４にもイオンが注入され、ゲート電極２４を形成する非単結晶シリコンの一部は非晶質化するが、ここでも当該イオンの質量数は比較的小さいためその非晶質化の程度は小さい。

次いで、ｎＭＯＳトランジスタを形成する領域を開口したレジストマスク３６を形成する。そして、当該レジストマスク３６、ゲート電極１４並びにサイドウォール１５をマスクとして、ＡｓイオンやＳｂイオン等の比較的質量数が大きいｎ型ドーパントを注入し、ｐウェル１２内の比較的深い位置にｎ型ソースドレイン拡散層１６ｂを形成する（図７）。それにより、ｎ型ソースドレインエクステンション層１６ａおよびｎ型ソースドレイン拡散層１６ｂとからなるｎ型ソースドレイン領域１６が形成される。ここでも、ゲート電極１４には比較的質量数の大きいイオンが注入されるので、ゲート電極１４を形成する非単結晶シリコンの非晶質化はさらに進行する。

その後、シリコン酸化膜４０を、ゲート電極１４，２４およびサイドウォール１５，２５上に、シリコンの再結晶化が開始される温度（約５５０℃）以下の成膜温度で形成する（図８）。

そして、ゲート電極１４，２４およびサイドウォール１５，２５をシリコン酸化膜４０で覆った状態で、９５０〜１１００℃程度の熱処理（例えばＲＴＡ（Rapid Thermal Annealing）で０〜３０秒（０秒はスパイクアニール）の熱処理）を行うことによって、イオン照射による損傷を修復すると共にドーパントの活性化を行う。このとき同時に、非晶質シリコンの再結晶化が起こり、ゲート電極１４，２４はポリシリコンとなる。

このとき、ｎＭＯＳトランジスタのゲート電極１４は、ＡｓイオンやＳｂイオン等の比較的質量数が大きい（質量数７０以上）イオンが大量に注入されているために膨張しようとする。しかし、ゲート電極１４およびサイドウォール１５の表面は、シリコン酸化膜４０によって覆われているため、殆ど膨張することができない。そのため、その膨張しようとする力によりゲート電極１４に内部応力として強い圧縮応力が残留する。それに伴い、ゲート電極１４の下方のチャネル領域には、引っ張り応力が加わることになる。

一方、ｐＭＯＳトランジスタのゲート電極２４は、比較的質量数の小さいイオンのみが注入されているため殆ど膨張しようとせず、ゲート電極２４内には殆ど応力は残留しない。よって、ゲート電極２４の下方のチャネル領域には殆ど応力が加わらない。

そして、例えばこれらのゲート電極１４，２４およびソースドレイン領域１６，２６上部をシリサイド化する場合は、シリコン酸化膜４０を除去し、Ｃｏ等の金属膜をスパッタ法により全面に形成し、３５０〜５５０℃の比較的低温の熱処理を加えることで、当該金属膜とゲート電極１４，２４およびソースドレイン領域１６，２６とを反応させる。そして、素子分離膜１１およびサイドウォール１５，２５上に未反応で残った金属膜を選択的に除去する。続いて、さらに高温の熱処理を加えることで、ゲート電極１４，２４上およびソースドレイン領域１６，２６上部に、それぞれシリサイド層１４ａ，２４ａ，１６ｃ，２６ｃが形成される（図９）。

その後、所定の層間絶縁膜、コンタクトおよび配線等を形成して半導体装置の製造が完了する。

図１０（ａ）は、本実施の形態に係るｎＭＯＳトランジスタのチャネル長方向の断面における応力分布図であり、図１０（ｂ）は従来のｎＭＯＳトランジスタ（即ち、ゲート電極１４に比較的質量数の小さいイオンのみが注入されたｎＭＯＳトランジスタ）のチャネル長方向の断面における応力分布図である。本実施の形態に係るｎＭＯＳトランジスタにおいて、ゲート電極１４には内部に強い圧縮応力が残留し、チャネル領域内には引っ張り応力が印加されているのが分かる。よって、ｎＭＯＳトランジスタのチャネル領域のシリコンの格子間隔は広がるためキャリア移動度が向上し、ＭＯＳトランジスタの性能向上に寄与できる。

一方、ｐＭＯＳトランジスタのゲート電極２４内には殆ど応力は残留しないため、ゲート電極２４の下方のチャネル領域には殆ど応力が加わらない。上述したように、引っ張り応力がｐＭＯＳトランジスタのチャネル領域に印加されることは、当該ｐＭＯＳトランジスタのドレイン電流は減少するため有効ではない。つまり、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの両方を有するデバイスにおいては、引っ張り応力はｎＭＯＳトランジスタのチャネル領域にのみ印加されることが望ましい。本実施の形態によれば、ｐＭＯＳトランジスタのチャネル領域には引っ張り応力は加わらないので、ｐＭＯＳトランジスタのドレイン電流の低下を抑えつつ、ｎＭＯＳトランジスタの特性向上を図ることができる。

また、本実施の形態によれば、ゲート電極１４に注入するイオン（ｎ型ソースドレイン領域１６を形成するためのイオン）としては比較的質量数の大きいものを用い、ゲート電極２４に注入するイオン（ｐ型ソースドレイン領域２６を形成するためのイオン）としては比較的質量数の小さいものを用いることにより、ｎＭＯＳトランジスタのチャネル領域にのみ強い引っ張り応力を印加することができる。つまり、ゲート電極１４とゲート電極２４とを同一の工程で形成しても、その後に注入するｎ型ドーパントとｐ型ドーパントとの間で質量数の差をつけることによって、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとでチャネル領域に印加される応力を互いに異ならしめることができる。即ち、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを互いに異なる工程で形成する必要はなく、製造工程の複雑化は抑えられている。

上述したように、大量にイオンが注入された非晶質シリコンが再結晶化してポリシリコンに変化する際、その注入されたイオンの質量が大きい程、大きく膨張しようとする。従って、ゲート電極１４に注入するイオンのドーズ量および質量数が大きい程、ゲート電極１４内に残留する圧縮応力は大きくなる。そして、当該ゲート電極１４の下方のチャネル領域に印加される引っ張り応力は大きくなり、本実施の形態の効果は向上する。同様に、ゲート電極１４内に残留する圧縮応力は、ゲート電極１４に注入されるイオンのドーズ量が大きい程大きくなる。上記の例ではｎ型ソースドレイン拡散層１６ｂの形成に、ドーズ量４×１０¹⁵／ｃｍ²以上のイオン注入を行ったが、これはｎ型ソースドレイン拡散層１６ｂを形成するための標準的なドーズ量であり、本発明の適用をこれに限定するものではない。もちろん４×１０¹⁵／ｃｍ²程度のドーズ量でも充分に本発明の効果を得ることができるが、さらに多くのドーズ量を注入すれば、本発明の効果はさらに大きくなる。但し、ゲート電極１４の圧縮応力自体は、４×１０¹⁵／ｃｍ²よりも小さいドーズ量の注入であっても発生する。

また、図８で示した工程においては、ゲート電極１４，２４上に形成する所定の膜として、シリコン酸化膜４０を形成したが、シリコンの再結晶化が開始される温度（約５５０℃）以下の条件で形成可能な膜であれば他の材料の膜であってもよい。ゲート電極１４に圧縮応力を残留させる目的であれば、必ずしも絶縁膜である必要はなく、例えば金属やシリサイド並びにそれらの積層膜などであってもよい。但し、その場合は熱処理によってゲート電極１４に圧縮応力を発生させた後、一旦その膜を除去し、再度シリコン酸化膜等の絶縁膜を形成する。

また、上記所定の膜４０がその熱処理により収縮する特性を有している場合も（シリコン酸化膜はその特性を有している）、ゲート電極１４に残留する圧縮応力は大きくなる。さらに、ゲート電極１４に残留する圧縮応力は、非晶質シリコンを再結晶化させる熱処理の温度が高い程、また所定の膜４０の厚さが厚い程大きくなり、キャリア移動度向上の効果が大きくなることが本発明者によって確認された。

なお、本実施の形態においてはＭＯＳトランジスタを形成する基板を、通常のシリコン基板として説明したが、上述した「歪みシリコン基板」であってもよい。その場合、ｎＭＯＳトランジスタのチャネル領域におけるチャネル移動度をさらに向上させることができることは明らかである。

＜実施の形態２＞
実施の形態１で説明したように、ゲート電極２４には比較的質量数の小さいイオンが注入されているので、その上にシリコン酸化膜４０があったとしても、殆ど応力は残留しない。しかし、注入されるイオンが大量になる場合は、質量数の小さいイオンを注入したとしても、圧縮応力が残留してしまう可能性がある。

以下、実施の形態２に係る半導体装置の製造工程を説明する。まず、実施の形態１で図１〜図８で示したものと同様の工程で、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを形成し、その上にシリコン酸化膜４０を形成する。そして、図１１に示すようにｐＭＯＳ領域上のシリコン酸化膜４０を除去し、開口する。

その後、９５０〜１１００℃程度の熱処理を行うことによって、イオン照射による損傷を修復すると共にドーパントの活性化を行う。このとき同時に、非晶質シリコンの再結晶化が起こり、ゲート電極１４，２４はポリシリコンとなる。

このとき、ｎＭＯＳトランジスタのゲート電極１４およびサイドウォール１５の表面はシリコン酸化膜４０によって覆われているため、膨張しようとする力によりゲート電極１４に内部応力として強い圧縮応力が残留する。それに伴い、ゲート電極１４の下方のチャネル領域には、引っ張り応力が加わることになる。

一方、ｐＭＯＳトランジスタのゲート電極２４およびサイドウォール２５の表面にはシリコン酸化膜４０に覆われておらず露出しているため、仮にゲート電極２４が多少膨張したとしても、ゲート電極２４内には殆ど応力は残留しない。つまり、実施の形態１よりもさらにｐＭＯＳトランジスタのチャネル領域に引っ張り応力が印加されることが抑制される。

＜実施の形態３＞
実施の形態１および実施の形態２では、ｎＭＯＳトランジスタのゲート電極１４を膨張させるためのイオンの注入に、ｎ型ソースドレイン拡散層１６ｂを形成するためのイオン注入を利用した。しかし、ゲート電極１４にイオンを注入するために、ｎ型ソースドレイン拡散層１６ｂを形成するためのイオン注入工程とは別のイオン注入を行ってもよい。

以下、実施の形態３に係る半導体装置の製造工程を説明する。まず、実施の形態１で図１〜図６で示したものと同様の工程で、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを形成する。そして、図１２に示すように、ｎＭＯＳ領域上を開口したレジストマスク３６を形成し、ｎＭＯＳ領域にｎ型ソースドレイン拡散層１６ｂの形成に先立って、電気的に不活性且つ比較的質量数が大きい（質量数７０以上）例えばＧｅイオンを全面に４×１０¹⁵／ｃｍ²以上注入する。このとき、ゲート電極１４だけでなくｎＭＯＳトランジスタのソースドレイン領域にもイオンが注入される。しかし、本工程で注入されるイオンは電気的に不活性であるので、ドーパントとして働くものではない。

そして、図７に示すようにｎ型ドーパントを注入し、ｎ型ソースドレイン拡散層１６ｂを形成する。このときのｎ型ドーパントは例えばＰイオン等の比較的質量数の小さいイオンでもよい。

その後は実施の形態１と同様に、図８のようにゲート電極１４，２４、サイドウォール１５，２５上にシリコン酸化膜４０を形成し、９５０〜１１００℃程度の熱処理を行う。それにより、非晶質シリコンの再結晶化が起こり、ゲート電極１４，２４はポリシリコンとなる。

このとき、ｎＭＯＳトランジスタのゲート電極１４には、上記工程により電気的に不活性且つ比較的質量数の大きいイオンが大量に注入されており、ゲート電極１４およびサイドウォール１５の表面はシリコン酸化膜４０によって覆われているため、膨張しようとする力によりゲート電極１４に内部応力として圧縮応力が残留する。それに伴い、ゲート電極１４の下方のチャネル領域には、引っ張り応力が加わることになる。

一方、ｐＭＯＳトランジスタのゲート電極２４は、比較的質量数の小さいイオンのみが注入されているため、殆ど応力は残留しない。よって、ゲート電極２４の下方のチャネル領域には殆ど応力が加わらない。

＜実施の形態４＞
一般に、強い応力を加えたシリコン基板には結晶欠陥が発生しやすく、結晶欠陥を有するシリコン基板上に形成されたトランジスタにおいては、接合リーク電流やゲート電流、サブスレッショルドリーク電流等の漏れ電流が増加してしまう。つまり、本発明に係るｎＭＯＳトランジスタにおいては、チャネル領域に印加された引っ張り応力により結晶欠陥が発生し、漏れ電流が大きくなる可能性が従来のものよりも高くなることが考えられる。

例えば、一般的な半導体装置のロジック部などは高速な動作・応答を主目的としており、多少の漏れ電流があっても高速動作が優先されるが、一方、例えばＳＲＡＭやＤＲＡＭなどのメモリ部やモバイル通信装置用ＬＳＩのロジック部においては、漏れ電流による僅かな電力消費の増加も抑える必要がある。従って、本発明に係るＭＯＳトランジスタは、高速動作が優先される回路部分（以下「高速回路部」）には有効であるが、電力消費を抑えたい回路部分（以下「低消費電力回路部」）には不向きであるとも言える。言い換えれば、半導体装置の高速回路部にのみ本発明に係るＭＯＳトランジスタを適用し、低消費電力回路部には従来のＭＯＳトランジスタを適用することが望ましい。

図１３〜図１６は、実施の形態４に係る半導体装置の製造工程を示す図である。これらの図においては、図１３に示しているように、左側は高速動作が優先される高速回路部、右側は電力消費を抑えたい低消費電力回路部である。また、高速回路部および低消費電力回路部のそれぞれが、ｎＭＯＳトランジスタが形成されるｎＭＯＳ領域並びにｐＭＯＳトランジスタが形成されるｐＭＯＳ領域を有していると仮定する。以下、これらの図を用いて本実施の形態に係る半導体装置の製造工程を説明する。

まず、シリコン基板１０上に、素子分離膜１１、ｐウェル１２，５２、ｎウェル２２，６２を常法により形成する。その後、実施の形態１において図１〜図５で示したものと同様の工程で、高速回路部のｎＭＯＳ領域にゲート絶縁膜１３、ゲート電極１４、サイドウォール１５およびｎ型ソースドレインエクステンション層１６ａを、高速回路部のｐＭＯＳ領域にゲート絶縁膜２３、ゲート電極２４、サイドウォール２５およびｐ型ソースドレインエクステンション層２６ａを、低消費電力回路部のｎＭＯＳ領域にゲート絶縁膜５３、ゲート電極５４、サイドウォール５５およびｎ型ソースドレインエクステンション層５６ａを、低消費電力回路部のｐＭＯＳ領域にゲート絶縁膜６３、ゲート電極６４、サイドウォール６５およびｐ型ソースドレインエクステンション層６６ａを、それぞれ形成する。

続いて、高速回路部および低消費電力回路部のｐＭＯＳ領域を開口したレジストマスク７１を形成する。そして、当該レジストマスク７１、ゲート電極２４，６４、並びにサイドウォール２５，６５をマスクとして、Ｂイオン等比較的質量数が小さいｐ型ドーパントをドーズ量４×１０¹⁵／ｃｍ²以上注入し、ｐ型ソースドレイン拡散層２６ｂおよびｐ型ソースドレイン拡散層６６ｂを形成する（図１３）。それにより、ｐ型ソースドレインエクステンション層２６ａおよびｐ型ソースドレイン拡散層２６ｂとからなるｐ型ソースドレイン領域２６、並びに、ｐ型ソースドレインエクステンション層６６ａおよびｐ型ソースドレイン拡散層６６ｂとからなるｐ型ソースドレイン領域６６が形成される。このとき、ゲート電極２４，６４にも当該イオンが注入される。

次いで、高速回路部および低消費電力回路部のｎＭＯＳ領域を開口したレジストマスク７２を形成する。そして、当該レジストマスク７２、ゲート電極１４，５４並びにサイドウォール１５，５５をマスクとして、ＡｓイオンやＳｂイオン等の比較的質量数が大きいｎ型ドーパントを注入し、ｎ型ソースドレイン拡散層１６ｂおよびｎ型ソースドレイン拡散層５６ｂを形成する（図１４）。それにより、ｎ型ソースドレインエクステンション層１６ａおよびｎ型ソースドレイン拡散層１６ｂとからなるｎ型ソースドレイン領域１６、並びに、ｎ型ソースドレインエクステンション層５６ａおよびｎ型ソースドレイン拡散層５６ｂとからなるｎ型ソースドレイン領域５６が形成される。このとき、ゲート電極１４，５４にも当該イオンが注入される。

その後、高速回路部上を覆い低消費電力回路部上を開口したシリコン酸化膜８０を、高速回路部のゲート電極１４，２４およびサイドウォール１５，２５上に、シリコンの再結晶化が開始される温度（約５５０℃）以下の条件で形成する（図１５）。

そして、ゲート電極１４，２４およびサイドウォール１５，２５をシリコン酸化膜８０で覆った状態で、９５０〜１１００℃程度の熱処理を行う。このとき非晶質シリコンの再結晶化が起こり、ゲート電極１４，２４，５４，６４はポリシリコンとなる。

ここで、高速回路部のｎＭＯＳトランジスタのゲート電極１４にはＡｓイオンやＳｂイオン等の比較的質量数が大きい（質量数７０以上）イオンが大量に注入され、且つ、ゲート電極１４およびサイドウォール１５の表面はシリコン酸化膜８０によって覆われているため、ゲート電極１４に内部応力として強い圧縮応力が残留する。それに伴い、ゲート電極１４の下方のチャネル領域には、引っ張り応力が加わることになる。

一方、低消費電力回路部のｎＭＯＳトランジスタのゲート電極５４にはＡｓイオンやＳｂイオン等の比較的質量数が大きいイオンが大量に注入されているが、ゲート電極５４およびサイドウォール５５の表面は露出しているため、ゲート電極５４の内部には殆ど応力が残留しない。よって、ゲート電極５４の下方のチャネル領域には、殆ど応力は加わらない。

また、高速回路部並びに低消費電力回路部のｐＭＯＳトランジスタのゲート電極２４，６４には、比較的質量数の小さいイオンのみが注入されているため、その内部に殆ど応力は残留しない。よって、ゲート電極２４，６４の下方のチャネル領域には殆ど応力が加わらない。

以上のように、本実施の形態に係る製造工程によれば高速回路部のｎＭＯＳトランジスタのチャネル領域のみに強い引っ張り応力を印加して性能向上を図ることができる。それと共に、高速回路部のｐＭＯＳトランジスタおよび低消費電力回路部のｐＭＯＳ並びにｎＭＯＳトランジスタのチャネル領域には殆ど応力は印加されないため、結晶欠陥の発生による漏れ電流の増大を抑えることができる。

そして、例えば所定のＭＯＳトランジスタのゲート電極およびソースドレイン領域をシリサイド化する場合は、Ｃｏ等の金属膜をスパッタ法により形成し、３５０〜５５０℃の比較的低温の熱処理を加えることで、金属膜とシリコンとを反応させる。そして、絶縁膜上に未反応で残った金属膜を選択的に除去する。続いて、さらに高温の熱処理を加える。

例えば、モバイル通信装置用ＬＳＩにおいては、低消費電力回路部のＭＯＳトランジスタのゲート電極およびソースドレイン領域をシリサイド化することが多い。その場合は、上記工程において形成した、高速回路部上を覆い低消費電力回路部上を開口したシリコン酸化膜８０をそのままマスクとして利用することもできる。それにより、低消費電力回路部のゲート電極５４，６４上部およびソースドレイン領域５６，６６上部のそれぞれにシリサイド層５４ａ，６４ａ，５６ｃ，６６ｃが形成される（図１６）。

本実施の形態によれば非晶質シリコンを再結晶化させる際に、シリコン酸化膜８０の低消費電力回路部上を開口しておくことで、高速回路部のｎＭＯＳトランジスタのチャネル領域にのみ強い引っ張り応力を印加することができる。つまり、ゲート電極１４，２４，５４，６４を全て同一の工程で形成しても、所定のｎＭＯＳトランジスタのチャネル領域のみに引っ張り応力を印加することができる。よって、製造工程の複雑化は抑えられている。

＜実施の形態５＞
本実施の形態では実施の形態４と同様に、半導体装置の高速部にのみ本発明に係るＭＯＳトランジスタを適用し、低消費電力部には従来のＭＯＳトランジスタを適用するための別の手法を説明する。

図１７〜図２０は、実施の形態５に係る半導体装置の製造工程を示す図である。これらの図においても、図１３と同様に、左側は高速動作が優先される高速回路部、右側は電力消費を抑えたい低消費電力回路部であり、そのそれぞれがｎＭＯＳ領域並びにｐＭＯＳ領域を有している。

以下、これらの図を用いて本実施の形態に係る半導体装置の製造工程を説明する。まず、実施の形態４と同様に、シリコン基板１０上に、素子分離膜１１、ｐウェル１２，５２、ｎウェル２２，６２を形成し、高速回路部のｎＭＯＳ領域にゲート絶縁膜１３、ゲート電極１４、サイドウォール１５およびｎ型ソースドレインエクステンション層１６ａを、高速回路部のｐＭＯＳ領域にゲート絶縁膜２３、ゲート電極２４、サイドウォール２５およびｐ型ソースドレインエクステンション層２６ａを、低消費電力回路部のｎＭＯＳ領域にゲート絶縁膜５３、ゲート電極５４、サイドウォール５５およびｎ型ソースドレインエクステンション層５６ａを、低消費電力回路部のｐＭＯＳ領域にゲート絶縁膜６３、ゲート電極６４、サイドウォール６５およびｐ型ソースドレインエクステンション層６６ａを、それぞれ形成する。但し、ｎ型ソースドレインエクステンション層１６ａおよびｎ型ソースドレインエクステンション層５６ａの形成の際にはＰイオン等比較的質量数が軽いｎ型ドーパントを注入する。

続いて、高速回路部および低消費電力回路部のｐＭＯＳ領域を開口したレジストマスク７１を形成する。そして、当該レジストマスク７１、ゲート電極２４，６４、並びにサイドウォール２５，６５をマスクとして、Ｂイオン等比較的質量数が小さいｐ型ドーパントをドーズ量４×１０¹⁵／ｃｍ²以上注入し、ｐ型ソースドレイン拡散層２６ｂを形成する（図１３）。それにより、ｐ型ソースドレインエクステンション層２６ａおよびｐ型ソースドレイン拡散層２６ｂとからなるｐ型ソースドレイン領域２６、並びに、ｐ型ソースドレインエクステンション層６６ａおよびｐ型ソースドレイン拡散層６６ｂとからなるｐ型ソースドレイン領域６６が形成される。このとき、ゲート電極２４，６４にも当該イオンが注入される。

次いで、低消費電力回路部のｎＭＯＳ領域を開口したレジストマスク７３を形成する。そして、当該レジストマスク７３、ゲート電極５４並びにサイドウォール５５をマスクとして、Ｐイオン等の比較的質量数が小さいｎ型ドーパントを注入し、ｎ型ソースドレイン拡散層５６ｂを形成する（図１７）。それにより、ｎ型ソースドレインエクステンション層５６ａおよびｎ型ソースドレイン拡散層５６ｂとからなるｎ型ソースドレイン領域５６が形成される。このとき、ゲート電極５４にも当該イオンが注入される。

その後、高速回路部のｎＭＯＳ領域を開口したレジストマスク７４を形成する。そして、当該レジストマスク７４、ゲート電極１４並びにサイドウォール１５をマスクとして、ＡｓイオンやＳｂイオン等の比較的質量数が大きいｎ型ドーパントを注入し、ｎ型ソースドレイン拡散層１６ｂを形成する（図１８）。それにより、ｎ型ソースドレインエクステンション層１６ａおよびｎ型ソースドレイン拡散層１６ｂとからなるｎ型ソースドレイン領域１６が形成される。このとき、ゲート電極１４にも当該イオンが注入される。

そして、高速回路部並びに低消費電力回路部上に、シリコン酸化膜８１をゲート電極１４，２４，５４，６４およびサイドウォール１５，２５，５５，６５を覆うように、シリコンの再結晶化が開始される温度（約５５０℃）以下の条件で形成する（図１９）。

そして、ゲート電極１４，２４，５４，６４およびサイドウォール１５，２５，５５，６５をシリコン酸化膜８１で覆った状態で、９５０〜１１００℃程度の熱処理を行う。このとき非晶質シリコンの再結晶化が起こり、ゲート電極１４，２４，５４，６４はポリシリコンとなる。

ここで、高速回路部のｎＭＯＳトランジスタのゲート電極１４にはＡｓイオンやＳｂイオン等の比較的質量数が大きい（質量数７０以上）イオンが大量に注入され、且つ、ゲート電極１４およびサイドウォール１５の表面はシリコン酸化膜８１によって覆われているため、ゲート電極１４に内部応力として強い圧縮応力が残留する。それに伴い、ゲート電極１４の下方のチャネル領域には、引っ張り応力が加わることになる。

一方、低消費電力回路部のｎＭＯＳトランジスタのゲート電極５４には比較的質量数の小さいイオンのみが注入されているため、その内部に殆ど応力は残留しない。よって、ゲート電極５４の下方のチャネル領域には殆ど応力が加わらない。

また、高速回路部並びに低消費電力回路部のｐＭＯＳトランジスタのゲート電極２４，６４にも、比較的質量数の小さいイオンのみが注入されているため、その内部に殆ど応力は残留しない。よって、ゲート電極２４，６４の下方のチャネル領域には殆ど応力が加わらない。

以上のように、本実施の形態に係る製造工程によれば高速回路部のｎＭＯＳトランジスタのチャネル領域のみに強い引っ張り応力を印加して性能向上を図ることができる。それと共に、高速回路部のｐＭＯＳトランジスタおよび低消費電力回路部のｐＭＯＳ並びにｎＭＯＳトランジスタのチャネル領域には殆ど応力は印加されないため、結晶欠陥の発生による漏れ電流の増大を抑えることができる。

例えば、モバイル通信装置用ＬＳＩなど、低消費電力回路部のＭＯＳトランジスタのゲート電極およびソースドレイン領域をシリサイド化する場合は、シリコン酸化膜８１の低消費電力回路部上を開口し、それをマスクとしてサリサイド化処理を行う。それにより、低消費電力回路部のゲート電極５４，６４上およびソースドレイン領域５６，６６上のそれぞれにシリサイド層５４ａ，６４ａ，５６ｃ，６６ｃが形成される（図２０）。

本実施の形態によれば高速回路部のｎ型ドーパントと低消費電力回路部のｎ型ドーパントとの間で質量数の差をつけることによって、高速回路部のｎＭＯＳトランジスタのチャネル領域にのみ強い引っ張り応力を印加することができる。つまり、ゲート電極１４，２４，５４，６４を全て同一の工程で形成しても、所定のｎＭＯＳトランジスタのチャネル領域のみに引っ張り応力を印加することができる。

＜実施の形態６＞
上述したように、本発明に係るｎＭＯＳトランジスタにおいては、結晶欠陥が発生しやすく、ＭＯＳトランジスタにおける接合リーク電流やゲート電流、サブスレッショルドリーク電流等の漏れ電流が増加してしまう。漏れ電流が大きくなる可能性が従来のものよりも高くなるという問題がある。そこで、本実施の形態においては、その問題を解決するための手法を示す。

即ち、例えば実施の形態１において図２に示した工程で非単結晶シリコンのゲート電極１４，２４を形成した後、当該ゲート電極１４，２４およびシリコン基板１０の表面を酸化する（このとき、シリコン基板１０上にはシリコン酸化膜３１が残っているため、正確には酸化膜を再び酸化することになる）。それにより、図２１のようにゲート電極１４，２４の表面にはシリコン酸化膜９０が形成されるが、このときゲート電極１４，２４のエッジ部にシリコン酸化膜のバーズビーク９０ａが形成される。それ以降は、図３〜図９で示した工程と同様であるので説明は省略する。

バーズビーク９０ａが形成されることによりゲート電極１４，２４のエッジ部の絶縁膜厚が厚くなるため、トンネル電流が抑制されたりゲート電界が緩和されるため、サブスレッショルドリーク電流を小さくでき、ＭＯＳトランジスタの漏れ電流の増加が抑えられる。よって、特にチャネル領域に引っ張り応力が印加された本発明に係るｎＭＯＳトランジスタのように、漏れ電流の増加が懸念されるＭＯＳトランジスタに対して有効である。

また、その後の工程における加熱処理の際に、ゲート電極１４，２４をシリコン酸化膜９０で被覆したまま行うことで、非シリサイド領域のポリシリコンゲート電極の抵抗値のばらつきが抑えられるという効果も得ることができる。

１０ シリコン基板、１１ 素子分離膜、１２，５２ ｐウェル、１３，２３，５３，６３ ゲート絶縁膜、１４，２４，５４，６４ ゲート電極、１５，２５，５５，６５ サイドウォール、１６，５６ ｎ型ソースドレイン領域、１６ａ，５６ａ ｎ型ソースドレインエクステンション層、１６ｂ，５６ｂ ｎ型ソースドレイン拡散層、２２，６２ ｎウェル、２６，６６ ｐ型ソースドレイン領域、２６ａ，６６ａ ｐ型ソースドレインエクステンション層、２６ｂ，６６ｂ ｐ型ソースドレイン拡散層、３１ シリコン酸化膜、３２ 非単結晶シリコン膜、４０，８０，８１ シリコン酸化膜、９０ シリコン酸化膜、９０ａ バーズビーク。

Claims (18)

1. 半導体基板を準備する工程と、
   前記半導体基板上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記ゲート電極に質量数７０以上の第１ｎ型ドーパントを注入する工程と、前記半導体基板中に質量数７０以上の第１ｎ型ドーパントを注入し、前記ゲート電極下を挟むソースドレインエクステンション層を形成する工程とを一緒に行う工程と、
   前記ソースドレインエクステンション層を形成後、前記第１ｎ型ドーパントが注入された前記ゲート電極側壁にサイドウォールを形成する工程と、
   前記サイドウォールを形成後、前記ゲート電極に質量数７０以上の第２ｎ型ドーパントを注入する工程と、前記半導体基板中に質量数７０以上の第２ｎ型ドーパントを注入し、前記ゲート電極下と前記サイドウォール下を挟み、前記ソースドレインエクステンション層に一部重なるソースドレイン拡散層を形成する工程とを一緒に行う工程と、
   前記第１ｎ型ドーパントと前記第２ｎ型ドーパントが注入された前記ゲート電極、前記サイドウォールおよび前記ソースドレイン拡散層とを覆う絶縁膜を形成する工程と、
   前記絶縁膜で前記ゲート電極を覆った状態で、前記半導体基板に５５０℃以上の温度の熱処理を施す工程と、
   前記熱処理後、前記ゲート電極、前記サイドウォールおよび前記ソースドレイン拡散層を覆う前記絶縁膜を除去する工程と、
   前記絶縁膜除去後、前記ゲート電極表面と前記ソースドレイン拡散層表面にシリサイド層を形成する工程と、
   を含む半導体装置の製造方法。
2. 半導体基板上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上に非晶質シリコンであるゲート電極を形成する工程と、
   前記ゲート電極に質量数７０以上のｎ型ドーパントを注入する工程と、前記半導体基板中に質量数７０以上のｎ型ドーパントを注入し、前記ゲート電極下を挟むソースドレインエクステンション層を形成する工程とを一緒に行う工程と、
   前記ソースドレインエクステンション層を形成後、前記ゲート電極側壁にサイドウォールを形成する工程と、
   前記サイドウォールを形成後、前記ゲート電極に質量数７０以上のｎ型ドーパントを注入する工程と、前記半導体基板中に質量数７０以上のｎ型ドーパントを注入し、前記ゲート電極下と前記サイドウォール下を挟み、前記ソースドレインエクステンション層に一部重なるソースドレイン拡散層を形成する工程とを一緒に行う工程と、
   前記ゲート電極と前記ソースドレイン拡散層とを覆う絶縁膜を形成する工程と、
   前記絶縁膜を形成後、非晶質シリコンである前記ゲート電極を多結晶シリコンにし、前記ソースドレイン拡散層と前記ソースドレインエクステンション層とを活性化するため、前記絶縁膜が前記ゲート電極を覆った状態で、前記ゲート電極、前記ソースドレイン拡散層および前記ソースドレインエクステンション層を熱処理する工程と、
   前記熱処理後、前記絶縁膜を除去する工程と、
   前記絶縁膜除去後、前記ゲート電極表面と前記ソースドレイン拡散層表面にシリサイド層を形成する工程と、
   を含む半導体装置の製造方法。
3. 半導体基板を準備する工程と、
   前記半導体基板上に第１ゲート絶縁膜と第２ゲート絶縁膜を形成する工程と
   前記第１ゲート絶縁膜上に第１ゲート電極、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、
   前記第１ゲート電極にｐ型ドーパントを注入する工程と、
   前記第２ゲート電極に質量数７０以上のｎ型ドーパントを注入する工程と、
   前記ｐ型ドーパントが注入された第１ゲート電極と前記ｎ型ドーパントが注入された第２ゲート電極を覆う絶縁膜を形成する工程と、
   前記第１ゲート電極を覆う前記絶縁膜を除去する工程と、
   前記第１ゲート電極を覆う前記絶縁膜を除去した後、前記絶縁膜で前記第２ゲート電極を覆った状態で、前記半導体基板に５５０℃以上の温度で熱処理を施す工程と、
   前記熱処理後、前記第２ゲート電極を覆う前記絶縁膜を除去する工程と、
   前記第２ゲート電極を覆う前記絶縁膜を除去した後、前記第１ゲート電極表面に第１シリサイド層を形成する工程と、前記第２ゲート電極表面に第２シリサイド層を形成する工程とを一緒に行う工程と、
   を含む半導体装置の製造方法。
4. 前記絶縁膜は５５０℃以下の温度で成膜される請求項１乃至請求項３のいずれか一項に記載の半導体装置の製造方法。
5. 前記絶縁膜は前記熱処理工程により収縮する請求項１乃至請求項４のいずれか一項に記載の半導体装置の製造方法。
6. 前記絶縁膜は酸化膜である請求項１乃至請求項５のいずれか一項に記載の半導体装置の製造方法。
7. 前記ゲート電極は前記熱処理工程において膨張する請求項１乃至請求項６のいずれか一項に記載の半導体装置の製造方法。
8. 半導体基板を準備する工程と、
   前記半導体基板上に第１ゲート絶縁膜と第２ゲート絶縁膜を形成する工程と
   前記第１ゲート絶縁膜上に第１ゲート電極、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、
   前記第１ゲート電極と前記第２ゲート電極に質量数７０以上のｎ型ドーパントを注入する工程と、
   前記ｎ型ドーパントが注入された第１ゲート電極と第２ゲート電極を覆う絶縁膜を形成する工程と、
   前記絶縁膜を形成後、前記第２ゲート電極を覆う前記絶縁膜を除去する工程と、
   前記第２ゲート電極を覆う前記絶縁膜を除去した後、前記絶縁膜で前記第１ゲート電極を覆った状態で、前記半導体基板に５５０℃以上の温度で熱処理を施す工程と、
   前記熱処理後、前記第２ゲート電極上に第２シリサイド層を形成する工程と、
   を含む半導体装置の製造方法。
9. 半導体基板上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記ゲート電極中にｎ型ドーパントを注入する工程と、
   前記ｎ型ドーパントが注入された前記ゲート電極を覆う絶縁膜を形成する工程と、
   前記ゲート電極を前記絶縁膜で覆った状態で、前記ゲート電極に５５０℃以上の温度で熱処理を施す工程と、
   前記熱処理後、前記絶縁膜を除去する工程と、
   前記絶縁膜除去後、前記ゲート電極上にシリサイド層を形成する工程と、
   を有する半導体装置の製造方法。
10. 半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極中に元素を注入する工程と、
    前記不純物が注入された前記ゲート電極を覆う絶縁膜を形成する工程と、
    前記ゲート電極を前記絶縁膜で覆った状態で、前記ゲート電極に５５０℃以上の温度で熱処理を施す工程と、
    前記熱処理後、前記絶縁膜を除去する工程と、
    を有する半導体装置の製造方法。
11. 半導体基板を準備する工程と、
    前記半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極に質量数７０以上のｎ型ドーパントを注入する工程と、
    前記ｎ型ドーパントが注入された前記ゲート電極を覆う絶縁膜を形成する工程と、
    前記絶縁膜で前記ゲート電極を覆った状態で、前記半導体基板に５５０℃以上の温度の熱処理を施す工程と、
    前記熱処理工程後、前記ゲート電極上に形成された前記絶縁膜を除去する工程と、
    前記絶縁膜を除去後、前記ゲート電極表面にシリサイド層を形成する工程と、
    を含む半導体装置の製造方法。
12. 半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に非晶質シリコンであるゲート電極を形成する工程と、
    前記ゲート電極に質量数７０以上のｎ型ドーパントを注入する工程と、
    前記ｎ型ドーパントを注入後、前記ゲート電極を覆う絶縁膜を形成する工程と、
    前記絶縁膜を形成後、非晶質シリコンである前記ゲート電極を多結晶シリコンにするため、熱処理を加える工程と、
    前記熱処理工程後、前記ゲート電極上に形成された前記絶縁膜を除去する工程と、
    前記絶縁膜を除去後、前記ゲート電極表面にシリサイド層を形成する工程と、
    を含む半導体装置の製造方法。
13. 半導体基板を準備する工程と、
    前記半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極及び前記ゲート電極両側に位置する前記半導体基板の表面に質量数７０以上のｎ型ドーパントを注入する工程と、
    前記ｎ型ドーパントが注入された前記ゲート電極と前記半導体基板表面とを覆う絶縁膜を形成する工程と、
    前記絶縁膜で前記ゲート電極を覆った状態で、前記半導体基板に５５０℃以上の温度で熱処理を施す工程と、
    前記熱処理後、前記ゲート電極上と前記ゲート電極両側の前記半導体基板表面に形成された前記絶縁膜を除去する工程と、
    前記絶縁膜を除去後、前記ゲートと前記半導体基板表面にシリサイド層を形成する工程と、
    を含む半導体装置の製造方法。
14. 半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に非晶質シリコンであるゲート電極を形成する工程と、
    前記ゲート電極に質量数７０以上のｎ型ドーパントを注入する工程および前記半導体基板中に質量数７０以上のｎ型ドーパントを注入して前記ゲート電極下を挟むｎ型ソースドレイン領域を形成する工程を一緒に行う工程と、
    前記ゲート電極と前記ｎ型ソースドレイン領域とを覆う絶縁膜を形成する工程と、
    前記絶縁膜を形成後、非晶質シリコンである前記ゲート電極を多結晶シリコンにするための熱処理を、前記ゲート電極と前記ｎ型ソースドレイン領域に加える工程と、
    前記熱処理後、前記絶縁膜を除去する工程と、
    前記絶縁膜を除去後、前記ゲート電極表面と前記ソースドレイン領域表面にシリサイド層を形成する工程と、
    を含む半導体装置の製造方法。
15. 前記絶縁膜は５５０℃以下の温度で成膜される請求項１１乃至請求項１４のいずれか一項に記載の半導体装置の製造方法。
16. 前記絶縁膜は前記熱処理工程により収縮する請求項１１乃至請求項１５のいずれか一項に記載の半導体装置の製造方法。
17. 前記絶縁膜は酸化膜である請求項１１乃至請求項１６のいずれか一項に記載の半導体装置の製造方法。
18. 前記ゲート電極は前記熱処理工程において膨張する請求項１１乃至請求項１７のいずれか一項に記載の半導体装置の製造方法。

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