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JP2002270756A - 半導体装置及びそれを用いた通信端末装置 - Google Patents

半導体装置及びそれを用いた通信端末装置

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JP2002270756A
JP2002270756A JP2001064319A JP2001064319A JP2002270756A JP 2002270756 A JP2002270756 A JP 2002270756A JP 2001064319 A JP2001064319 A JP 2001064319A JP 2001064319 A JP2001064319 A JP 2001064319A JP 2002270756 A JP2002270756 A JP 2002270756A
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JP
Japan
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circuit
semiconductor substrate
semiconductor
semiconductor device
lead frame
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JP2001064319A
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English (en)
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JP3839267B2 (ja
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Noboru Akiyama
秋山　　登
Minehiro Nemoto
峰弘 根本
Masatake Nametake
正剛 行武
Yasuyuki Kojima
康行 小嶋
Kazuyuki Kamegaki
和幸 亀垣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】 【課題】高い絶縁性を有する絶縁バリアをパッケージ或
いはモジュール内部に内蔵したマルチチップ構成の半導
体、およびこれを用いた実装面積の小さな小型の応用回
路ＩＣを実現し、提供する。 【解決手段】複数の半導体チップ上に形成した高耐圧の
キャパシタの外部電極の間を、ワイヤボンディング或い
はプリント基板配線，リードフレーム等で電気的に接続
する。そして、半導体チップ上に形成した信号送信用の
ドライバ回路、又は信号受信用のレシーバ回路が前記高
耐圧キャパシタの基板側電極と電気的に接続され、前記
複数半導体チップを１つのパッケージ或いは１つのモジ
ュールに収める。これにより、絶縁性と、半導体装置は
小型化を両立する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、１次側回路と２次
側回路との間で信号を伝達し、かつ１次側回路と２次側
回路を電気的に絶縁分離する容量性絶縁手段を有するマ
ルチチップ構成の半導体装置と、それを応用した集積回
路、特にアナログフロントエンドやモデム，通信端末装
置に関する。
【０００２】
【従来の技術】複数の回路間を電気的に絶縁分離し信号
を伝達する必要がある場合は、絶縁カプラやアイソレー
タと呼ばれている個別部品のトランスやフォトカプラな
どを用いていた。例えば通信分野では、公共性の高いネ
ットワーク設備の保護と端末装置の保護のために、ネッ
トワークと端末の境界に高い絶縁性が要求されていて、
通信用小型トランスなどのアイソレータが使われてき
た。また、計測，医療等の分野では、人体や計測機器に
対する安全性や対ノイズ性のため、センサ部と信号波形
処理回路など信号検出部と信号処理部との絶縁分離手段
としてアイソレータが用いられてきた。
【０００３】トランスで絶縁する場合は用いる材料や構
造などの制約のために小型化，軽量化に限界があり、価
格も高い欠点がある。発光素子と受光素子を組合せたフ
ォトカプラを用いたアイソレータは小型，軽量，低価格
である。しかし、フォトカプラは、温度変化などで電気
特性が変化しやすく、これらの補正には精密な制御が必
要な補正回路を要する。また、一般的な半導体装置の製
造工程とは別に発光，受光素子用に別の製造工程が必要
になる。
【０００４】また、絶縁バリアを構成する個別部品とし
て、電力用、あるいはサージ保護用のセラミックキャパ
シタがあり、これを用いた信号伝送用回路は容量性絶縁
アンプ、もしくは容量性絶縁カプラと呼ばれている。容
量性絶縁バリアを通じて信号を伝送する伝送方法とし
て、ＰＷＭ（パルス幅変調）方式などが用いられてい
る。特開平７−３０７７０８号公報には、３つの容量性
絶縁バリアとこれを用いたディジタルＰＷＭ信号伝送の
モデル応用回路が開示されている。
【０００５】
【発明が解決しようとする課題】アイソレータには、今
後さらなる小型化，軽量化，低価格化等の要求があり、
この観点でこれら従来技術には、以下の課題と問題点が
ある。
【０００６】高い耐電圧性能を有する絶縁バリアと、入
力信号を伝送に適した波形にする信号変調回路部、受け
取った伝送信号を元の信号に戻す信号復調回路部はそれ
ぞれ別の部品であり、複数の部品を同一パッケージに搭
載してアイソレータを構成している。したがって、部品
点数が多く、しかも組立工程も複雑になり、複数の部品
を基板に実装するので、小型化にも限界がある。
【０００７】トランスやフォトカプラなどを用いた従来
技術のアイソレータの場合、実装における部品点数の多
さや部品自体の構造のため、市場が求めるような小型化
や低価格化には限界があった。また、容量性絶縁バリア
を用いたアイソレータでは、容量性バリアやその伝送回
路が個別部品であるので、小型化には限界があった。
【０００８】本発明の目的は、高い絶縁性を有する絶縁
バリアをパッケージ或いはモジュール内部に内蔵したマ
ルチチップ構成の半導体、およびこれを用いた実装面積
の小さな小型の応用回路ＩＣを実現し、提供する事であ
る。本発明の他の目的は、これらのアイソレータを内蔵
したマルチチップ構成のＩＣを応用した電子装置を提供
する事である。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
複数の半導体チップ上に形成した高耐圧容量の外部電極
間を、ワイヤボンディング或いはプリント基板配線，リ
ードフレーム等で電気的に接続する。そして、半導体チ
ップ上に形成された信号送信用のドライバ回路、又は信
号受信用のレシーバ回路は、前記高耐圧容量の基板側電
極と電気的に接続する。これにより、１次側回路と２次
側回路との間で信号を伝達し、かつ１次側回路と２次側
回路を絶縁分離する容量性絶縁手段が形成される。前記
２つの半導体チップは１つのパッケージ或いは１つのモ
ジュールに収められる。
【００１０】本発明の半導体装置では、前記半導体チッ
プには、ＳＯＩ（Silicon OnInsulator）基板を用いた
トレンチ分離や誘電体分離基板を用いた誘電体分離等の
特別な絶縁分離手段を設ける必要は特になく、低圧ＬＳ
Ｉで一般に用いる通常のＰＮ接合分離で十分である。
【００１１】本発明のアナログフロントエンドを備えた
半導体装置では、１次側回路と２次側回路とが、各々ア
ナログ入出力側，ディジタル入出力側回路であり、前記
容量性絶縁手段を用いてアナログ入出力側回路とディジ
タル入出力側回路との間で信号を伝達し、かつ、アナロ
グ入出力側回路とディジタル入出力側回路とを絶縁分離
する。
【００１２】本発明のモデル装置では、アナログフロン
トエンドを備えた半導体装置を有し、その半導体装置に
は、１次側回路と２次側回路が各々アナログ入出力側，
ディジタル入出力側回路であり、前記容量性絶縁手段を
用いてアナログ入出力側回路とディジタル入出力側回路
との間で信号を伝達し、かつ、アナログ入出力側回路と
ディジタル入出力側回路とを絶縁分離されるアナログフ
ロントエンドを備えた半導体装置を用いる。
【００１３】本発明の回線に接続されるトランシーバを
備える半導体装置では、その１次側回路と２次側回路
が、各々トランシーバ回路，応用制御回路であり、前記
容量性絶縁手段を用いてトランシーバ回路と前記応用制
御回路との間で信号を伝達し、かつ、トランシーバ回路
と応用制御回路とを絶縁分離する。
【００１４】本発明の通信端末装置では、回線に接続さ
れるトランシーバを備えた半導体装置を有し、その半導
体装置には、その１次側回路と２次側回路が各々トラン
シーバ回路，応用制御回路であり、前記容量性絶縁手段
を用いてトランシーバ回路と前記応用制御回路との間で
信号を伝達し、かつ、トランシーバ回路と応用制御回路
とを絶縁分離されるトランシーバを備えた半導体装置を
用いる。
【００１５】
【発明の実施の形態】以下、図を用いて、本発明の実施
例を詳しく説明する。
【００１６】（実施例１）図１に本実施例の半導体装置
の略平面構成を示す。図１の矢印Ａ，Ａ′での略断面構
造を図２に示す。図１，図２では、本実施例の半導体装
置をマルチチップＩＣ１として示す。マルチチップＩＣ
１は第１のチップ１０と、第２のチップ２０と、チップ
に信号を入出力するための端子であるリードフレーム６
０，６２と、前記２チップを実装する際の支持体となる
リードフレーム６１，６３、とこれらを実装するための
パッケージ３０を備える。
【００１７】第１のチップ１０は、１次側回路２１０，
レシーバ回路４１０,４１１,４１３，ドライバ回路３１
２，高耐圧容量１１０，１１１，１１２，１１３からな
り、パッド９２はリードフレーム６０に入出力する信号
を、ボンディングワイヤを介して１次側回路２１０と電
気的に接続するための電極、パッド９０は高耐圧容量１
１０，１１１，１１２，１１３の外部側電極として設け
られ、ボンディングワイヤ５０を介して第２のチップ２
０に形成された高耐圧容量１２０，１２１，１２２，１
２３の外部電極であるパッド９１と接続される。配線７
０は１次側回路２１０とレシーバ回路４１０，４１１，
４１３或いはドライバ回路３１２を電気的に結ぶ信号配
線であり、配線８０は高耐圧容量１１０，１１１，１１
２，１１３の基板側電極９００（図２）とレシーバ回路
４１０，４１１，４１３或いはドライバ回路３１２を電
気的に結ぶ信号配線である。
【００１８】第２のチップ２０も同様に、２次側回路２
２０，レシーバ回路４２２，ドライバ回路３２０，３２
１，３２３，高耐圧容量１２０，１２１，１２２，１２
３からなり、パッド９３はリードフレーム６２に入出力
される信号を、ボンディングワイヤを介して２次側回路
２２０と電気的に接続するための電極、パッド９１は高
耐圧容量１２０，１２１，１２２，１２３の外部側電極
として設けられ、ボンディングワイヤ５０を介して第１
のチップ１０に形成された高耐圧容量１１０，１１１，
１１２，１１３の外部電極であるパッド９０と接続され
る。配線７１は２次側回路２２０とレシーバ回路４２２
或いはドライバ回路３２０，３２１，３２３を電気的に
結ぶ信号配線であり、配線８１は高耐圧容量１２０，１
２１，１２２，１２３の基板側電極９１０（図２）とレ
シーバ回路４２２或いはドライバ回路３２０，３２１，
３２３を電気的に結ぶ信号配線である。
【００１９】図２に示すように、第１のチップ１０と第
２のチップ２０は絶縁性を有するパッケージ３０に収め
られるので、第１のチップ１０の基板１１と第２のチッ
プ２０の基板２１はパッケージ材料によって絶縁分離さ
れる。なお、所望の耐圧が得られる距離まで第１，第２
のチップは離されてパッケージングされる。従って、第
１，第２のチップでは、ＳＯＩ（Silicon On Insulato
r）基板を用いたトレンチ分離や誘電体分離基板を用い
た誘電体分離等の特別な絶縁分離手段を設ける必要はな
く、低圧ＬＳＩで一般に用いる通常のＰＮ接合分離で十
分である。
【００２０】アイソレータ回路１００（図２）は、第１
のチップ１０のドライバ回路３１２，高耐圧容量１１
２，ボンディングワイヤ５０，第２のチップ２０の高耐
圧容量１２２、及びレシーバ回路４２２からなる。図１
ではアイソレータ回路を４つ設けている。そして、アイ
ソレータ回路１００に接続された１次側回路２１０と２
次側回路２２０は、１次側の高耐圧容量１１０，１１
１，１１２，１１３及び２次側の高耐圧容量１２０，１
２１，１２２，１２３を介して電気的に絶縁されてい
る。即ち、１５００Ｖの異常な高電圧が商用周波数でリ
ードフレーム６０と６２の間に印加されたとしても、そ
の電圧の大部分が高耐圧容量１１０，１１１，１１２，
１１３と１２０，１２１，１２２，１２３に加わる。例
えば１次側の高耐圧容量１１０，１１１，１１２,１１
３と２次側の高耐圧容量１２０,１２１，１２２，１２
３の容量値が同じ場合、１次側の高耐圧容量と２次側の
高耐圧容量で、各々７５０Ｖずつ均等に分担される。こ
のため、１次側，２次側回路，レシーバ、及びドライバ
回路に異常電圧は掛からず、左記の回路を定格３.３Ｖ
以下の低電圧素子で形成できる。
【００２１】図３（ａ），図３（ｂ）とを用いてアイソ
レータ回路の動作を説明する。図３（ａ）にアイソレー
タ回路のブロック構成概略図、図３（ｂ）に動作波形を
示す。ドライバ回路３１２は入力パルス信号ＩＮから相
補のパルス信号Ｐ、／Ｐ（Ｐバー；Ｐの反転信号を明細
書の表記上の制約により以下「／Ｐ」と表す）を出力す
る差動増幅回路、１１２，１２２は共に相補のパルス信
号Ｐ、／Ｐを容量結合でレシーバ回路４２２へ伝送する
ペアの高耐圧容量（図１，図２では簡単のために差動出
力とはせずにシングル出力，シングル容量で表す）、レ
シーバ回路422内のＲは高耐圧容量１１２，１２２と組
合せることにより、容量結合により伝送される相補パル
ス信号Ｐ、／Ｐを微分信号Ｄ、／Ｄ（Ｄバー；Ｄの反転
信号を明細書の表記上の制約により以下「／Ｄ」と表
す）にする微分抵抗、４２２０は微分信号Ｄ、／Ｄから
入力パルス信号ＩＮの遷移タイミングを検出する遷移検
出回路、４２２１は遷移検出回路４２２０で検出した遷
移検出信号Ｓ，Ｒから元のパルス信号を再生するパルス
再生回路である。
【００２２】１次側回路２１０から２次側回路２２０へ
伝送すべきパルス信号ＩＮは、差動増幅回路からなるド
ライバ回路３１２により相補のパルス信号Ｐ、／Ｐを生
成して、高耐圧容量１１２の１次側（図２の９００に相
当）を駆動する。高耐圧容量１１２，１２２及び微分抵
抗Ｒにより、高耐圧容量１２２の２次側（図２の８１に
相当）に微分信号Ｄ、／Ｄが出力される。微分信号Ｄ、
／Ｄから遷移検出回路４２２０により入力パルス信号Ｉ
Ｎの遷移タイミングに関わる遷移検出信号Ｓ，Ｒが得ら
れる。遷移検出信号Ｓ，Ｒはパルス再生回路４２２１に
よりパルスを再生して再生パルス信号ＯＵＴを出力し、
これが２次側回路２２０へ入力される。本発明の半導体
装置によれば、入力と出力の間に高い絶縁特性を実現し
ながら信号成分のみを出力側に伝達できる。
【００２３】本発明の半導体装置は特別な半導体製造工
程やＬＳＩ組立工程を含まない通常の製造プロセスによ
って製造できる。また、高耐圧容量を含む２つのチップ
を同時に実装してパッケージに収めるので従来技術に比
べ実装面積が低減されると共に、実装工数が減る。
【００２４】なお、本実施例では第１のチップ１０、第
２のチップ２０共に高耐圧容量を有する場合を示した
が、要求される絶縁耐圧に応じて一方のチップのみに高
耐圧容量を形成しても良い。また、本実施例では高耐圧
容量１１０，１２０の基板側の電極を、第１及び第２の
チップ１０，２０内に形成された拡散層９００，９１０
としているが、この代りにメタル或いはポリシリコン配
線層を用いても良い。また、パッケージに実装する半導
体チップの数は２つ以上であっても良い。
【００２５】（実施例２）図４に本実施例の半導体装置
の略断面構造を示す。実施例１との相違点は、第１のチ
ップ１０，第２のチップ２０の素子形成領域を図４下向
きに配置し、高耐圧容量１１２外部側電極９０と高耐圧
容量１２２の外部側電極９１の接続をボンディングワイ
ヤの代りに、外部側電極９０，９１の表面に設けた半田
ボールとリードフレーム６４で行った点と、１次側回路
２１０の電極９２とリードフレーム６０の接続、２次側
回路２２０の電極９３とリードフレーム６２の接続を、
ボンディングワイヤ５１，５２の代りに、外部側電極９
２，９３の表面に設けた半田ボールで行った点とであ
る。
【００２６】本実施例も実施例１と同様に、入力と出力
の間に高い絶縁特性を実現しながら信号成分を出力側に
伝達できる。
【００２７】（実施例３）図５に本実施例の半導体装置
の略断面構造を示す。本実施例は、第２の実施例２のリ
ードフレーム６０,６２,６４の代りに、各々プリント基
板上の配線５１０，５１５，５２０を用いたものであ
る。配線５１０は半田ボールを介して１次側回路２１０
の電極９２と、配線５１５は半田ボールを介して２次側
回路２２０の電極９２と接続される。また、配線５２０
は高耐圧容量１１２外部側電極９０と高耐圧容量１２２
の外部側電極９１の接続を行っている。
【００２８】本実施例ではプリント基板上にベアチップ
が設けられるので、第１，第２のチップはパッケージの
代りに絶縁樹脂４０で封止される。本実施例でも実施例
１と同様に、入力と出力の間に高絶縁特性を実現しなが
ら信号成分を出力側に伝達できる。
【００２９】（実施例４）図６に本実施例の半導体装置
の略断面構造を示す。本実施例と実施例１との相違点
は、第１のチップ１０，第２のチップ２０共に高耐圧容
量を設けず、代りに高耐圧容量チップ１３０の電極１３
１及び１３２を、各々第１のチップに設けたドライバ回
路３１２の出力側配線８０、及び第２のチップに設けた
レシーバ回路４２２の入力側配線８１と接続した。ここ
で、高耐圧容量チップ１３０は、例えば高耐圧用の積層
セラミックコンデンサ或いはセラミックコンデンサであ
る。
【００３０】本実施例の場合も、例え１５００Ｖの異常
な高電圧が商用周波数でリードフレーム６０と６２の間
に印加されても、その電圧の大部分が高耐圧容量１３０
に加わる。従って、本実施例でも実施例１と同様に、入
力と出力の間に高い絶縁特性を実現しながら信号成分を
出力側に伝達できる。
【００３１】本発明の半導体装置は特別な半導体製造工
程やＬＳＩ組立工程を含まない通常の製造プロセスによ
って製造できる。また、高耐圧容量チップ１３０と２つ
の半導体チップを同時に実装してパッケージに収めるの
で従来技術に比べ実装面積が低減されると共に、実装工
数が減る。
【００３２】（実施例５）本実施例は実施例１から実施
例４の半導体装置をアナログフロントエンド（以下、Ａ
ＦＥ）に応用した。図７に本実施例の回路ブロック図を
示す。図７において、１０００は実施例１から実施例４
の半導体装置である。
【００３３】第１のチップ１０の１次側回路２１０は、
主に２線４線変換回路，マルチプレクサ（ＭＵＸ），Ａ
Ｄ変換回路，ＤＡ変換回路，プレフィルタ，ポストフィ
ルタ，リセットやパワーダウンを行う制御回路、及び基
準電圧発生回路からなる。基準電圧発生回路は、アナロ
グ系回路に供給する基準電圧Ｖｒｅｆを発生する。
【００３４】第２のチップ２０の２次側回路２２０は、
主にディジタル信号処理＆入出力制御、及びリセットや
パワーダウンを行う制御回路からなる。ここで、ディジ
タル信号処理＆入出力制御部は、図示しないがＤＡ変換
入力バッファ，ＡＤ変換出力バッファ，内部ディジタル
グナルプロセッサ（以下、ＤＳＰ），内部ＤＳＰの入出
力転送制御，受信出力バッファ，送信バッファとからな
る。
【００３５】半導体装置１０００の内部回路の動作を説
明する。２線４線変換回路は半導体装置１０００をモデ
ム装置に用いる場合に、ＬＩＮＥ＋，ＬＩＮＥ−に接続
された２線回線を送信，受信に合わせて半導体装置１０
００内部の４線回路と切換えを行う回路で、回線インピ
ーダンス整合及び入出力アンプとして働く。
【００３６】受信系では、アナログ入力信号は２線４線
変換回路を経由して入出力されるか、ＩＮ＋，ＩＮ−端
子から入力され、この切換えはマルチプレクサＭＵＸに
よって行われる。アナログ入力信号はプレフィルタ（例
えば、カットオフ周波数４８ＫＨｚの２次の低域通過フ
ィルタ）によりＡＤ変換前に不要な周波数帯の信号が削
除される。そして、２Ｍｓｐｓで動作する２次のΔΣ変
調器ＡＤＣにより0.5μｓ毎に２ビットのディジタル信
号が出力され、次段のデシメータ（図示せず）で３２Ｋ
ｓｐｓに間引かれ、１６ｂｉｔ／ｗのデータはアイソレ
ータ回路に入る前に２Ｍｓｐｓにシリアル変換される。
アイソレータ回路を経たデータは、ディジタル信号処理
＆入出力制御回路に入力される。ここでは、平担特性補
正や４ＫＨｚ以下のローパスフィルタ処理が行われ、８
Ｋｓｐｓ毎に１６ｂｉｔ／ｗのデータとして外部ＤＳＰ
６００に伝えられる（ＲＸＤ端子に入力される）。
【００３７】次に、送信系では、外部ＤＳＰ６００のＴ
ＤＸ端子から出力されるデータは、ディジタル信号処理
＆入出力制御回路で受信時と同様の処理を行われる。１
６ｂｉｔ／ｗのデータはアイソレータ回路に入る前に２
Ｍｓｐｓにシリアル変換され、アイソレータ回路１００
を経た後、補間フィルタ（図示せず）に入る。補間処理
され６ｂｉｔ／ｗとなったデータは、ΔΣ変調器ＤＡＣ
によりアナログ信号に変換される。補間処理等で残った
折り返し成分をポストフィルタで除去して、２線４線変
換回路を介してＬＩＮＥ＋，ＬＩＮＥ−に接続された２
線回線に出力される。
【００３８】なお、半導体装置１０００の内部回路の動
作タイミングは、外部ＤＳＰ６００によって与えられる
２ＭＨｚのクロック（ＭＣＬＫ）と、それを２次側回路
220の制御回路内部にあるＰＬＬで８倍の１６ＭＨｚに
変換したクロックとを基準にして決められている。これ
らの基準クロック信号は、アイソレータ回路１００を介
して１次側回路２１０の制御回路にも伝えられ、それら
を基に１次側回路210の各種タイミング制御が行われて
いる。
【００３９】（実施例６）本実施例は実施例１から実施
例４の半導体装置を用いたＡＦＥＬＳＩ１１００を使っ
たモデム部８００とそのホスト７００を組合せた通信シ
ステムである。図８は本実施例の構成図である。１１０
０は図７と同様にアイソレータ回路，ＡＤ変換，ＤＡ変
換，フィルタ，ディジタル信号処理，制御回路等を含ん
だAFELSIである。８０１はＤＡＡ(Direct Access Arran
gement）で、保護素子，接続スイッチ，直流閉結回路，
直流閉結回路スイッチ，呼出信号検出回路等からなる。
802は例えばＤＳＰ等の変復調手段、８０３はマルチプ
ロセッサユニット（ＭＰＵ),メモリ，ソフト等からなる
伝送制御回路である。７００はＰＣ，ＷＳ，ＰＤＡ等に
内蔵されたホストＣＰＵや専用ＤＳＰ等の応用制御手段
であり、ここではホストと呼ぶ。本実施例ではＡＦＥＬ
ＳＩ１１００を用いるので、従来はＤＡＡ内にあった高
価で実装面積の大きい絶縁トランスを削除できるので、
通信システムが小形化できる。
【００４０】（実施例７）本実施例は実施例１から実施
例４の半導体装置を用いたＡＦＥＬＳＩ１２００を使っ
たソフトモデムシステムである。図９は本実施例の構成
図である。1200は図７と同様にアイソレータ回路，ＡＤ
変換，ＤＡ変換，フィルタ，ディジタル信号処理，制御
回路等を含んだＡＦＥＬＳＩである。８１２は応用制御
手段であるホスト７１０と変復調手段を内蔵したＡＦＥ
ＬＳＩ１２００とを接続するインタフェース手段で、約
０.５Ｍｂｙｔｅ のバッファメモリとその他の制御論理
回路を含む。ここで、インタフェース手段(Ｉ／Ｆ)８１
２は、ＡＦＥＬＳＩ１２００に内蔵しても良い。
【００４１】本実施例のソフトモデムシステムは、変復
調手段，伝送制御手段をホスト710のＣＰＵで一括処理
して、変復調手段であるＤＳＰ８０２、伝送制御手段で
あるＭＰＵ８０３を削除し、モデム装置の大幅な小形化
が図れる。
【００４２】（実施例８）本実施例は実施例１から実施
例４の半導体装置を用いたＡＦＥＬＳＩ１３００を使っ
たソフトモデムシステムである。図１０は本実施例の構
成図である。1300は図７と同様にアイソレータ回路，Ａ
Ｄ変換，ＤＡ変換，フィルタ，ディジタル信号処理，制
御回路等を含んだＡＦＥＬＳＩである。この実施例では
AFELSI1300を用いたソフトモデムの構成要素を全て応用
制御手段であるホスト７２０に取込んでいる。
【００４３】（実施例９）本実施例は実施例１から実施
例４の半導体装置を用いたトランシーバLSI1400,１４１
０を使ったネットワークシステムである。図１１は本実
施例の構成図である。図１１において、２１３はコント
ローラ＆応用回路、１０１,１０２,１０３はアイソレー
タ回路、２１１はトランシーバ、２１２は電源レギュレ
ータで、これらによってトランシーバＬＳＩ１４００が
構成される。１４１０は別のトランシーバＬＳＩであ
る。トランシーバＬＳＩ１４００，１４１０は、各々ネ
ットワークバス５０００に並列接続されている。ネット
ワークバス５０００は、電源バス５０１０と、信号バス
５０２０と制御信号バス（図示せず）とからなり、電源
バス５０１０にはネットワークバス電源５２００が接続
されている。トランシーバＬＳＩ１４００，１４１０内
部のコントローラ＆応用回路２１３は、アイソレータ回
路１０１，１０２，１０３によって、トランシーバ２１
１や電源レギュレータ２１２と絶縁分離されている。ト
ランシーバ２１１は電源レギュレータ212を介して電源
バス５０２０から電源の供給を受けている。信号バス５
０２０からの受信信号は、トランシーバ２１１，アイソ
レータ回路１０２，コントローラ＆応用回路２１３を順
に経てＣＰＵ６１０に伝送される。また、ＣＰＵ６１０
からの送信信号は、コントローラ＆応用回路２１３，ア
イソレータ回路１０１，トランシーバ２１１を経て信号
バス５０２０に伝送される。
【００４４】トランシーバＬＳＩ１４００と別のトラン
シーバＬＳＩ１４１０間で通信する際には、起動するト
ランシーバＬＳＩのトランシーバのスタンバイ状態を解
除し、信号バス５０２０の受信信号Ｒを監視して信号バ
ス５０２０の空きを知り、他のトランシーバＬＳＩ宛の
送信信号Ｔを送信する。他のトランシーバＬＳＩは、時
々トランシーバのスタンバイを解除し、受信信号Ｒや制
御信号バス(図示せず)の状態を監視し、自分宛の信号を
確認したら引き続いて信号を受信する。
【００４５】
【発明の効果】本発明によれば、小型で高い絶縁性の半
導体装置が実現できる。本発明のアイソレータ回路及び
それによって絶縁分離された複数の回路領域を内蔵した
マルチチップ構成のＩＣパッケージまたはモジュール
は、実装面積が低減し実装工数を削除する。
【図面の簡単な説明】
【図１】実施例１の平面図である。
【図２】実施例１の略断面図である。
【図３（ａ）】実施例１の半導体装置のアイソレータ回
路部のブロック構成概略図である。
【図３（ｂ）】実施例１の半導体装置のアイソレータ回
路部の動作波形である。
【図４】実施例２の略断面図である。
【図５】実施例３の略断面図である。
【図６】実施例４の略断面図である。
【図７】実施例５の通信回路用のアナログフロントエン
ドの回路ブロック図である。
【図８】実施例６のモデム及びホスト部の構成図であ
る。
【図９】実施例７のモデム及びホスト部の構成図であ
る。
【図１０】実施例８のモデム及びホスト部の構成図であ
る。
【図１１】実施例９の回路ブロック図である。
【符号の説明】
１０…第１のチップ、２０…第２のチップ、３０…パッ
ケージ、４０…絶縁樹脂、５０，５１，５２…ボンディ
ングワイヤ、６０，６１，６２，６３…リードフレー
ム、７０，７１，８０，８１…金属膜配線、９０，９
１，９２，９３…電極パッド、１００，１０１，１０
２,１０３…アイソレータ回路、１１０,１１１，１１
２，１１３，１２０，１２１，１２２，１２３…高耐圧
容量、２１０…１次側回路、２１１…トランシーバ、２
１２…電源レギュレータ、２１３…コントローラ＆応用
回路、２２０…２次側回路、３１２，３２０，３２１，
３２３，４１０，４１１，４１３…ドライバ回路、４２
２…レシーバ回路、５００…プリント基板、５１０〜５
２０…プリント基板配線層、６００…ＤＳＰ、６１０…
ＣＰＵ、７００，７１０…ＰＣ基本部、８００，８１０
…モデム部、９００，９１０，２１００，２２００，３
２００,４１００…拡散層、１０００,１１００…マルチ
チップＩＣ、５０００…ネットワークバス、５０１０…
電源バス、5020…信号バス、５２００…ネットワークバ
ス電源。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 行武 正剛 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 小嶋 康行 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 亀垣 和幸 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】第１の半導体基板と、第２の半導体基板
    と、前記第１の半導体基板に設けた１次側回路と、前記
    第２の半導体基板に設けた２次側回路と、前記１次側回
    路と２次側回路との間で信号を伝達し、前記１次側回路
    と２次側回路とを絶縁分離する、前記第１の半導体基板
    に設けた第１の容量性絶縁手段と第２の半導体基板上と
    に設けた第２の容量性絶縁手段と、前記１次側回路及び
    ２次側回路に各々信号を入出力する第１のリードフレー
    ムと、第２のリードフレームと、前記第１の半導板基板
    を支える第３のリードフレームと、前記第２半導体基板
    を支える第４のリードフレームを具備し、 前記第１の容量性絶縁手段の外部電極と、第２の容量性
    絶縁手段の外部電極とをボンディングワイヤで接続し、
    前記第１の半導体基板と、第２の半導体基板と、前記第
    １から第４のリードフレームとを絶縁樹脂で封止したこ
    とを特徴とする半導体装置。
  2. 【請求項２】第１の半導体基板と、第２の半導体基板
    と、前記第１の半導体基板に設けた１次側回路と、前記
    第２の半導体基板に設けた２次側回路と、前記１次側回
    路と２次側回路との間で信号を伝達し、前記１次側回路
    と２次側回路とを絶縁分離する、前記第１の半導体基板
    に設けた第１の容量性絶縁手段と第２の半導体基板上と
    に設けた第２の容量性絶縁手段と、前記１次側回路及び
    ２次側回路に各々信号を入出力する第１のリードフレー
    ムと、第２のリードフレームと、 前記第１の容量性絶縁手段の外部電極と、第２の容量性
    絶縁手段の外部電極とを半田ボール等の導電接着体を介
    して前記第５のリードフレームで接続し、前記第１の半
    導体基板と、第２の半導体基板と、前記第１のリードフ
    レームと、第２のリードフレームと、第５のリードフレ
    ームとを絶縁樹脂で封止したことを特徴とする半導体装
    置。
  3. 【請求項３】第１の半導体基板と、第２の半導体基板
    と、前記第１の半導体基板に設けた１次側回路と、前記
    第２の半導体基板に設けた２次側回路と、前記１次側回
    路と２次側回路との間で信号を伝達し、前記１次側回路
    と２次側回路とを絶縁分離する、前記第１の半導体基板
    に設けた第１の容量性絶縁手段と第２の半導体基板上と
    に設けた第２の容量性絶縁手段と、前記１次側回路及び
    ２次側回路に各々信号を入出力するための第１のプリン
    ト基板配線及び第２のプリント基板配線と、前記第１の
    半導体基板と第２の半導体基板とを支えるプリント基板
    を具備し、 前記第１の容量性絶縁手段と第２の容量性絶縁手段の外
    部電極を導電接着体を介して前記プリント基板に配線し
    た第３のプリント基板配線を接続し、前記第１の半導体
    基板と、第２の半導体基板と、前記第３のプリント基板
    配線のプリント基板配線と、前記第１，第２のプリント
    基板配線の一部とを、前記プリント基板上に絶縁樹脂で
    封止したことを特徴とする半導体装置。
  4. 【請求項４】請求項１から請求項３の何れかに記載の半
    導体装置において、前記第１の容量性絶縁手段が、前記
    第１の半導体基板上に配置した絶縁層と複数の電極とを
    備えるキャパシタであり、前記第２の容量性絶縁手段
    が、前記第２の半導体基板上に配置した絶縁層と複数の
    電極とを備えるキャパシタであることを特徴とする半導
    体装置。
  5. 【請求項５】請求項４に記載の半導体装置において、前
    記絶縁層が層間絶縁膜であることを特徴とする半導体装
    置。
  6. 【請求項６】請求項４に記載の半導体装置において、前
    記複数の電極内の少なくとも１つが、メタル層，ポリシ
    リコン層、の何れかであることを特徴とする半導体装
    置。
  7. 【請求項７】請求項４に記載の半導体装置において、前
    記複数の電極の１つが、前記第１，第２の半導体基板に
    形成した拡散層であることを特徴とする半導体装置。
  8. 【請求項８】請求項７に記載の半導体装置において、前
    記絶縁層が層間絶縁膜であることを特徴とする半導体装
    置。
  9. 【請求項９】請求項８に記載の半導体装置において、前
    記複数の電極内の少なくとも１つが、メタル層，ポリシ
    リコン層であることを特徴とする半導体装置。
  10. 【請求項１０】請求項１から請求項３の何れかにおい
    て、前記第１の半導体基板若しくは第２の半導体基板の
    何れかの半導体基板の素子間分離がＰＮ接合分離である
    ことを特徴とする半導体装置。
  11. 【請求項１１】第１の半導体基板と、第２の半導体基板
    と、前記第１の半導体基板に形成した１次側回路と、前
    記第２の半導体基板に形成した２次側回路と、前記１次
    側回路に信号を入出力するための第１のリードフレーム
    と、前記２次側回路信号を入出力するための第２のリー
    ドフレームと、前記第１の半導体基板支える第３のリー
    ドフレームと、第２半導体基板を支える第４のリードフ
    レームを具備し、 前記１次側回路と２次側回路とに電気的に接続してい
    て、前記第１及び第２の半導体基板上の電極間に、導電
    接着体を介して配置した容量性絶縁手段を備えていて、 前記第１，第２の半導体基板と前記第１から第４のリー
    ドフレーム及び前記容量性絶縁手段とを絶縁樹脂で封止
    したことを特徴とする半導体装置。
  12. 【請求項１２】請求項１１に記載の半導体装置におい
    て、前記容量性絶縁手段が積層セラミックコンデンサ又
    はセラミックコンデンサであることを特徴とする半導体
    装置。
  13. 【請求項１３】請求項１または請求項２または請求項３
    または請求項１１の何れかに記載の半導体装置におい
    て、前記１次側回路がアナログ入出力側であり、前記２
    次側回路がデジタル入出力側であるアナログフロントエ
    ンドを備える半導体装置であって、前記アナログ入出力
    側回路と前記ディジタル入出力側回路との間で前記容量
    性絶縁手段を介して信号を伝達し、かつ、前記アナログ
    入出力側回路と前記ディジタル入出力側回路とが絶縁分
    離していることを特徴とする半導体装置。
  14. 【請求項１４】アナログフロントエンドと、変復調手段
    とを備えたデム装置であって、前記アナログフロントエ
    ンドが、第１の半導体基板に形成した１次側回路と、第
    ２の半導体基板に形成した２次側回路を備えていて、前
    記１次回路と前記２次回路とが容量性絶縁手段を介して
    信号伝達する半導体装置であることを特徴とするモデル
    装置。
  15. 【請求項１５】１次側回路にトランシーバ回路を備え、
    ２次側に応用制御回路を備える半導体装置であって、前
    記トランシーバ回路が第１の半導体基板に形成されてい
    て、応用制御回路が第２の半導体基板に形成され、前記
    トランシーバ回路と前記応用制御回路との間で前記容量
    性絶縁手段を介して信号を伝達し、かつ、前記トランシ
    ーバ回路と前記応用制御回路とが絶縁分離していること
    を特徴とする半導体装置。
  16. 【請求項１６】信号バス線を介して半導体装置と通信を
    行う通信端末装置において、トランシーバ回路，応用制
    御回路及びホストを備え、前記トランシーバ回路が信号
    バス線に接続され、前記応用制御回路がホストに接続さ
    れ、かつ、少なくとも前記トランシーバ回路及び前記応
    用制御回路が、請求項１５記載の半導体装置内部に形成
    されている事を特徴とする通信端末装置。
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