JP4431208B2 - アイソレータ及びそれを用いるモデム装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、回路間等の電気的絶縁分離に用いられるアイソレータ、並びにそれが応用されるモデム装置に関する。
【０００２】
【従来の技術】
通信分野では、公共性の高いネットワーク設備の保護と端末の保護のために、ネットワークと端末の境界（以下、回線インターフェイスと称す）に高い絶縁性を要求しており、従来から絶縁性の高い通信用の小型トランスが使われてきた。
しかし、パーソナル端末の普及発展に伴いポータブル端末用として更なる小型化及び軽量化が要求されており、トランスに使用する材料や構造の改良では小型化の要求に十分答えられない問題が出てきて、アイソレータの応用が検討されている。
【０００３】
また、計測，医療などの用途では、センサと信号処理回路など、信号検出部分と信号処理部分とに絶縁を要する場合があり、アイソレータは、このような場合に、絶縁分離手段として知られている。
【０００４】
これらは、信号電圧が１００ｍＶ程度であるのに対して、商用電源が接触する場合も想定しているのでコモンモード雑音電圧は１００Ｖあるいはそれ以上の電圧が加わる場合がある。これらの点からアイソレータと回線インターフェイスは、高耐圧，小型化，低価格化という観点で共通的な課題がある。
【０００５】
アイソレータは、絶縁トランスの機能そのものでもあるが、信号伝達時に雑音の混入する問題があり、例えば、商用電源からの大きなコモンモード雑音電圧が加わると小信号伝送用のトランスでは信号伝送の用をなさない場合があり、専用のパルストランスを用いたトランス型アイソレータが使われている。また、絶縁トランスを用いたアイソレータは、一般にその実装形態が大きくなり、また、高価になりがちである。
【０００６】
これを改善するために、発光素子と受光素子を組み合わせた光カプラを用いた絶縁増幅器が考案された。しかし、光カプラ型絶縁増幅器は、温度などで特性が変化しやすく、高精度化のために、発光受光ダイオードの数や配置，回路等の改善が提案されているが、高価である。また、ユーザーからは、更に小型化の要求があるが、特に、モノリシック半導体化しようとすると、シリコン半導体プロセス以外に発光，受光用の他の物質の半導体プロセスが必要で、何種類もの製造プロセスを使用することにより著しく高価になることが予想され現実的には実現できない。
【０００７】
小型化，高信頼化，低価格化の目的で、容量性アイソレータが開発されている。絶縁バリヤを構成する個別部品としての高耐圧のキャパシタ技術は電力用あるいはサージ保護用セラミックキャパシタが知られており、これを用いた信号伝送用の回路ブロックは容量性絶縁アンプまたは容量性アイソレータと呼ばれ、
１９７０年代から使われている。
【０００８】
容量性絶縁バリヤを通じて信号を伝送する際の伝送方式には、主にＰＷＭ方式（パルス幅変調方式あるいはデューティ制御方式と呼ばれる）が使われるが、ＰＷＭ技術は、この容量性アイソレータに使われる以前に、絶縁トランスや光カプラを用いた絶縁バリヤの構成技術として知られている。
【０００９】
容量性アイソレータでは、さらに、小型化，低価格化，高信頼化を目的として、セラミック基板上に形成した小容量キャパシタの絶縁バリヤとフローティングコンパレータを用いて、デューティサイクル変調方式の絶縁増幅器が提案されている。また、さらに小型化するために容量値を下げる提案があり、約１ないし３ｐＦと小さい絶縁バリヤを用いて伝達波形を微分波形とし、微分波形からＦＭ（周波数変調）やＰＷＭ変調波形を再生してから、復調する絶縁増幅器の技術が提案されている。
【００１０】
モデム等の回線インターフェイス応用では、USP4,757,528［Thermally coupled Information transmission across electrical Isolation boundaries.］(以下５２８特許と称す)及びISSCC86 conference record THPM14.3（以下“発表”と称す）で、Scott L. Falater (Harris Semiconductor）らは、容量性絶縁バリヤを用いたモノリシック半導体化のアイディアについて開示している。
【００１１】
また、モノリシック化ではないが、特開平7−307708 号公報では、３つの容量性絶縁バリヤとこれを用いたデジタルＰＷＭ信号伝送のモデム応用回路方式が提案されている。
【００１２】
今後、これらの回路は、さらに、小型化，低価格化の要求があり、この観点で、これら従来技術を検討すると以下のような課題と問題点がある。
【００１３】
５２８特許以前の技術は、高耐圧性能を有する絶縁バリヤと、入力信号を受けてＰＷＭ波形を作成する入力回路と、ＰＷＭ波形を再生し復調する出力回路とは別部品であり、これらを組み合わせて実装し、１つのアイソレータとして構成している。例えば、セラミック基板上に容量性絶縁バリヤを構成し、同一パッケージ上に、２つ以上の半導体チップを実装して、アイソレータを構成している。つまり、多くの部品を使用した構成になっている。
【００１４】
また、５２８特許及び発表では、モノリシック半導体で応用回路である回線インターフェイスを構成するアイデアとして、原理となる回路模式図と説明によって容量性絶縁バリヤとＰＷＭ伝送方式を用いることが示されている。また製法は、モノリシック半導体上にＤＩ（誘電体分離）プロセスによる容量性絶縁バリヤとＰＷＭ回路からなるアイソレータを形成し、このアイソレータを組み合わせて、音声帯域の信号を伝送するとしている。しかし、開示されているのは熱パルスによる絶縁スイッチの制御に関する技術であり、モノリシック半導体基板上に、どのような構造の絶縁バリヤや回路を、どのような方法によって構成するのか、その結果どのように動作して、どのような効果を示すのかは開示されていない。
さらに、特開平7−307708 号公報では、従来１つの伝送パスに２つの絶縁バリヤが使われてきたのに対して、３つの容量性絶縁バリヤで３つの信号を伝送する回路構成が示されているが、どのように動作させて信号伝送するのかは示されていない。もちろん、これらの回路を絶縁バリヤを含めてモノリシック化する提案はない。
【００１５】
【発明が解決しようとする課題】
ユーザーは、通信システム，モデム装置等の更なる小型化と低価格を要求している。この実現のためには実装形態が大きく、また、部品点数も多い、従来のトランス及びホトカプラに置き代わるアイソレータ機能の小型化が必要である。このことから、アイソレータ機能のモノリシック化を進めることが必要不可欠だと考えられる。しかしながら、以上のような従来の技術は、モノリシックＩＣ化アイソレータ，モノリシックＩＣ化応用回路、及び、モノリシックＩＣ化回線インターフェイス回路を実現するに当たって、容量性絶縁バリヤ，容量性絶縁バリヤを用いるための回路、それらの配置，配置した回路間の絶縁方法などを、半導体基板の上に、どのように構成して、どのように動作させるのかの技術については、開示されていない。従って、モノリシックＩＣ化する際にどのようにして絶縁耐圧を実現するのか、また半導体上に作成した高耐圧容量の特性もまったく知られていない。
【００１６】
本発明の目的は、通信機器、特にモデム装置におけるアイソレータ機能の小型化を実現する手段を提供することにある。
【００１７】
本発明の他の目的は、モノリシックの絶縁バリヤ、及び、該絶縁バリヤを用いたアイソレータＩＣ、及びこれを用いた応用回路ＩＣ，回線インターフェイス回路ＩＣ、または、アナログ信号とデジタル信号のインターフェイス回路または変換回路を含むアナログフロントエンド（ＡＦＥ）を実現することにある。
【００１８】
本発明のさらに他の目的は、半導体基板上に容量性絶縁バリヤを構成する技術を提供することにある。
【００１９】
本発明のさらに他の目的は、半導体基板上に容量性絶縁バリヤを用いたアイソレータを構成する技術を提供するにある。
【００２０】
本発明のさらに他の目的は、半導体基板上に該アイソレータを複数用いた応用回路とくに回線インターフェイスにおいて、その構造，配置，動作方法を提供する。
【００２１】
本発明のさらに他の目的は、該アイソレータをＩＣもしくはＬＳＩ化することにより、実装形態を薄くしたＰＣカードを提供することにある。
【００２２】
本発明のさらに他の目的は、該アイソレータを使用することによってモデム装置を小型化することにある。
【００２３】
本発明のさらに他の目的は、通信システムに該アイソレータを使用することによって小型化及びコスト低減することにある。
【００２４】
【課題を解決するための手段】
本発明では、モデム装置の小型化の手段として、回線側とホスト側との間に、アイソレータ機能をモノリシック化した絶縁分離を手段を用いるものとする。
【００２５】
また、アイソレータをモノリシック化するために、絶縁層を内層とする半導体ウェーハ、例えば、ＳＯＩ基板を用いて、ウェーハ表面上のＳｉ層にウェーハ表面から垂直方向に、埋込酸化膜（内層された絶縁層）まで達する帯状の絶縁物 （以下絶縁帯と称す）を形成し、更に、素子表面に保護膜である絶縁物を形成することにより、１次側の回路領域と、２次側の回路領域とを絶縁分離する。また、他の絶縁分離手段としてはＤＩ基板を用いるものとする。
【００２６】
更に１次側と２次側とを高い絶縁耐圧を有して容量性の結合する容量性絶縁バリヤ（キャパシタ）は以下のような手段で構成する。第１の手段としては、１次側と２次側との間にキャパシタを直列接続で構成することにより、所望の絶縁耐圧に対し、キャパシタ１個当たりの絶縁耐圧の低減を可能にする。また、直列接続したキャパシタは、１次側の回路領域から２次側の回路領域に渡って形成する中間電極で折り返すことで直列接続したキャパシタを対称にレイアウトすることができる。また、第２の手段としては、該絶縁帯の側壁を電極としたキャパシタをもって構成する。
【００２７】
このようにすることで、１次側と２次側との間の高耐圧絶縁ならびに、高耐圧の容量性絶縁バリヤを実現し、増幅器によってストレーキャパシタによる信号の劣化を補正し、動作タイミングを同期することによってクロストークによる信号の劣化を低減して、小型で高性能なアイソレータ及びモデムインターフェイス回路を実現することができる。
【００２８】
以下さらに、本発明について、若干具体的に説明する。
【００２９】
本発明では、絶縁層を内層とする半導体ウェーハを加工して、絶縁バリヤ，アイソレータ，アイソレータの応用回路、特に回線インターフェイス回路を形成し、必要に応じて絶縁層と配線層を重ねて、さらに、絶縁を兼ねた保護層を形成して半導体ＩＣとする。各回路は、絶縁層と絶縁帯と絶縁保護層で囲み、絶縁する。絶縁帯とは、例えば半導体層の表面から絶縁層に達する１ないし３ミクロン幅程度の帯状の絶縁パターンであり（厚さは半導体層の厚みに等しく、例えば１０ないし５０ミクロンになる）、絶縁帯は、半導体面から絶縁内層に達する所定パターンの溝を形成しこれを絶縁物で埋め込むトレンチ法、また、半導体層に酸素イオンを打込んで絶縁領域を作成するイオン打込み法などによって形成する。絶縁バリヤの形成には絶縁帯を用いる他に、拡散層と配線層や配線層間の絶縁のための層間膜を用いる場合もある。以下、絶縁帯で囲んだ部分を電極領域，回路領域などと“領域”を付けて称す。また、回路領域の分離のためにＤＩ基板を用いる場合もある。
【００３０】
本発明のアイソレータにおける絶縁バリヤは、絶縁帯で囲んで電極領域を形成し、複数の電極領域が絶縁帯の一部を共有するように、また、共有長が必要な容量値を得る長さになるように配置してキャパシタを構成する。なお、３つ以上の電極領域が２つ以上の絶縁領域を共有するように絶縁帯の形状及び配置を設定することによって、直列接続したキャパシタを形成するようにしてもよい。また、絶縁内層は、該絶縁帯の幅に対応した絶縁性能を持つ厚さとする。
【００３１】
本発明のアイソレータは、該絶縁バリヤと入力回路と出力回路とを同一ウェーハ上に形成することで実現する。各回路は、各々絶縁帯で囲んで他の部分と絶縁する。絶縁バリヤは、原則として入力回路領域及び出力回路領域の境界に配置する。また、これらの回路領域と絶縁バリヤを一まとめにしてさらに絶縁帯で囲むようにする。入力回路及び出力回路には各々ＰＷＭ変調回路及びＰＷＭ復調回路、あるいは、目的によっては、他の回路、例えば、音声周波数帯の信号ではΣΔ変調回路及び復調回路など、振幅方向だけではなく時間軸方向もデジタル化した回路を含める。なお、絶縁バリヤと入力回路及び出力回路との間にダイオードなどの非線型素子で構成した保護回路を配置する。保護回路は回路領域の内部に配置する。
【００３２】
本発明の応用回路は、さらに、アイソレータに、さらに、絶縁帯で囲んだ応用回路領域を配置することで実現する。複数の該アイソレータを含む場合には、絶縁バリヤを絶縁バリヤ配列ラインに沿って配列してもよい。複数のアイソレータを動作させる場合には、搬送クロックは必要に応じて同期させる。回線インターフェイス回路への該アイソレータの応用では回路領域にＣＭＯＳ回路を含むように、特に、ＣＭＯＳ回路領域をさらに電源線に接続するＰＭＯＳグループ及び接地線に接続するＮＭＯＳグループに分けて、絶縁帯によって分離してもよい。電源配線は複数のアイソレータ間にレイアウトする。各アイソレータの周囲を電源線及び接地線で囲んでもよい。例えば、ＣＭＯＳ回路にすると、制御電流が不要な電圧制御、および、高オフ抵抗が得られる利点がある一方で寄生トランジスタを含めたＰＭＯＳとＮＭＯＳの貫通現象つまりラッチアップが生じがちであるがこのように領域を分離することで生じにくくできる利点がある。
【００３３】
絶縁内層ウェーハを用いることで厚さ方向の高耐圧を実現し、同一ウェーハ上に共有する絶縁帯持つ２つの電極領域を形成することで極めて小型の絶縁バリヤを実現し、また、同一ウェーハ上に該絶縁バリヤと入力回路及び出力回路の２つの回路領域を形成することで極めて小型のアイソレータを実現できる。さらに、電極領域を重ねることで容量を直列に接続して水平方向の高耐圧を実現することにより、プロセスの制約から、１つの絶縁帯の幅を広げられない場合でもさらなる高耐圧を実現できる。さらに、直列容量の配置に際して中間電極をフローティングとすることで強電界部分の跨ぎ配線を少なくすることができる。
【００３４】
複数のアイソレータを用いる応用の場合には、電極及び絶縁帯など容量性絶縁バリヤの配置を揃えることで、絶縁性能を均質にすることができる。
【００３５】
アイソレータをモノリシック化して、絶縁手段の実装形態を小型化することにより、モデムをはじめ、通信システム等の小型化が図れる。
【００３６】
また、アイソレータをモノリシック化することにより、該アイソレータを他の機能を有するＬＳＩにを内蔵してモデム装置や通信システムの構成部品を低減できる。
【００３７】
【発明の実施の形態】
以下、実施例にしたがって本発明を説明する。
【００３８】
図１は、図１３以降に後述するモノリシックデジタルアイソレータをアナログフロントエンド（ＡＦＥ）に応用した場合の一実施例の回路ブロック図である。この実施例のＡＦＥは、音声帯域信号処理用で、アナログとデジタルの変換をオーバーサンプル（２ＭＨｚ）ＡＤ及びＤＡ変換し、デシメータ，インタポレータで一旦３２kspsに下げ、さらに内部ＤＳＰによって低域フィルタ処理等をして、最終的に８kspsの速度でデジタルデータを入出力するものである。
【００３９】
図１において、５００は、絶縁分離のために図１３以降で述べるような高耐圧キャパシタ部を備えるデジタルアイソレータ５０１ないし５０６を内蔵したモノリシックＡＦＥである。ＡＦＥ５００はＡＦＥ本来のマルチプレクサ（ＭＵＸ）５１１，パッドアンプ（ＰＤＡ）５１２，プレフィルタ（ＰＦ１）５１３，オーバーサンプル・アナログ・ツー・デジタル変換器ＡＤＣ５１４，デシメータフィルタ（ＤＣＭ）５１５，ＡＤ変換出力バッファ（ＡＤＣＲ）５１６，内蔵（ｉｎ−）ＤＳＰ５１７，受信出力バッファ（ＲＸＤＲ）５１８とからなるアナログ入力ラインと、送信バッファ(ＴＸＤＲ)５２１，ＤＡ変換入力バッファ(ＤＡＣＲ)５２２，インターポレータ（ＩＮＴ）５２３，オーバーサンプル・デジタル・ツー・アナログ変換器ＤＡＣ５２４，ポストフィルタ（ＰＦ２）５２５，アッテネータ（ＡＴＴ）５２６からなるアナログ出力ラインと、ｉｎ−ＤＳＰ５１７のデータ入出力転送制御５３１，５３３及びアナログ入出力端子の２線４線変換回路５３３に制御回路を加えた構成になっている。ＡＦＥ５００の内部は、制御回路（ＣＯＮＴ）５４１によってリセットやパワーダウン制御する。リセット信号は、デジタルアイソレータ５０６を通じて左側（以下アナログ入出力側）の回路に伝えられ、リセット回路５４２でアナログ入出力側の電源オンオフに伴うリセット信号と合成されて、アナログ入出力側回路のリセット信号として用いる。外部装置がＡＦＥ５００をきめ細かく制御するために制御レジスタ(ＣＯＮＴＲ)551及び(ＳＴＡＴＵＳ)５５４を用いる。(ＣＯＮＴＲ)５５１（(ＳＴＡＴＵＳ′)５５３）の内容はデジタルアイソレータ５０４，５０３を通じてアナログ（デジタル）入出力回路の制御レジスタ（ＣＯＮＴＲ′）５５１，（（ＳＴＡＴＵＳ）５５４）にコピーされアナログ入出力側回路のＳＷ１ないしＳＷ３やその他の回路の制御及び汎用出力ポート（ＧＰＯ）のレベルを設定する。ＡＦＥ５００の動作タイミングは、外部（ｅｘ−）ＤＳＰ５３６によって与えられる２ＭＨｚのクロック（ＭＣＬＫ）ＰＬＬによって８倍の１６ＭＨｚに変換して、入力された２ＭＨｚと合わせて基本タイミングとして用いる。もちろんアナログ入出力回路にもデジタルアイソレータ５０５を通じて伝え、タイミング回路５６２によって各種タイミングを発生して用いる。
【００４０】
基準電圧発生回路５６３はアナログ入出力回路に単一電源で動作させるための基準電圧を与えるための回路で、基準電圧ＶＲＥＦ：（ＶＤＤ１−ＶＳＳ１）／２を発生する。
【００４１】
次に動作を説明する。２線４線変換回路５３３は、ＡＦＥ５００をモデム装置に用いる場合に公衆回線の２線と内部の送信及び受信の４線との変換をする回路で、回線インピーダンス整合及び入出力アンプ機能を持っている。アナログ入力信号は２線４線変換回路５３３を経由するかＩＮ＋，ＩＮ−端子より直接入力するが、どちらかに合わせてあらかじめＭＵＸ５１１を信号ＳＷ１によって切り替えて用いる。ＰＤＡ５１２は、０ｄＢ，６ｄＢのゲインを信号ＳＷ２切り替えることができる。
【００４２】
ＰＦ１ ５１３はＡＤ変換前に不要な周波数帯の信号を削除するためのアナログフィルタであり、この実施例ではカットオフ周波数４８ｋＨｚの２次の低域通過フィルタである。ＡＤＣ５１４は２Mspsで動作する２次のΔΣ変調器であり、０.５μｓ ごとに２ビットのＡＤ変換結果を出力する。このＡＤ変換出力をDCH５１５に伝え３２kspsに間引く。ＤＦ１ ５１５の出力は１６bit／ｗ になるが３２kspsと速度が遅いのでこれを２Mbpsにシリアル変換し、アイソレータ５０２を経由してタイミング信号とともにデジタル入出力側回路のＡＤＣＲ５１６を経由してｉｎ−ＤＳＰ５１７に伝える。ｉｎ−ＤＳＰ５１７ではこのデシメータ出力をＩＩＲ，ＦＩＲのデジタル信号処理によって平坦特性補正及び４ｋＨｚ以下のＬＰＦ処理を行う。処理結果は８kspsごとに１６bit／ｗ のデータとして受信バッファ５１８を通じてシリアルにｅｘ−ＤＳＰ５３６に伝える。
【００４３】
次に、アナログ出力ラインは、ｅｘ−ＤＳＰ５３６から出力すべきデータ（ＴＸＤ）を送信バッファＴＸＤＲ５２１から８ksps毎に受け取り、ｉｎ−ＤＳＰ５１７によってアナログ入力と同様のフィルタ処理を行い、この結果を１６bit／ｗ のデータをＤＡ出力バッファ（ＤＡＣＲ）５２２を経由して補間処理をしながら３２kspsの速度で補間フィルタ(ＩＮＴ)５２３に渡すが、ここでもシリアル変換してアイソレータ５０１を経由する。ＩＮＴ５２３は、さらに補間処理をして、６bit／ｗ のデータとして、２Mspsの速度でＤＡＣ５２４に渡しアナログ値を出力する。ｉｎ−ＤＳＰ５１７，ＩＮＴ５２３による処理で残った折り返し成分をポストフィルタＰＦ２ ５２５によって除去し、０ｄＢ，−６ｄＢ，−∞ｄＢを切り替えることができるＡＴＴ５２６を経由して出力する。これらアナログ出力ラインの動作タイミングはアナログ入力ラインのタイミングを用いる。
【００４４】
これらの処理のタイミングは、基本的に２ＭＨｚのタイミングの中に同じタイミングのΔΣ変復調器の処理タイミング、２Mspsと３２kspsで入出力するインターポレータ及びデシメータ処理タイミング、および３２kspsと８kspsで入出力するＤＳＰ処理タイミングを整然と割り付けたタイミングになっている。従って、アイソレータ５０１ないし５０５でアナログ入出力側回路とデジタル入出力側回路を分けたがこれらを同期して動作させることが必要不可欠でタイミング専用のアイソレータ設定の重要さがここにある。
【００４５】
次に、このＡＦＥ５００をｅｘ−ＤＳＰ５３６とともにモデムへの応用例を説明する。
【００４６】
ｅｘ−ＤＳＰ５３６から見たＡＦＥ５００は、アナログ信号の入出力回路であるが、そのサンプルタイミングが重要で、このために、大抵のモデムは、復調時に最も識別判定に有利なタイミングになるようにＡＤＣ５１４のサンプルタイミングを調整する。このために、ｅｘ−ＤＳＰ５３６からＡＦＥ５００にはクロックＭＣＬＫでタイミングの遅れ進みを伝える。すなわち、タイミングを早めたいときには△ｆを加え、遅らせたいときには−△ｆを加えてＡＦＥ５００に知らせる。この処理は、数１０ｍｓないし数１００ｍｓ毎に行われる。ＡＦＥ５００が勝手なタイミングで動作すると、ｅｘ−ＤＳＰ５３６の要求するタイミングと合わないので、データの過不足が生じて処理タイミングの破綻が生じ大きな雑音が生じることになる。この遅れ進みするクロックにＡＦＥ５００を同期させるためにＡＦＥ５００内部にはＰＬＬを配置して内部タイミングを同期させる。
【００４７】
この実施例では、デシメータ，インターポレータとｉｎ−ＤＳＰの間のデータ転送はシリアル高速転送にしたためにアイソレータ数を減らす効果がある。なお、モデムには複数の規格を含むので複数のサンプルタイミングを要求する場合があるがこれに対応するためにＰＬＬ５６１及びタイミング回路５６２の分周比をＣＯＮＴＲ５５１によって制御可能にしている。
【００４８】
次に、図２によって図１の回路の集積回路上のレイアウト概念を示す。図２において、全体５００がＡＦＥ集積回路全体を示し閉じた線（トレンチ）で囲んだ領域に付した名前はそれぞれ図１に対応している。このレイアウトの特徴は各回路領域をさらにトレンチで囲ってアナログ入出力側回路領域６０１，アイソレータ領域６０２，デジタル入出力側回路領域６０３とし、（１）各領域間に２重トレンチをほどこして領域間絶縁をし、さらに、（２）全体をトレンチ６０４で囲むことでチップ間の絶縁を取っていることである。なおトレンチ６０４は、多重トレンチである。
【００４９】
なお、回路領域６０１ないし６０３内の各回路ブロックはトレンチで囲むことで回路間の絶縁分離及び素子分離をしているがこれをさらに多重トレンチとし、トレンチ間を接地することで相互干渉による雑音シールドを形成することができる。
【００５０】
また、回路領域６０１，６０３のトレンチの多重度は、アイソレータ領域602が備えている、図１３以降で述べるような高耐圧キャパシタ部を備えるのトレンチの多重度よりも１段高い多重度とすることで、破壊モードをキャパシタ部に限定するようにする。このことで、規格以上の高電圧がかかった場合でも被害を限定してシステムを構築できる効果がある。
【００５１】
次に、図３は図１のＡＦＥを適用したＤＳＰモデムの実施例の回路図である。図３において５００はＡＦＥ，７００はｅｘ−ＤＳＰであり、モデムを電話回線と接続すると接続する端子をＴＩＰ，ＲＩＮＧには、抵抗７０１，７０４と容量７０２，７０３とサージ保護素子７０５とで構成する保護回路を経由して接続する。７０６，７０７はＮＭＯＳトランジスタで形成したＳＷでこれは受光素子（太陽電池）７０８に接続される。受光素子７０８は発光ダイオード７０９の光を受けて７０６，７０７をオンオフしてこのスイッチの右側の回路にＴＩＰ，ＲＩＮＧを通じて供給される電力を供給する。発光ダイオード７０９はトランジスタ７１０，抵抗７１１，７１２からなるスイッチ回路で発光を制御される。このスイッチの制御信号はＰＯＷＥＲ ＯＮである。ダイオード７１３，７１４，７１５，７１６はブリッジを構成して、ＴＩＰ，ＲＩＮＧに加わる直流電圧の方向に関わらず電流の方向を一定にする働きを持つ。抵抗７１７、容量７１９，トランジスタ７２０，７２１，抵抗７２２，ＮＭＯＳトランジスタ７２３からなる回路は直流閉結回路であり、ＡＦＥ５００の制御出力端子ＧＰＯ(DC LOOP ）がハイになるとＮＭＯＳトランジスタがオンして、抵抗７１７のバイアスに従ってダーリントントランジスタ回路７２０，７２１が動作して、帰還抵抗７２２とバランスしたところのループ(閉結)電流を流す。抵抗７２４，１８Ｖツェナーダイオード７２５からなる回路は３端子レギュレータ７２６およびＡＦＥ５００に過大な電圧印加を阻止する保護回路である。容量７２７は平滑キャパシタである。モデムで送信するときには、最初にＰＯＷＥＲ ＯＮ信号を発生してＮＭＯＳスイッチ７０６，７０７をオンして３端子レギュレータ７２６を回線と接続してAFEに電流を供給し、次に、ＴＸＤからＣＯＮＴＲを通じてＧＰＯ(DC LOOP ）をハイレベルにしてＮＭＯＳスイッチ７２３オンして、ループ電流を流して局の交換機にモデムを回線に接続したことを知らせる。次に、モデムからＡＦＥ５００を容量７２８を通じてダイヤル信号を送出し、交換機が相手モデムを接続するのを待つ。接続された相手モデムは、通常のモデム信号を発生するので、以降お互いにＡＦＥを通じてモデム通信を行う。容量７２９，ツェナーダイオード７３０，７３１は一定電圧以下の着信信号に応答しなくする感度調整回路で、抵抗７３２はダイオード７３３又は発光ダイオード７３４の電流制限抵抗であり、ホトトランジスタ７３５は抵抗７３６を負荷として発光ダイオード７３４に着信信号が流れたときに、発光光を検出してモデム７００にＲＩＮＧ ＤＥＴＥＣＴ信号として伝えるものである。モデムの受信時はこの信号がモデムに通知され、POWER ON端子がこれに応答してＮＭＯＳスイッチ７０６，７０７及び７２３をオンしてループ電流を流して電源を入れ、容量７２８を通じてモデム応答信号を返す。これ以降のモデム信号の送受信は、送信時とほぼ同じである。
【００５２】
以上、図１から図３で説明した本実施例によれば、以下のような特徴と効果が得られる。第１の特徴は、図２に示すように、ＡＦＥのアイソレータ領域から左側の個別部品の回路を含めてアナログ入出力側回路と、右側のデジタル入出力回路とが、両回路間に接続されかつ図１３以降で述べるような高耐圧キャパシタ部を備えるアイソレータ領域によって電気的に絶縁されていることである。本実施例によれば、従来のトランスのような絶縁分離手段をＡＦＥに内蔵しモノリシック化できるので、小型なモデム装置を構築することができる。また、第２の特徴はＡＦＥのアナログ入出力側の回路に局からの給電を受けて電源を供給していることであり、このためにアナログ入出力部の電源をモデム装置側から供給する必要がなくなって、全体の消費電力低減に貢献している。第３の特徴は個別部品部のスイッチをＰＯＷＥＲ ＯＮスイッチ７０６，７０７とループ電流スイッチ４２３とに分けていることで、これによって回線接続開始時にループ電流を流さずにＡＦＥに電源を供給して例えば、発信者番号通知など、交換機とモデムでの信号のやりとりに利用することができる。
【００５３】
図４は、モノリシックデジタルアイソレータをＡＦＥに応用した他の実施例を示す回路ブロック図である。本実施例はアイソレータの挿入位置が異なること、２線４線変換を外付けにした点を除けば、概ね図１と同様である。同一符号は同一の機能であり、ここでは図１との相違点についてのみ説明する。回路構成部品の比精度を要求する２線４線変換回路を外付けとするため、回線側の入力信号は相補信号（ＩＮ＋，ＩＮ−）でパッドアンプ５１２に入力する。受信信号は更にプレフィルタ５１３を介してＡＤＣ５１４でＡＤ変換された後に、アイソレータ５０２を介してホスト側のディジタル信号処理部５８０に入力される。ディジタル信号処理部５８０はＡＤ変換した受信信号のデシメータ，ＤＡ変換する送信信号のインターポレータ、及び送受信信号のローパスフィルタから構成される。
【００５４】
５８１はディジタル信号処理部５８０とホスト側の外部回路とのインターフェイスを担う入出力制御部である。受信系のアイソレータ５０２はΔΣ変調によるＡＤＣとディジタル制御部５８０のデシメータとの間に設けることで、ディジタル信号のビット数が少なくアイソレータ５０２の個数を低減することができる。また、送信系ではディジタル信号処理部５８０のインターポレータからのディジタル信号をディジタル回路で構成されたΔΣ変調器５９１及びローパスフィルタ５９２で信号処理した後にアイソレータ５０１を介して回線側のＤＡＣ５９３に転送する。送信系もアイソレータを配置する部分でのディジタル信号のビット数が少ないためアイソレータ個数を低減できる。
【００５５】
本実施例では、高い比精度を実現するためにレイアウト面積を要してしまう２線４線変換回路をチップの外に出すことでチップ面積を抑制することができる。また、送受信信号系に入るアイソレータをディジタル信号のビット数が少ないＡＤＣ及びＤＡＣとディジタル信号処理部の間に設けることでアイソレータの個数を低減することができる。
【００５６】
図５は、図４のＩ−ＡＦＥを使用したモデムの回線インターフェイス回路の１実施例で、回路はＩＦ１で電話回線と、ＩＦ２で信号処理回路と接続している。図５において、ＩＣ１はＩ−ＡＦＥ，回路ブロックＢ１はＡＣハイインピーダンス回路、回路ブロックＢ２は受電回路、Ｒ１〜Ｒ１３は抵抗、Ｃ１〜Ｃ１３はキャパシタ、ＶＲ１はサージ保護素子、ＳＷ１はリレースイッチ、ＺＤ１〜ＺＤ３はツェナーダイオード、Ｄ１〜Ｄ５はダイオード、Ｌ１はチョークコイル、Ｘ１は水晶発振子、Ｑ１〜Ｑ２はトランジスタである。
【００５７】
回路素子の接続関係は、図５の通りであり、信号や受電の関係を以下説明する。ＩＦ１には、モデムを電話回線と接続する端子ＴＩＰ，ＲＩＮＧおよびＦＧがある。ＦＧは対地に接続するフレームグランド端子で、回線を通じた通信及び給電はＴＩＰおよびＲＩＮＧ端子を通じて行う。抵抗Ｒ１，Ｒ２と、容量Ｃ１，Ｃ２と、サージ保護素子ＶＲ１とで保護回路を構成する。ＳＷ１はＭＯＳトランジスタと受光素子と発光ダイオードからなるリレーで、トランジスタＱ２及び抵抗Ｒ１３によってオンオフしてこのスイッチの右側の回路に電力及び信号を供給する。このスイッチの制御信号はＩＦ２のＰＷＲＯＮである。ダイオードＤ１〜Ｄ４は整流ブリッジを構成して、ＴＩＰ，ＲＩＮＧに加わる直流電圧の方向に関わらず電流の方向を一定にする働きを持つ。ＺＤ１は第２のサージ保護素子として動作する。回路ブロックＢ１は、交流において高いインピーダンス特性を、直流においては低抵抗を示す回路である。回路ブロックＢ１はトランジスタＱ１と直列接続して、いわゆる直流閉結回路を形成しており、ＩＣ１（Ｉ−ＡＦＥ）の汎用入出力端子ＧＰＩＯＯがハイになるとＮＭＯＳトランジスタＱ１がオンして、ループ（閉結）電流を流す。キャパシタＣ４〜Ｃ５は直流カット容量で、信号成分のみを伝達する。キャパシタＣ６，ツェナーダイオードＺＤ２〜ＺＤ３は第３のサージ保護回路を構成している。抵抗Ｒ６およびＲ７は終端抵抗で右側の端子は、ＩＣ１内部の送信アンプ出力ＯＵＴ＋およびＯＵＴ−に接続されている。抵抗Ｒ４〜Ｒ９は２線４線変換回路を構成する抵抗ネットワークで、Ｉ−ＡＦＥの送信信号成分を回線から受信した信号から減ずるよう構成してある。キャパシタＣ７は、受電回路ブロックＢ２の入力コンデンサ、Ｃ８は受電回路ブロックＢ２の出力コンデンサ、Ｃ９はデカップリングコンデンサであり、ダイオードブリッジ出力から、直流電力を受電して、ＩＣ１に供給する。水晶発振子Ｘ１，キャパシタＣ１１〜Ｃ１３，抵抗Ｒ１２，チョークコイルＬ１、はＩＣ１内部の発振用増幅器とともに発振回路を構成し、安定な発振が持続するようにするための回路である。また、Ｒ１０はＩＣ１内部の基準電圧を制御するための外部抵抗である。また、抵抗Ｒ１１，キャパシタＣ１０，ダイオードＤ５はＩＣ１内部の検出回路と共にＩＣ１の電源電圧ＶＤＤＬの立上りを検出してリセット信号を発生するための回路である。ＩＣ１には、図示していない信号処理手段よりＩＦ２を通じて電源ＶＤＤＨが供給され動作する。なお、キャパシタＣ３，抵抗Ｒ３は呼出し信号パスを形成するフィルタである。
【００５８】
モデムで送信するときには、最初にＰＷＲＯＮ信号を発生してスイッチＳＷ１をオンして、受電回路を回線と接続して、ＩＣ１に電力を供給し、次に、ＴＸＤ端子から図示していないＣＯＮＴＲを通じてＧＰＩＯＯ端子をハイレベルにして、ループ電流を流して局の交換機にモデムを回線に接続したことを知らせる。次に、ＴＸＤ端子から送信信号としてダイヤル（ＤＴＭＦ）信号を送り出す。これには、Ｉ−ＡＦＥ内において、信号処理側から、アイソレータを通じて、回線側にデジタル信号の形で渡し、回線側に回路でアナログ信号に変換して送出する。交換機はこのダイヤル信号を受信すると相手側モデムと接続する。接続された相手モデムは、通常のモデム信号を発生するので、ＩＣ１はこれを受信する。受信した信号はＩＣ１内部でアナログ信号からデジタル信号に変換され、アイソレータを通じて信号処理側の回路に引き渡され、さらにＲＸＤ端子を通じてＩＦ２を経由して信号処理回路に引き渡される。以降お互いにＡＦＥを通じて送信受信しモデム通信を行う。終了する場合は上位プロトコルが終了した後、ＧＰＩＯＯ端子をロウにしまたＰＷＲＯＮ信号をオフにする。
【００５９】
受信するときは、一般に呼出し信号によって始まる。呼出し信号は周波数１５〜数十Ｈｚ、電圧数十Ｖ以上のサイン波形で、この信号はＣ３，Ｒ３を通じてダイオードブリッジに供給され電源回路に給電する。ＩＣ１は電源オンをリセット信号によって知りこれを信号処理および制御側に伝える。これを知った制御回路はＰＷＲＯＮ信号を立上げて直流を受電し、ＩＣ１に供給すると共に、GPIOO 端子をハイにして直流閉結したのち、受信シーケンスを立上げる。受信シーケンスは、応答信号を返すと同時に初期トレーニング，通信シーケンスと続く。これらは標準化され良く知られており、これ以降のモデム信号の受信シーケンスは、送信時とほぼ同じである。
【００６０】
以上、説明したように本実施例によれば、以下のような特徴と効果が得られる。第１の特徴は、Ｉ−ＡＦＥのアイソレータ配列から左側（ＩＦ１側）の個別部品の回路を含めたアナログ入出力側回路と、右側（ＩＦ２側）のデジタル入出力回路とを絶縁していることである。従来は絶縁トランスやホトカプラを用いて絶縁していた部分であり、本実施例のＩ−ＡＦＥによってトランスやホトカプラを削除でき小型なモデム装置を構成することが出来る。また、第２の特徴はＩ−ＡＦＥの回線側（アナログ入出力側）の回路に局からの給電を受けて電源を供給していることであり、このためにアナログ入出力部の電源をモデム装置側から供給する必要がなくなって、全体の消費電力低減に貢献している。第３の特徴は個別部品部分のスイッチをＰＷＲＯＮスイッチＳＷ１と直流閉結スイッチＱ１とに分けていることで、これによって回線接続開始時にループ電流を流さずにＡＦＥに電源を供給して例えば、発信者番号通知など、交換機とモデムでの信号のやりとりに利用することが出来る効果がある。
【００６１】
図６は、本発明のアイソレータ内蔵のＡＦＥ（以下、Ｉ−ＡＦＥと称す）をカードモデム装置に応用した実施例の概念を示す構造図で、図６（ａ）は本発明の実施例、図６（ｂ）は従来のカードモデムである。図６（ａ）において、４００は本実施例のカードモデム全体を、４０１は本実施例の回路基板を、４０２は回線インターフェイスＩＣを、４０３は本実施例のＩ−ＡＦＥを、４０４はＤＳＰを、４０５はその他のＩＣを、４０６は回線側コネクタを、４０７はＰＣ側コネクタを、４０８はバリスタを、４０９は高耐圧キャパシタを、４１０はキャパシタを、４１１から４１６はその他の抵抗及びキャパシタ等のチップ部品である。図６(ｂ)において、４５０は従来のカードモデム全体を、４５１は従来の回路基板を、４５２は従来の回線インターフェイスであるライントランスを、４５３はＡＦＥを、４５４はＤＳＰを、４５５はその他のＩＣを、４５６は回線側コネクタを、４５７はＰＣ側コネクタを、４５８はバリスタを、４５９は高耐圧キャパシタを、４６０はキャパシタを、４６１から４６６はその他の抵抗及びキャパシタ等のチップ部品である。この図はカードモデムの断面を模式的に示したもので、比較して明らかなように、従来のカードモデム４５０は、回路基板４５１をくり貫いて、くり貫いた部分にライントランスを配置しているのに対して、本発明の実施例では従来の回線インターフェイスの構成要素であったライントランスに代って、モノリシック化してＡＦＥ−ＬＳＩ４０３に内蔵したアイソレータによって絶縁することにより、他のＩＣとほぼ同様に実装できる。このために、回路基板４０１をくり貫く工程が省略できて経済的である。また、特殊なトランスを使用しないことでも経済的にできる可能性がある。さらに、トランスを省略できることで、更なる小型化の可能性を持っている。
【００６２】
図７は図６（ａ）と同様、本発明のＩ−ＡＦＥをＰＣカードに応用したカードモデムの別の実施例である。図７において、４７５は本実施例のカードモデム全体を、４７６は本実施例の回路基板を、４７７は回線インターフェイスＩＣを、４７８は本実施例のＩ−ＡＦＥを、４７９はＤＳＰを、４８０はその他のＩＣを、４８１は回線側コネクタを、４８２は端末側コネクタを、４８３はバリスタを、４８４は高耐圧キャパシタを、４８５はキャパシタを、４８６から４９１はその他の抵抗及びキャパシタ等のチップ部品である。図６（ａ）に示す実施例と比較して回路基板４７６の片面のみを利用して実装することにより、ＰＣカードの実装形態の厚さを５mmよりも薄くすることができ、例えば、本実施例は、厚さ３.３mm（ＴＹＰＥ−Ｉ）のＰＣカードにも適用できる。
【００６３】
図８はＩ−ＡＦＥを用いたモデム装置と、ホスト（ＰＣ）とを組み合わせた通信システムの一実施例の構成図である。図８（ａ）において、８１０は例えば図３に記載されたディスクリート回路の部分で、保護素子，接続スイッチ，直流閉結回路，直流閉結スイッチ(ＤＣ Loop），呼出信号検出回路等を含むＤＡＡ (Direct Access Arrangement）手段。８１１は同図Ｉ−ＡＦＥのような絶縁，フィルタ，ＡＤ，ＤＡ手段、８１２は同図ＤＳＰのような変調復調手段、８１３はＭＰＵ，メモリ，ソフト等からなる伝送制御手段であり、これらでモデム部800を構成している。また、８０１はＰＣのような応用制御手段で、ＷＳ，ＰＣ，ＰＤＡ等の内部のホストＣＰＵや専用ＤＳＰ、または集合モデムの全体制御CPUであり、ここではＰＣ基本部又はホストと呼ぶ。
【００６４】
図８（ａ）は、変復調処理を担うＤＳＰ，伝送制御を担うＭＰＵ，ホスト側の信号処理を担うＰＣにより階層的に信号処理を分担するように構成した、いわば、Ｉ−ＡＦＥを用いた従来型モデム構成の実施例であり、Ｉ−ＡＦＥによって、従来はＤＡＡ内にあった高価で形状が大きい絶縁トランスを削除し、ホトカプラ数を低減して、装置の小型化，経済化に貢献している。なお、モノリシックアイソレータはＡＦＥ内に内蔵されたが、必要に応じて他の部分と組み合わせて構成することができる。また、Ｉ−ＡＦＥとＤＳＰとを一体化する集積化をしても良い。
【００６５】
図８（ｂ）はＩ−ＡＦＥを用いたソフトモデム装置の一実施例の構成図である。図８（ｂ）において、図８（ａ）と同じ符号は同一名称であり、８２２は変調復調手段８１１と応用制御手段８０３とを接続するインターフェイス（Ｉ／Ｆ）手段で約０.５Mbyteのバッファメモリとその他の制御論理回路を含む。この構成の特徴は、変調復調手段，伝送制御手段をホスト８０３のＣＰＵにより一括処理することで、変調復調手段（ＤＳＰ）８１２，伝送制御手段（ＭＰＵ）８１３のハードを削減し、モデム装置の大幅な小型化，経済化を実現するものである。この構成の場合はモデム部分のハードが少なくなった分、際立ってモノリシックアイソレータによる小型化，経済化の効果が大きく見える。この構成でも、モノリシックアイソレータはＡＦＥ以外と組み合わせても良い。Ｉ／Ｆ手段は、ＡＤ，ＤＡ変換データを一時記憶するのが主たる機能であり、Ｉ−ＡＦＥと一体化して集積化すれば、一層モデム装置が小型になる。
【００６６】
一方、図９（ａ）に示すように、Ｉ／Ｆ手段８２２は、応用制御手段８０３と一体化しても良い。Ｉ／Ｆ手段８２２を応用制御手段８０３に取り込むことで、モデム部の更なる小型化，低消費電力化が図れる。
【００６７】
また、図９（ｂ）はＩ−ＡＦＥを用いたソフトモデムの構成要素をすべてを応用制御手段８０５に取り込んだ場合の実施例である。モデム部とＰＣ部が一体となる、ノートＰＣ，ＰＤＡ，集合型モデム装置等では、元々、このモデム部という区分は稀薄であり、他の要請によって配置を決めて良い。
【００６８】
以上のように、モデム装置及びモデムを用いた通信システムにおいても、Ｉ−ＡＦＥ、つまり、モノリシックアイソレータを用いることにより絶縁トランスを削除し、ホトカプラ数を低減して小型化，経済化が図れることが明らかである。
なお、モデム部とＰＣ部の境界は標準化という点では、ＰＣＩ規格のような並列バス，ＩＥＥＥ１３９４，ＵＳＢのようなシリアルバスがあり、これらに適合する構成をとるのが本発明の適用を広げるに有効であり、小型化，経済化の効果がある。
【００６９】
図８及び図９の実施例において、Ｉ−ＡＦＥ内のアイソレータを境にして回線側の回路は回線側の電源から電力を供給する。すなわち、図１の構成のＩ−AFEの場合、アナログ・デジタル変換器（ＡＤＣ）及びデジタル・アナログ変換器（ＤＡＣ）などは回線側の電源からの電力によって動作する。従って、アイソレータにデジタル信号が通るデジタルアイソレーションの場合、応用制御手段側（ホスト側すなわちユーザー側）の電源の消費電力を低減できる。なお、回線からデータをダウンロードするような待ち時間に、アイソレータを境にして応用制御手段側の回路の電力供給を停止しすれば、例えばキーボードや表示装置の電源をオフすれば、図８または図９の通信システム中の主たる動作部が回線側電源によって動作するモデム部となるので、応用制御手段側の電源の消費電力をさらに低減できる。
【００７０】
なお、本発明によるアイソレータは、アイソレータにアナログ信号が通るアナログアイソレーション方式のＡＦＥにも適用できる。その場合には、アナログ・デジタル変換器（ＡＤＣ）やデジタル・アナログ変換器（ＤＡＣ）がアイソレータを境にして応用制御手段側に設けられるが、これらの変換器に回線側電源から電力を供給するような回路構成にすれば、応用制御手段側の電源の消費電力を低減できる。また、図８及び図９の実施例と同様に、データのダウンロードのようなデータ取り込みのための待ち時間に、キーボードや表示装置の電源をオフして、モデム部の動作のための電力を回線側電源でまかなえば、応用制御手段側の電力消費をさらに低減できる。
【００７１】
上記のように、図８及び図９の実施例においては、本来は応用制御手段側すなわちユーザー側の回路であるアナログ・デジタル変換器（ＡＤＣ）やデジタル・アナログ変換器（ＤＡＣ）が回線側の電源による電力を消費する。しかしながら、本発明によるアイソレータにより、ＡＦＥがモノリシック化されることにより、ＡＦＥの消費電力が低減されるので、回線側の電源から供給される電力の消費はわずかである。
【００７２】
図１０は、さらに他の実施例のシステム構成図である。図１０において、850はコントローラ、８６０〜８６２はアイソレータ、８５１はトランシーバ、852は電源レギュレータで、これらによって１つのステーション８４０を構成している。８４１は内部を開示していないが他のステーションであり、図示していないが、更に他の複数のステーションを想定しており、これらのステーションは、信号バス８７１と電源バス８７２と図示していない制御信号バスと、電源８８０とを含むネットワークバス８７０に各々並列に接続している。これらのステーションは、応用制御手段であるコントローラ及び応用回路(コントローラ側回路部分)８５０と、トランシーバ８５１，電源レギュレータ８５２（ネットワーク側回路部分）は、アイソレータ８６０〜８６２によって絶縁分離しており、ネットワーク側回路部分は電源バス８７２より電源を供給するように、トランシーバ８５１は、アイソレータ８６０〜８６２を通じてコントローラ及び応用回路８５０と信号バス８７１とを接続している。なお、アイソレータはコントローラ及び応用回路８５０とトランシーバ８５１を接続して、トランシーバ８５１のスタンバイ動作を制御する。あるステーション８４０と他のステーションとの間で通信を実行するには、起動するステーションからトランシーバのスタンバイを解除し、受信信号Ｒを監視することで、信号バス８７１の空きを知り、他のステーション宛の送信信号Ｔを送信する。他のステーションは、時々トランシーバのスタンバイを解除して、受信信号Ｒを監視したり、図示せぬネットワークバスの制御信号バスの状態を監視したりして、自分のステーション宛の信号であるかどうかを知り、そうであれば引き続いて信号を受信するというように制御する。なお、これらの制御シーケンスは一例であり変形は可能である。これらネットワークに接続する機器に共通していえることは、ネットワークとステーションの絶縁分離である。つまり、モデム同様にネットワークと端末とは他に異常な事態で異常電圧が発生しても、これを拡散させないようにすることが不可欠であり、従来は高価なトランスやホトカプラがこの絶縁手段として使われていた。このために小型化，経済化の問題があった。
【００７３】
本実施例のように、モノリシックアイソレータを適用することで、システムとして小型化，経済化が図れるばかりでなく、コントローラ回路，トランシーバ回路等と適宜組み合わせてＩＣ化することにより、回路としても小型化，経済化が図れる利点がある。
【００７４】
以上、実施例で説明したように、本発明によれば、モデム装置だけでなく、ネットワーク装置の小型化，経済化が実現できるメリットがある。
【００７５】
なお、これらの例では、ネットワークから電源供給がある事例について説明したが、応用回路側から絶縁して電源供給すれば他の通信システム及び装置にも適用できる。この場合、経済化の効果は幾分低下するが、小型化の利点と合わせて有効な場合がある。
【００７６】
図１１を用いて本発明によるアイソレータの動作を説明する。（ａ）にはアイソレータのブロック構成概略図、また（ｂ）にはその動作波形を示す。アイソレータは概ね以下の回路ブロックで構成される。９４１は入力パルス信号ｉｎから相補のパルス信号ｓ１，ｓ２を出力する差動増幅回路、９４２は相補のパルス信号ｓ１，ｓ２を２次側に容量結合するペアの絶縁キャパシタ、９４３は１次側からの容量結合により伝送された信号を微分信号ｓ３，ｓ４にする微分回路、944は微分信号ｓ３，ｓ４から入力パルス信号inの遷移タイミングを検出する遷移検出回路、９４５は遷移検出回路９４４で検出した遷移検出信号ｓ５，ｓ６から元のパルス信号を再生するパルス再生回路、である。
【００７７】
１次側から２次側へ伝送すべきパルス信号inは、差動増幅回路９４１により相補のパルス信号ｓ１，ｓ２を生成して、絶縁キャパシタ９４２の１次側を駆動する。絶縁キャパシタ９４２及び２次側に設けた微分回路９４３により、絶縁キャパシタ９４２の２次側に微分波形ｓ３，ｓ４が出力される。微分波形ｓ３，ｓ４から遷移検出回路９４４により入力パルス信号inの遷移タイミングに係わる遷移検出信号ｓ５，ｓ６が得られる。遷移検出信号ｓ５，ｓ６はパルス再生回路945によりパルスを再生して再生パルス信号out を出力する。
【００７８】
本実施例によれば、絶縁された１次側から２次側へ絶縁キャパシタ９４２を介することで入力パルス信号inを伝送することができる。
【００７９】
次に、図１２を用いて本発明の絶縁カプラの伝送方式を説明する。図１２には、ブロック図により、（ａ）から（ｆ）までの各種の伝送方式を示している。絶縁バリヤは、本発明のキャパシタである。本発明の絶縁カプラは、絶縁バリヤを２個使用し、レシーバ側をフローティングとしても正確に信号伝送できるように相補波形で駆動する。入力回路は、電源端子ＶＤＤ１と接地端子ＶＳＳ１とから電源供給を受け、入力端子から受けた信号を絶縁バリヤの一方の端子を駆動する波形に変換して出力する。出力回路は、電源端子ＶＤＤ２と接地端子ＶＳＳ２とから電源供給を受け、絶縁バリヤの反対側の端子に現れる波形を検出し出力信号に変換して出力する。変換波形は、振幅方向のみデジタル化するＰＷＭ（パルスデューティ変換）あるいはＦＭ(電圧−周波数変換)、又は、時間軸方向もデジタル化したデジタル伝送方式など様々な方式を使用することができる。
【００８０】
図１２（ｂ）は、ＰＷＭ伝送方式の場合を示している。ＰＷＭ方式は、入力回路で、入力したアナログ信号を信号帯域の数十倍以上の一定周期Ｔでサンプリングし、振幅を時間軸方向のデューティ（０Ｖ入力を５０％デューティ）に変換して伝送し、出力回路では、これを検出して、再びデューティを振幅値に変換することで入力波形を再生し、アナログ信号を出力するものである。デューティをアナログ処理することで、原理的には高い分解能を得ることができる。もちろん効率は悪いがデジタル信号を伝送しても良い。
【００８１】
（ｃ）は、本発明のデジタル伝送の場合を示している。デジタル伝送では、伝送波形に同一レベルが続かないように例えばマンチェスタ符号などのような符号変換を施してから、絶縁バリヤを駆動し、出力回路では、これを検出して、逆変換し元のデジタル信号を再生する。この場合は入力デジタル信号の転送周波数に同期して符号変換および逆変換を行う。この方法は振幅方向の変換が少ないので雑音の影響を受け難い特徴がある。
【００８２】
（ｄ）は、ＡＤ変換入力を絶縁バリヤを通じて行う場合を示している。入力回路では、アナログの入力信号をＡＤ変換し、さらに、（ｃ）と同じ符号変換を施してから絶縁バリヤを駆動する。出力回路では、これを検出して、逆符号変換してからデジタル信号を出力する。
【００８３】
（ｅ）は、逆にＤＡ変換出力を絶縁バリヤを通じて行う場合を示している。入力回路では、デジタルの入力信号を（ｃ）と同じ符号変換を施してから絶縁バリヤを駆動する。出力回路では、これを検出して、逆符号変換してからＤＡ変換してアナログ信号を出力する。
【００８４】
（ｆ）は、（ｄ）と（ｅ）とを組み合わせてアナログ信号の入出力をＡＤ変換及びＤＡ変換を用いて実施する場合を示している。（ｄ）から（ｆ）の信号伝送方式は、デジタル信号の接続先をＤＳＰとすることにより、モデムなどの音声信号処理アナログフロントエンド及び回線インターフェイスに好適な構成である。
これらの方式は部分的には以前から提案されている方式であるが、本発明によりモノリシックＩＣに集積化することが可能になる。具体的に言えば、上記した容量性絶縁バリヤは、２つの回路の間を結合するための回路であるが、基板との間のストレー容量が大きく、入力回路，出力回路，絶縁バリヤを別々に作成して組み合わせる場合とは大きな違いがある。即ち、絶縁バリヤでの伝送効率が数分の一と悪いのである。上記した実施例では、出力回路の初段に増幅回路を配置した後に検出処理，復調処理を行うようにしている。
【００８５】
図１３は本発明によるモノリシックアイソレータの第１の実施例の（ａ）断面図、及び（ｂ）平面図である。断面図の１及び２及び３はそれぞれ、ＳＯＩ(Silicon on Insulator)基板の支持基板及び埋込酸化膜及びシリコン層である。４はＣＭＯＳデバイス等の素子分離に用いる熱酸化で形成したLOCOS (Local Oxidation of Silicon) である。２１から２５はＬＯＣＯＳ表面から埋込酸化膜２に達する帯状に形成したトレンチ絶縁膜である。１１及び１２はそれぞれ拡散層で形成した１次側及び２次側のキャパシタ電極である。６，７及び８はそれぞれメタル１層下地層間膜，メタル２層下地層間膜及びメタル３層下地層間膜である。１０はメタル３層で形成した中間電極である。１５及び１６はそれぞれ１次側電極及び２次側電極への引き出し配線である。９はキャパシタ領域。１３及び１４はそれぞれキャパシタを除く１次側及び２次側の回路領域である。平面図の添字である（ａ）及び（ｂ）は相補信号で構成する伝送信号のポジ信号及びネガ信号に対応する。
【００８６】
支持基板１，埋込酸化膜２及びシリコン層３からなるＳＯＩウェーハに、デバイス分離のための熱酸化膜ＬＯＣＯＳ４を形成した後にトレンチ絶縁膜２１から２５を形成する。２５はアイソレータチップの最外周を囲むトレンチ絶縁膜でありチップスクライブ端からのリークを防止する。トレンチ絶縁膜を幾重にも形成することで信頼性を高めることが可能になる。２３及び２４はそれぞれ１次側の回路領域及び２次側の回路領域を囲むトレンチ絶縁膜であり、１次側と２次側との絶縁分離のための耐圧の一端を担っている。２１は１次側回路領域内に設けた１次側キャパシタ電極領域を分離するトレンチ絶縁膜。２２は２次側回路領域内に設けた２次側キャパシタ電極領域を分離するトレンチ絶縁膜。１０はメタル３層目で形成したキャパシタの中間電極である。電気的に絶縁された１次側と２次側との信号の伝送を容量結合により実現する本実施例のアイソレータの容量（キャパシタ）は次のような直列接続されたキャパシタで構成される。１次側キャパシタ電極１１と中間電極１０とで構成する第１のキャパシタと、中間電極１０と２次側キャパシタ電極１２とで構成する第２のキャパシタである。中間電極１０は、絶縁膜である層間膜６，７，８上において、１次側回路領域上から２次側回路領域上にまたがって設けられる。すなわち、中間電極１０により第１のキャパシタから第２のキャパシタへ折り返す構成を採ることで、両キャパシタを対称に形成することができ直列接続を成す２つのキャパシタの絶縁耐圧や容量値のバラツキを低減できる。また、それぞれのキャパシタの絶縁膜は以下、（１）LOCOS4，(２)メタル１層下地層間膜６，（３）メタル２層下地層間膜７，（４）メタル３層下地層間膜８の４層で構成される。このように、厚い絶縁膜を複数層用いて構成することで絶縁耐圧を確保することができる。
【００８７】
本実施例では１次側と２次側との絶縁耐圧をＳＯＩの埋込酸化膜とトレンチ絶縁膜及びＬＯＣＯＳを含む層間絶縁膜により確保している。また、１次側と２次側との間の信号伝送を担うキャパシタの絶縁耐圧は拡散層とメタル層との間のＬＯＣＯＳを含む層間絶縁膜で確保する。本実施例では、同一半導体基板上で１次側と２次側との絶縁分離ができ、更に１次側と２次側との間に高い絶縁耐圧を有するキャパシタを形成できるためアイソレータをモノリシック化することができる。また、１次側と２次側との間キャパシタを層間膜で構成するため、ＳＯＩのシリコン膜厚に係わらず所望の容量値を得ることができる。
【００８８】
図１４は本発明によるモノリシックアイソレータの第２の実施例の（ａ）断面図、及び（ｂ）平面図である。本実施例は、▲１▼アイソレータの１次側及び２次側の電極をメタル３層で構成し、中間電極を拡散層で構成した点、▲２▼１次側回路領域及び２次側回路領域とは別に独立した容量領域を要する点を除けば、概ね図１３の実施例と同様である。よって図１３との相違点についてのみ説明する。
【００８９】
９２３から９２４及び９６０，９６４はＬＯＣＯＳ９０４表面から埋込酸化膜９０２に達する帯状に形成したトレンチ絶縁膜である。９６１及び９６２はそれぞれメタル３層で形成した１次側及び２次側のキャパシタ電極である。９６３は拡散層で形成した中間電極である。９６５はパッシベーション膜であるＳｉＮ膜、９６６はＰＩＱで形成した保護膜である。９０９はキャパシタ領域。９１３及び９１４はそれぞれ、１次側及び２次側の回路領域である。平面図の添字である（ａ）及び（ｂ）は相補信号で構成する伝送信号のポジ信号及びネガ信号に対応する。９６０はキャパシタ領域と他の領域を分離するためのトレンチ絶縁膜である。９６３は拡散層で形成したキャパシタの中間電極である。電気的に絶縁された１次側と２次側との信号の伝送を容量結合により実現する本実施例のアイソレータの容量（キャパシタ）は次のような直列接続されたキャパシタで構成される。１次側キャパシタ電極９６１と中間電極９６３とで構成する第１のキャパシタと、中間電極９６３と２次側キャパシタ電極９６２とで構成する第２のキャパシタである。中間電極９６３は、１次側キャパシタ電極９６１の下部（基板側）から、２次側キャパシタ電極９６２の基板側にわたって配置される。すなわち、中間電極９６３により第１のキャパシタから第２のキャパシタへ折り返す構成を採ることで、両キャパシタを対称に形成することができ直列接続を成す２つのキャパシタの絶縁耐圧や容量値のバラツキを低減できる。
【００９０】
本実施例では１次側と２次側との絶縁耐圧をＳＯＩの埋込酸化膜とトレンチ絶縁膜及びＬＯＣＯＳを含む層間絶縁膜により確保している。また、１次側と２次側との間の信号伝送を担うキャパシタの絶縁耐圧は拡散層とメタル層との間のＬＯＣＯＳを含む層間絶縁膜で確保する。本実施例では、同一半導体基板上で１次側と２次側との絶縁分離ができ、更に１次側と２次側との間に高い絶縁耐圧を有するキャパシタを形成できるためアイソレータをモノリシック化することができる。また、１次側と２次側との間キャパシタを層間膜で構成するため、ＳＯＩのシリコン膜厚に係わらず所望の容量値を得ることができる。
【００９１】
なお、本実施例ではメタル３層で構成した、１次側及び２次側の容量電極間の耐圧を確保するための保護膜を図示したが、図１３及びその他の実施例についても同様の保護膜を有することはいうまでもない。
【００９２】
図１５には１次側と２次側との間に設けるキャパシタ絶縁膜の構成例を示す。
（ａ）は拡散層９３１とpoly−Ｓｉ層９３２とを電極層とし、熱酸化膜９３４で絶縁層を形成する。熱酸化膜は絶縁破壊電界強度が高く、より薄い膜で所望の絶縁耐圧を実現できるため、容量としての面積を小さくすることが可能になる。
（ｂ）は拡散層９３１とpoly−Ｓｉ層９３２とを電極層とし、熱酸化膜９３４とＣＶＤ絶縁膜９３５とで絶縁層を形成する。本構成では、プロセスの制約等により熱酸化膜の膜厚を厚くできない場合にＣＶＤ絶縁膜を積層することにより所望の耐圧を実現することができる。
【００９３】
（ｃ）は拡散層９３１とメタル層９３３とを電極層とし、熱酸化膜９３４で絶縁層を形成する。本構成では、（ａ）の場合と同様に容量の面積を小さくすることができる。
【００９４】
（ｄ）は拡散層９３１とメタル層９３３とを電極層とし、ＣＶＤ絶縁膜９３５で絶縁層を形成する。本構成では、積層化することで所望の耐圧を得ることができる。
【００９５】
（ｅ）はpoly−Ｓｉ層９３２とメタル層９３３とを電極層とし、ＣＶＤ絶縁膜９３５で絶縁層を形成する。ＣＶＤ絶縁膜６３５は、２層以上に分けて成膜することにより、ＣＶＤ絶縁膜のストレスの低減やクラック及び剥がれの防止を図ることができる。
【００９６】
（ｆ）はpoly−Ｓｉ層９３２とメタル層９３３とを電極層とし、ＣＶＤ絶縁膜９３５と有機絶縁膜９３６とで絶縁層を形成する。本構成では、ＣＶＤ絶縁膜と有機絶縁膜とを積層することで段差緩和を図ることができる。
【００９７】
（ｇ）はメタル層９３３で電極層を形成し、ＣＶＤ絶縁膜９３５で絶縁層を形成する。ＣＶＤ絶縁膜９３５は、２層以上に分けて成膜することにより、ＣＶＤ絶縁膜のストレスの低減やクラック及び剥がれの防止を図ることができる。
【００９８】
（ｈ）はメタル層９３３で電極層を形成し、有機絶縁膜９３６で絶縁層を形成する。有機絶縁膜９３６は、２層以上に分けて成膜することにより、有機絶縁膜のストレスの低減やクラック及び剥がれの防止を図ることができる。
【００９９】
（ｉ）はメタル層９３３で電極層を形成し、ＣＶＤ絶縁膜９３５と有機絶縁膜９３６とで絶縁層を形成する。本構成では、ＣＶＤ絶縁膜と有機絶縁膜とを積層することで段差緩和を図ることができる。
【０１００】
（ｊ）はメタル層９３３−１とメタル層９３３−３とでキャパシタ電極を形成し、この電極間にＣＶＤ絶縁膜９３５−１とＣＶＤ絶縁膜９３５−２との絶縁層を設ける。ＣＶＤ絶縁膜９３５−１，９３５−２間には、メタル層９３３−２が挟まれている。メタル層９３３−２は中間電極として振る舞うが、キャパシタ容量はＣＶＤ絶縁膜９３５−１，９３５−２の足した膜厚によって決まり、メタル層９３３−２挟まっていることは直接影響しない。例えば、キャパシタ電極をメタル１層目と、メタル３層目とで構成した際に、メタル２層目を中間電極として残すことで、メタル２層目のエッチングプロセスによるＣＶＤ絶縁膜９３５−１へのダメージ与えることがなく絶縁膜の信頼性を確保できる。
【０１０１】
本実施例では、メタル層とＣＶＤ絶縁膜との場合を示しているが、電極間に導体が挟めまた他の構成においても、挟まれた導体を中間電極として残すことで絶縁膜の信頼性を確保できることは自明である。
【０１０２】
本実施例によれば、プロセスデバイスの制約や容量値によりキャパシタの構成を選択することができる。
【０１０３】
図１６は本発明のアイソレータの他の実施例の断面図である。９０１及び902及び９０３はそれぞれ、ＳＯＩ基板の支持基板及び埋込酸化膜及びシリコン層である。９５４は高耐圧キャパシタに用いる熱酸化で形成した絶縁膜である。921から９２５は絶縁膜９５４の表面から埋込酸化膜９０２に達する帯状に形成したトレンチ絶縁膜である。９１１及び９１２はそれぞれ拡散層で形成した１次側及び２次側のキャパシタ電極である。９０６及び９０７はそれぞれメタル１層下地層間膜及びメタル２層下地層間膜である。９１７はポリシリコン層で形成した中間電極である。９１５及び９１６はそれぞれ１次側電極及び２次側電極への引き出し配線である。９０９はキャパシタ領域。９１３及び９１４はそれぞれキャパシタを除く１次側及び２次側の回路領域である。また、平面図は図１３（ａ）と同様である。
【０１０４】
ＳＯＩ基板に高耐圧キャパシタ用の絶縁膜９５４を形成し、図示していないデバイス分離のための熱酸化膜ＬＯＣＯＳ９０４を形成した後にトレンチ絶縁膜９２１から９２５を形成する。絶縁膜９５４を形成する前に絶縁膜９５４形成部分を予めエッチング等で後退させた後に熱酸化により絶縁膜９５４を形成することで絶縁膜９５４による段差を緩和している。９２５はアイソレータチップの最外周を囲むトレンチ絶縁膜でありチップスクライブ端からのリークを防止する。トレンチ絶縁膜を幾重にも形成することで信頼性を高めることが可能になる。
【０１０５】
９２３及び９２４はそれぞれ１次側の回路領域及び２次側の回路領域を囲むトレンチ絶縁膜であり、１次側と２次側との絶縁分離のための耐圧の一端を担っている。９２１は１次側回路領域内に設けた１次側キャパシタ電極領域を分離するトレンチ絶縁膜。９２２は２次側回路領域内に設けた２次側キャパシタ電極領域を分離するトレンチ絶縁膜。９１７はポリシリコン層で形成したキャパシタの中間電極である。電気的に絶縁された１次側と２次側との信号の伝送を容量結合により実現する本実施例のアイソレータの容量（キャパシタ）は次のような直列接続されたキャパシタで構成される。１次側キャパシタ電極９１１と中間電極９１０とで構成する第１のキャパシタと、中間電極９１７と２次側キャパシタ電極912とで構成する第２のキャパシタである。
【０１０６】
本実施例では１次側と２次側との絶縁耐圧をＳＯＩの埋込酸化膜とトレンチ絶縁膜及び絶縁膜により確保している。また、１次側と２次側との間の信号伝送を担うキャパシタの絶縁耐圧は拡散層とポリシリコン層との間の熱酸化で形成する絶縁膜で確保する。本実施例では、同一半導体基板上で１次側と２次側との絶縁分離ができ、更に１次側と２次側との間に高い絶縁耐圧を有するキャパシタを形成できるためアイソレータをモノリシック化することができる。また、１次側と２次側との間キャパシタを層間膜で構成するため、ＳＯＩのシリコン膜厚に係わらず所望の容量値を得ることができる。また、高耐圧キャパシタ用の絶縁膜が絶縁破壊電界強度が高い熱酸化膜で形成されている。このため、所望の絶縁耐圧に対する膜厚が薄くでき、キャパシタの面積を小さくできる。また、高耐圧キャパシタの絶縁膜を形成する前に、予めエッチング等により表面を後退させることで段差を低減することができる。
【０１０７】
図１７にＶ溝による誘電体分離（以下、ＤＩと称す）基板を用いたモノリシックアイソレータの断面図を示す。１次側と２次側の絶縁分離及びそれぞれのキャパシタ電極領域の分離をＤＩ基板９１８で実現している点を除けば、図１３に示した実施例とほぼ同様である。よって、詳細な説明は割愛する。
【０１０８】
本実施例によれば、１次側と２次側との絶縁耐圧をＤＩ基板及び絶縁膜により確保すると共に、１次側と２次側との間の信号伝送を担うキャパシタの絶縁耐圧は拡散層とメタル層との間の熱酸化膜を含む層間絶縁膜で確保する。本実施例では、同一半導体基板上で１次側と２次側との絶縁分離ができ、更に１次側と２次側との間に高い絶縁耐圧を有するキャパシタを形成できるためアイソレータをモノリシック化することができる。また、１次側と２次側との間にキャパシタを層間膜で構成するため層間膜の厚さにより所望の耐圧を得ることができる。
【０１０９】
図１８は本発明のアイソレータの他の実施例を示す（ａ）断面図及び（ｂ）平面図である。トレンチ絶縁膜のパターンを除けば、ほぼ図１６に示す実施例と同様である。２５はアイソレータチップの最外周を囲むトレンチ絶縁膜でありチップスクライブ端からのリークを防止する。本実施例では図１６の場合と異なり、トレンチ絶縁膜２５の内側に１次側及び２次側の回路領域に加え、他に２つのキャパシタ領域をトレンチ絶縁膜２６により絶縁分離している。トレンチ絶縁膜２６で分離したキャパシタ領域内には、１次側のキャパシタ電極領域分離のためのトレンチ絶縁膜２７と、２次側のキャパシタ電極領域分離のためのトレンチ絶縁膜２８とを配置する。キャパシタ電極領域分離のためのトレンチ絶縁膜２７及び２８は、トレンチ絶縁膜自体が１次側と２次側との間に設ける信号伝送用のキャパシタの絶縁膜として作用する。
【０１１０】
本実施例によれば、図１６の実施例に加え、１次側と２次側との間に設けるキャパシタを、拡散層９１１及び９１２とポリシリコン９１７との間で構成されるキャパシタと、トレンチ絶縁膜で構成されるキャパシタとで構成できるため容量値を稼ぐことができる。
【０１１１】
図１９にモノリシックアイソレータの容量構造の実施例である断面図を示す。基本的な構成は図１４と同様である。本実施例ではメタル３層９６１を用いた１次側電極と、拡散層９６７を用いた２次側電極で容量を形成して中間電極による折り返しを用いていない。本実施例ではキャパシタを直列接続を用いずに構成するため、容量のレイアウト面積を低減することができる。
【０１１２】
図２０は図１９と同様モノリシックアイソレータ容量構造の別の実施例である断面図を示す。図１９との相違点は１次側の電極がメタル３層電極９６１と拡散層電極９７１の２つの層で構成され、メタル１層９７２で構成する２次側の電極を挟み込んだ構成になっている点である。本実施例では２次側の電極を受信用のノードに用いることにより、受信側のノードが外来ノイズ等の影響を受け難くできるため、アイソレータの信号伝送の信頼性を向上することができる。
【０１１３】
図２１に本発明のモノリシックアイソレータをＩＣ化した実施例を示す平面図である。
【０１１４】
（ａ）は１つの入力（受信信号）端子と、１つの出力（送信信号）端子とを有する、所謂１チャネルのアイソレータをＩＣ化した場合の平面図である。１は１チャネルのモノリシックアイソレータチップ、１１はＩＣパッケージ、２１は受信（１次）側の外部ピン、３１は送信（２次）側の外部ピンである。１次側の外部ピン２１は、入力端子，１次側ＶＤＤ端子，１次側ＧＮＤ端子の３ピンから成る。また、送信側の外部ピン３１も同様に、出力端子，２次側ＶＤＤ端子，２次側ＧＮＤ端子の３ピンから成る。本実施例ではＩＣパッケージ内には１チップのモノリシックアイソレータを実装するため、従来のマルチチップやハイブリッドで構成されたアイソレータに比べ実装が容易にできる。
【０１１５】
（ｂ）は１次側と２次側の双方に、１つの入力端子と、１つの出力端子とを有する、双方向に信号の送信及び受信が可能なアイソレータをＩＣ化した場合の平面図である。２は２チャネル（送信及び受信の各々１チャネル）のモノリシックアイソレータチップ、１２はＩＣパッケージ、２２は１次側の外部ピン、３２は２次側の外部ピンである。１次側の外部ピン２２は、入力端子，出力端子，１次側ＶＤＤ端子，１次側ＧＮＤ端子の４ピンから成る。また、２次側の外部ピン３２も同様に、出力端子，入力端子，２次側ＶＤＤ端子，２次側ＧＮＤ端子の４ピンから成る。本実施例でも同様にＩＣパッケージ内には１チップのモノリシックアイソレータを実装するため、従来のマルチチップやハイブリッドで構成されたアイソレータに比べ実装が容易にできる。
【０１１６】
（ｃ）は１次側と２次側の双方に、１つの入出力共通端子を有する、双方向に信号の送受信が可能なアイソレータをＩＣ化した場合の平面図である。５は１チャネルの送受信共用アイソレータと１チャネルの１方向アイソレータとをモノリシック化したアイソレータチップ、１５はＩＣパッケージ、２５は１次側の外部ピン、３５は２次側の外部ピンである。１次側の外部ピン２５は、入出力端子，制御出力端子，１次側ＶＤＤ端子，１次側ＧＮＤ端子の４ピンから成る。また、２次側の外部ピン３５も同様に、入出力端子，制御入力端子，２次側ＶＤＤ端子，２次側ＧＮＤ端子の４ピンから成る。本実施例でも同様にＩＣパッケージ内には１チップのモノリシックアイソレータを実装するため、従来のマルチチップやハイブリッドで構成されたアイソレータに比べ実装が容易にできる。また、入出力端子を共用する信号伝送に対してもモノリシック化したＩＣを用いて小型化及び低価格化を図ることができる。
【０１１７】
（ｄ）は２つ以上の入力（受信信号）端子と、２つ以上の出力（送信信号）端子とを有する、所謂マルチチャネルのアイソレータをＩＣ化した場合の平面図である。３はマルチチャネルのモノリシックアイソレータチップ、１３はＩＣパッケージ、２３は受信（１次）側の外部ピン、３３は送信（２次）側の外部ピンである。１次側の外部ピン２３は、２つ以上の入力端子，１次側ＶＤＤ端子，１次側ＧＮＤ端子の複数のピンから成る。また、送信側の外部ピン３３も同様に、２つ以上の出力端子，２次側ＶＤＤ端子，２次側ＧＮＤ端子の複数のピンから成る。本実施例ではマルチチャネルのアイソレータを１チップで実装するため、従来のマルチチップやハイブリッドで構成されたアイソレータに比べ実装が一層容易にできる。
【０１１８】
（ｅ）は１次側にｎ個の入力端子と、ｍ個の出力端子とを有し、２次側に、ｍ個の入力端子と、ｎ個の出力端子とを有したアイソレータをＩＣ化した場合の平面図である。４はマルチチャネル（１次側から２次側へ、送信ｎチャネル，受信ｍチャネル）のモノリシックアイソレータチップ、１４はＩＣパッケージ、２４は１次側の外部ピン、３４は２次側の外部ピンである。１次側の外部ピン２２は、ｎ個の入力端子，ｍ個の出力端子，１次側ＶＤＤ端子，１次側ＧＮＤ端子から成る。また、２次側の外部ピン３４も同様に、ｍ個の入力端子，ｎ個の出力端子，入力端子，２次側ＶＤＤ端子，２次側ＧＮＤ端子から成る。本実施例でも同様にマルチチャネルのアイソレータを１チップで実装するため、従来のマルチチップやハイブリッドで構成されたアイソレータに比べ実装が一層容易にできる。
【０１１９】
（ｆ）はモノリシックアイソレータを有したマルチチップモジュール（以下、ＭＣＭと称す）の平面図である。６はマルチチャネルのモノリシックアイソレータチップ、７は１次側周辺回路ＩＣ、８は２次側周辺回路ＩＣ、１６はパッケージ、２６は１次側外部ピン、３６は２次側外部ピンである。本実施例ではモノリシックアイソレータチップを用いてＭＣＭを構成するため実装形態が小型化できるメリットがある。また、１次側周辺回路ＩＣと２次側周辺回路ＩＣとの間にモノリシックアイソレータチップを配置する事により、１次側と２次側との間に距離を確保できるため１次側と２次側との耐圧を確保できる。
【０１２０】
【発明の効果】
本発明によれば、小型化が可能な通信システム，モデム装置を実現できると共に、これに貢献するモノリシックアイソレータを実現できる。
【図面の簡単な説明】
【図１】本発明のモノリシックＡＦＥの一実施例の回路ブロック図。
【図２】図１のＡＦＥ集積回路のレイアウト概念図。
【図３】図１のＡＦＥ集積回路を適用したモデムの回路ブロック図。
【図４】本発明のモノリシックＡＦＥ集積回路の他の実施例の回路ブロック図。
【図５】図４のＡＦＥ集積回路を適用したモデムの回路ブロック図。
【図６】本発明のモノリシックＡＦＥ集積回路を使用したモデム装置の構造図。
【図７】本発明のモノリシックＡＦＥ集積回路を使用したモデム装置の構造図。
【図８】本発明のＩ−ＡＦＥを用いた一実施例のモデム装置の構成図。
【図９】本発明のソフトモデムを内蔵したＰＣの構成図。
【図１０】本発明のＩ−ＡＦＥを用いた他の実施例の通信システムの構成図。
【図１１】アイソレータのブロック構成概略図及び動作波形。
【図１２】本発明に適用するアイソレータ方式の回路ブロック図。
【図１３】本発明のアイソレータの具体的な実施例を示す平面図及び断面図。
【図１４】本発明のアイソレータの具体的な実施例を示す平面図及び断面図。
【図１５】本発明のアイソレータのキャパシタの断面構成図。
【図１６】熱酸化膜で形成したキャパシタの実施例を示す断面図。
【図１７】ＤＩ基板を用いた実施例を示す断面図。
【図１８】トレンチ容量を併用した実施例を示す平面図及び断面図。
【図１９】本発明のモノリシックアイソレータに用いるキャパシタ部分の構造を示す断面図。
【図２０】本発明のモノリシックアイソレータに用いるキャパシタ部分の構造を示す断面図。
【図２１】本発明のモノリシックアイソレータ及びこれを含むＩＣの構成図。
【符号の説明】
５００…アナログフロントエンドＩＣ、９０１…ＳＯＩ支持基板、９０２…ＳＯＩ埋込酸化膜、９０３…ＳＯＩシリコン層、９０４…ＬＯＣＯＳ酸化膜、９０６〜９０８…層間絶縁膜、９１８…ＤＩ基板、９２１〜９２８…トレンチ絶縁膜。
【発明の属する技術分野】
本発明は、回路間等の電気的絶縁分離に用いられるアイソレータ、並びにそれが応用されるモデム装置に関する。
【０００２】
【従来の技術】
通信分野では、公共性の高いネットワーク設備の保護と端末の保護のために、ネットワークと端末の境界（以下、回線インターフェイスと称す）に高い絶縁性を要求しており、従来から絶縁性の高い通信用の小型トランスが使われてきた。
しかし、パーソナル端末の普及発展に伴いポータブル端末用として更なる小型化及び軽量化が要求されており、トランスに使用する材料や構造の改良では小型化の要求に十分答えられない問題が出てきて、アイソレータの応用が検討されている。
【０００３】
また、計測，医療などの用途では、センサと信号処理回路など、信号検出部分と信号処理部分とに絶縁を要する場合があり、アイソレータは、このような場合に、絶縁分離手段として知られている。
【０００４】
これらは、信号電圧が１００ｍＶ程度であるのに対して、商用電源が接触する場合も想定しているのでコモンモード雑音電圧は１００Ｖあるいはそれ以上の電圧が加わる場合がある。これらの点からアイソレータと回線インターフェイスは、高耐圧，小型化，低価格化という観点で共通的な課題がある。
【０００５】
アイソレータは、絶縁トランスの機能そのものでもあるが、信号伝達時に雑音の混入する問題があり、例えば、商用電源からの大きなコモンモード雑音電圧が加わると小信号伝送用のトランスでは信号伝送の用をなさない場合があり、専用のパルストランスを用いたトランス型アイソレータが使われている。また、絶縁トランスを用いたアイソレータは、一般にその実装形態が大きくなり、また、高価になりがちである。
【０００６】
これを改善するために、発光素子と受光素子を組み合わせた光カプラを用いた絶縁増幅器が考案された。しかし、光カプラ型絶縁増幅器は、温度などで特性が変化しやすく、高精度化のために、発光受光ダイオードの数や配置，回路等の改善が提案されているが、高価である。また、ユーザーからは、更に小型化の要求があるが、特に、モノリシック半導体化しようとすると、シリコン半導体プロセス以外に発光，受光用の他の物質の半導体プロセスが必要で、何種類もの製造プロセスを使用することにより著しく高価になることが予想され現実的には実現できない。
【０００７】
小型化，高信頼化，低価格化の目的で、容量性アイソレータが開発されている。絶縁バリヤを構成する個別部品としての高耐圧のキャパシタ技術は電力用あるいはサージ保護用セラミックキャパシタが知られており、これを用いた信号伝送用の回路ブロックは容量性絶縁アンプまたは容量性アイソレータと呼ばれ、
１９７０年代から使われている。
【０００８】
容量性絶縁バリヤを通じて信号を伝送する際の伝送方式には、主にＰＷＭ方式（パルス幅変調方式あるいはデューティ制御方式と呼ばれる）が使われるが、ＰＷＭ技術は、この容量性アイソレータに使われる以前に、絶縁トランスや光カプラを用いた絶縁バリヤの構成技術として知られている。
【０００９】
容量性アイソレータでは、さらに、小型化，低価格化，高信頼化を目的として、セラミック基板上に形成した小容量キャパシタの絶縁バリヤとフローティングコンパレータを用いて、デューティサイクル変調方式の絶縁増幅器が提案されている。また、さらに小型化するために容量値を下げる提案があり、約１ないし３ｐＦと小さい絶縁バリヤを用いて伝達波形を微分波形とし、微分波形からＦＭ（周波数変調）やＰＷＭ変調波形を再生してから、復調する絶縁増幅器の技術が提案されている。
【００１０】
モデム等の回線インターフェイス応用では、USP4,757,528［Thermally coupled Information transmission across electrical Isolation boundaries.］(以下５２８特許と称す)及びISSCC86 conference record THPM14.3（以下“発表”と称す）で、Scott L. Falater (Harris Semiconductor）らは、容量性絶縁バリヤを用いたモノリシック半導体化のアイディアについて開示している。
【００１１】
また、モノリシック化ではないが、特開平7−307708 号公報では、３つの容量性絶縁バリヤとこれを用いたデジタルＰＷＭ信号伝送のモデム応用回路方式が提案されている。
【００１２】
今後、これらの回路は、さらに、小型化，低価格化の要求があり、この観点で、これら従来技術を検討すると以下のような課題と問題点がある。
【００１３】
５２８特許以前の技術は、高耐圧性能を有する絶縁バリヤと、入力信号を受けてＰＷＭ波形を作成する入力回路と、ＰＷＭ波形を再生し復調する出力回路とは別部品であり、これらを組み合わせて実装し、１つのアイソレータとして構成している。例えば、セラミック基板上に容量性絶縁バリヤを構成し、同一パッケージ上に、２つ以上の半導体チップを実装して、アイソレータを構成している。つまり、多くの部品を使用した構成になっている。
【００１４】
また、５２８特許及び発表では、モノリシック半導体で応用回路である回線インターフェイスを構成するアイデアとして、原理となる回路模式図と説明によって容量性絶縁バリヤとＰＷＭ伝送方式を用いることが示されている。また製法は、モノリシック半導体上にＤＩ（誘電体分離）プロセスによる容量性絶縁バリヤとＰＷＭ回路からなるアイソレータを形成し、このアイソレータを組み合わせて、音声帯域の信号を伝送するとしている。しかし、開示されているのは熱パルスによる絶縁スイッチの制御に関する技術であり、モノリシック半導体基板上に、どのような構造の絶縁バリヤや回路を、どのような方法によって構成するのか、その結果どのように動作して、どのような効果を示すのかは開示されていない。
さらに、特開平7−307708 号公報では、従来１つの伝送パスに２つの絶縁バリヤが使われてきたのに対して、３つの容量性絶縁バリヤで３つの信号を伝送する回路構成が示されているが、どのように動作させて信号伝送するのかは示されていない。もちろん、これらの回路を絶縁バリヤを含めてモノリシック化する提案はない。
【００１５】
【発明が解決しようとする課題】
ユーザーは、通信システム，モデム装置等の更なる小型化と低価格を要求している。この実現のためには実装形態が大きく、また、部品点数も多い、従来のトランス及びホトカプラに置き代わるアイソレータ機能の小型化が必要である。このことから、アイソレータ機能のモノリシック化を進めることが必要不可欠だと考えられる。しかしながら、以上のような従来の技術は、モノリシックＩＣ化アイソレータ，モノリシックＩＣ化応用回路、及び、モノリシックＩＣ化回線インターフェイス回路を実現するに当たって、容量性絶縁バリヤ，容量性絶縁バリヤを用いるための回路、それらの配置，配置した回路間の絶縁方法などを、半導体基板の上に、どのように構成して、どのように動作させるのかの技術については、開示されていない。従って、モノリシックＩＣ化する際にどのようにして絶縁耐圧を実現するのか、また半導体上に作成した高耐圧容量の特性もまったく知られていない。
【００１６】
本発明の目的は、通信機器、特にモデム装置におけるアイソレータ機能の小型化を実現する手段を提供することにある。
【００１７】
本発明の他の目的は、モノリシックの絶縁バリヤ、及び、該絶縁バリヤを用いたアイソレータＩＣ、及びこれを用いた応用回路ＩＣ，回線インターフェイス回路ＩＣ、または、アナログ信号とデジタル信号のインターフェイス回路または変換回路を含むアナログフロントエンド（ＡＦＥ）を実現することにある。
【００１８】
本発明のさらに他の目的は、半導体基板上に容量性絶縁バリヤを構成する技術を提供することにある。
【００１９】
本発明のさらに他の目的は、半導体基板上に容量性絶縁バリヤを用いたアイソレータを構成する技術を提供するにある。
【００２０】
本発明のさらに他の目的は、半導体基板上に該アイソレータを複数用いた応用回路とくに回線インターフェイスにおいて、その構造，配置，動作方法を提供する。
【００２１】
本発明のさらに他の目的は、該アイソレータをＩＣもしくはＬＳＩ化することにより、実装形態を薄くしたＰＣカードを提供することにある。
【００２２】
本発明のさらに他の目的は、該アイソレータを使用することによってモデム装置を小型化することにある。
【００２３】
本発明のさらに他の目的は、通信システムに該アイソレータを使用することによって小型化及びコスト低減することにある。
【００２４】
【課題を解決するための手段】
本発明では、モデム装置の小型化の手段として、回線側とホスト側との間に、アイソレータ機能をモノリシック化した絶縁分離を手段を用いるものとする。
【００２５】
また、アイソレータをモノリシック化するために、絶縁層を内層とする半導体ウェーハ、例えば、ＳＯＩ基板を用いて、ウェーハ表面上のＳｉ層にウェーハ表面から垂直方向に、埋込酸化膜（内層された絶縁層）まで達する帯状の絶縁物 （以下絶縁帯と称す）を形成し、更に、素子表面に保護膜である絶縁物を形成することにより、１次側の回路領域と、２次側の回路領域とを絶縁分離する。また、他の絶縁分離手段としてはＤＩ基板を用いるものとする。
【００２６】
更に１次側と２次側とを高い絶縁耐圧を有して容量性の結合する容量性絶縁バリヤ（キャパシタ）は以下のような手段で構成する。第１の手段としては、１次側と２次側との間にキャパシタを直列接続で構成することにより、所望の絶縁耐圧に対し、キャパシタ１個当たりの絶縁耐圧の低減を可能にする。また、直列接続したキャパシタは、１次側の回路領域から２次側の回路領域に渡って形成する中間電極で折り返すことで直列接続したキャパシタを対称にレイアウトすることができる。また、第２の手段としては、該絶縁帯の側壁を電極としたキャパシタをもって構成する。
【００２７】
このようにすることで、１次側と２次側との間の高耐圧絶縁ならびに、高耐圧の容量性絶縁バリヤを実現し、増幅器によってストレーキャパシタによる信号の劣化を補正し、動作タイミングを同期することによってクロストークによる信号の劣化を低減して、小型で高性能なアイソレータ及びモデムインターフェイス回路を実現することができる。
【００２８】
以下さらに、本発明について、若干具体的に説明する。
【００２９】
本発明では、絶縁層を内層とする半導体ウェーハを加工して、絶縁バリヤ，アイソレータ，アイソレータの応用回路、特に回線インターフェイス回路を形成し、必要に応じて絶縁層と配線層を重ねて、さらに、絶縁を兼ねた保護層を形成して半導体ＩＣとする。各回路は、絶縁層と絶縁帯と絶縁保護層で囲み、絶縁する。絶縁帯とは、例えば半導体層の表面から絶縁層に達する１ないし３ミクロン幅程度の帯状の絶縁パターンであり（厚さは半導体層の厚みに等しく、例えば１０ないし５０ミクロンになる）、絶縁帯は、半導体面から絶縁内層に達する所定パターンの溝を形成しこれを絶縁物で埋め込むトレンチ法、また、半導体層に酸素イオンを打込んで絶縁領域を作成するイオン打込み法などによって形成する。絶縁バリヤの形成には絶縁帯を用いる他に、拡散層と配線層や配線層間の絶縁のための層間膜を用いる場合もある。以下、絶縁帯で囲んだ部分を電極領域，回路領域などと“領域”を付けて称す。また、回路領域の分離のためにＤＩ基板を用いる場合もある。
【００３０】
本発明のアイソレータにおける絶縁バリヤは、絶縁帯で囲んで電極領域を形成し、複数の電極領域が絶縁帯の一部を共有するように、また、共有長が必要な容量値を得る長さになるように配置してキャパシタを構成する。なお、３つ以上の電極領域が２つ以上の絶縁領域を共有するように絶縁帯の形状及び配置を設定することによって、直列接続したキャパシタを形成するようにしてもよい。また、絶縁内層は、該絶縁帯の幅に対応した絶縁性能を持つ厚さとする。
【００３１】
本発明のアイソレータは、該絶縁バリヤと入力回路と出力回路とを同一ウェーハ上に形成することで実現する。各回路は、各々絶縁帯で囲んで他の部分と絶縁する。絶縁バリヤは、原則として入力回路領域及び出力回路領域の境界に配置する。また、これらの回路領域と絶縁バリヤを一まとめにしてさらに絶縁帯で囲むようにする。入力回路及び出力回路には各々ＰＷＭ変調回路及びＰＷＭ復調回路、あるいは、目的によっては、他の回路、例えば、音声周波数帯の信号ではΣΔ変調回路及び復調回路など、振幅方向だけではなく時間軸方向もデジタル化した回路を含める。なお、絶縁バリヤと入力回路及び出力回路との間にダイオードなどの非線型素子で構成した保護回路を配置する。保護回路は回路領域の内部に配置する。
【００３２】
本発明の応用回路は、さらに、アイソレータに、さらに、絶縁帯で囲んだ応用回路領域を配置することで実現する。複数の該アイソレータを含む場合には、絶縁バリヤを絶縁バリヤ配列ラインに沿って配列してもよい。複数のアイソレータを動作させる場合には、搬送クロックは必要に応じて同期させる。回線インターフェイス回路への該アイソレータの応用では回路領域にＣＭＯＳ回路を含むように、特に、ＣＭＯＳ回路領域をさらに電源線に接続するＰＭＯＳグループ及び接地線に接続するＮＭＯＳグループに分けて、絶縁帯によって分離してもよい。電源配線は複数のアイソレータ間にレイアウトする。各アイソレータの周囲を電源線及び接地線で囲んでもよい。例えば、ＣＭＯＳ回路にすると、制御電流が不要な電圧制御、および、高オフ抵抗が得られる利点がある一方で寄生トランジスタを含めたＰＭＯＳとＮＭＯＳの貫通現象つまりラッチアップが生じがちであるがこのように領域を分離することで生じにくくできる利点がある。
【００３３】
絶縁内層ウェーハを用いることで厚さ方向の高耐圧を実現し、同一ウェーハ上に共有する絶縁帯持つ２つの電極領域を形成することで極めて小型の絶縁バリヤを実現し、また、同一ウェーハ上に該絶縁バリヤと入力回路及び出力回路の２つの回路領域を形成することで極めて小型のアイソレータを実現できる。さらに、電極領域を重ねることで容量を直列に接続して水平方向の高耐圧を実現することにより、プロセスの制約から、１つの絶縁帯の幅を広げられない場合でもさらなる高耐圧を実現できる。さらに、直列容量の配置に際して中間電極をフローティングとすることで強電界部分の跨ぎ配線を少なくすることができる。
【００３４】
複数のアイソレータを用いる応用の場合には、電極及び絶縁帯など容量性絶縁バリヤの配置を揃えることで、絶縁性能を均質にすることができる。
【００３５】
アイソレータをモノリシック化して、絶縁手段の実装形態を小型化することにより、モデムをはじめ、通信システム等の小型化が図れる。
【００３６】
また、アイソレータをモノリシック化することにより、該アイソレータを他の機能を有するＬＳＩにを内蔵してモデム装置や通信システムの構成部品を低減できる。
【００３７】
【発明の実施の形態】
以下、実施例にしたがって本発明を説明する。
【００３８】
図１は、図１３以降に後述するモノリシックデジタルアイソレータをアナログフロントエンド（ＡＦＥ）に応用した場合の一実施例の回路ブロック図である。この実施例のＡＦＥは、音声帯域信号処理用で、アナログとデジタルの変換をオーバーサンプル（２ＭＨｚ）ＡＤ及びＤＡ変換し、デシメータ，インタポレータで一旦３２kspsに下げ、さらに内部ＤＳＰによって低域フィルタ処理等をして、最終的に８kspsの速度でデジタルデータを入出力するものである。
【００３９】
図１において、５００は、絶縁分離のために図１３以降で述べるような高耐圧キャパシタ部を備えるデジタルアイソレータ５０１ないし５０６を内蔵したモノリシックＡＦＥである。ＡＦＥ５００はＡＦＥ本来のマルチプレクサ（ＭＵＸ）５１１，パッドアンプ（ＰＤＡ）５１２，プレフィルタ（ＰＦ１）５１３，オーバーサンプル・アナログ・ツー・デジタル変換器ＡＤＣ５１４，デシメータフィルタ（ＤＣＭ）５１５，ＡＤ変換出力バッファ（ＡＤＣＲ）５１６，内蔵（ｉｎ−）ＤＳＰ５１７，受信出力バッファ（ＲＸＤＲ）５１８とからなるアナログ入力ラインと、送信バッファ(ＴＸＤＲ)５２１，ＤＡ変換入力バッファ(ＤＡＣＲ)５２２，インターポレータ（ＩＮＴ）５２３，オーバーサンプル・デジタル・ツー・アナログ変換器ＤＡＣ５２４，ポストフィルタ（ＰＦ２）５２５，アッテネータ（ＡＴＴ）５２６からなるアナログ出力ラインと、ｉｎ−ＤＳＰ５１７のデータ入出力転送制御５３１，５３３及びアナログ入出力端子の２線４線変換回路５３３に制御回路を加えた構成になっている。ＡＦＥ５００の内部は、制御回路（ＣＯＮＴ）５４１によってリセットやパワーダウン制御する。リセット信号は、デジタルアイソレータ５０６を通じて左側（以下アナログ入出力側）の回路に伝えられ、リセット回路５４２でアナログ入出力側の電源オンオフに伴うリセット信号と合成されて、アナログ入出力側回路のリセット信号として用いる。外部装置がＡＦＥ５００をきめ細かく制御するために制御レジスタ(ＣＯＮＴＲ)551及び(ＳＴＡＴＵＳ)５５４を用いる。(ＣＯＮＴＲ)５５１（(ＳＴＡＴＵＳ′)５５３）の内容はデジタルアイソレータ５０４，５０３を通じてアナログ（デジタル）入出力回路の制御レジスタ（ＣＯＮＴＲ′）５５１，（（ＳＴＡＴＵＳ）５５４）にコピーされアナログ入出力側回路のＳＷ１ないしＳＷ３やその他の回路の制御及び汎用出力ポート（ＧＰＯ）のレベルを設定する。ＡＦＥ５００の動作タイミングは、外部（ｅｘ−）ＤＳＰ５３６によって与えられる２ＭＨｚのクロック（ＭＣＬＫ）ＰＬＬによって８倍の１６ＭＨｚに変換して、入力された２ＭＨｚと合わせて基本タイミングとして用いる。もちろんアナログ入出力回路にもデジタルアイソレータ５０５を通じて伝え、タイミング回路５６２によって各種タイミングを発生して用いる。
【００４０】
基準電圧発生回路５６３はアナログ入出力回路に単一電源で動作させるための基準電圧を与えるための回路で、基準電圧ＶＲＥＦ：（ＶＤＤ１−ＶＳＳ１）／２を発生する。
【００４１】
次に動作を説明する。２線４線変換回路５３３は、ＡＦＥ５００をモデム装置に用いる場合に公衆回線の２線と内部の送信及び受信の４線との変換をする回路で、回線インピーダンス整合及び入出力アンプ機能を持っている。アナログ入力信号は２線４線変換回路５３３を経由するかＩＮ＋，ＩＮ−端子より直接入力するが、どちらかに合わせてあらかじめＭＵＸ５１１を信号ＳＷ１によって切り替えて用いる。ＰＤＡ５１２は、０ｄＢ，６ｄＢのゲインを信号ＳＷ２切り替えることができる。
【００４２】
ＰＦ１ ５１３はＡＤ変換前に不要な周波数帯の信号を削除するためのアナログフィルタであり、この実施例ではカットオフ周波数４８ｋＨｚの２次の低域通過フィルタである。ＡＤＣ５１４は２Mspsで動作する２次のΔΣ変調器であり、０.５μｓ ごとに２ビットのＡＤ変換結果を出力する。このＡＤ変換出力をDCH５１５に伝え３２kspsに間引く。ＤＦ１ ５１５の出力は１６bit／ｗ になるが３２kspsと速度が遅いのでこれを２Mbpsにシリアル変換し、アイソレータ５０２を経由してタイミング信号とともにデジタル入出力側回路のＡＤＣＲ５１６を経由してｉｎ−ＤＳＰ５１７に伝える。ｉｎ−ＤＳＰ５１７ではこのデシメータ出力をＩＩＲ，ＦＩＲのデジタル信号処理によって平坦特性補正及び４ｋＨｚ以下のＬＰＦ処理を行う。処理結果は８kspsごとに１６bit／ｗ のデータとして受信バッファ５１８を通じてシリアルにｅｘ−ＤＳＰ５３６に伝える。
【００４３】
次に、アナログ出力ラインは、ｅｘ−ＤＳＰ５３６から出力すべきデータ（ＴＸＤ）を送信バッファＴＸＤＲ５２１から８ksps毎に受け取り、ｉｎ−ＤＳＰ５１７によってアナログ入力と同様のフィルタ処理を行い、この結果を１６bit／ｗ のデータをＤＡ出力バッファ（ＤＡＣＲ）５２２を経由して補間処理をしながら３２kspsの速度で補間フィルタ(ＩＮＴ)５２３に渡すが、ここでもシリアル変換してアイソレータ５０１を経由する。ＩＮＴ５２３は、さらに補間処理をして、６bit／ｗ のデータとして、２Mspsの速度でＤＡＣ５２４に渡しアナログ値を出力する。ｉｎ−ＤＳＰ５１７，ＩＮＴ５２３による処理で残った折り返し成分をポストフィルタＰＦ２ ５２５によって除去し、０ｄＢ，−６ｄＢ，−∞ｄＢを切り替えることができるＡＴＴ５２６を経由して出力する。これらアナログ出力ラインの動作タイミングはアナログ入力ラインのタイミングを用いる。
【００４４】
これらの処理のタイミングは、基本的に２ＭＨｚのタイミングの中に同じタイミングのΔΣ変復調器の処理タイミング、２Mspsと３２kspsで入出力するインターポレータ及びデシメータ処理タイミング、および３２kspsと８kspsで入出力するＤＳＰ処理タイミングを整然と割り付けたタイミングになっている。従って、アイソレータ５０１ないし５０５でアナログ入出力側回路とデジタル入出力側回路を分けたがこれらを同期して動作させることが必要不可欠でタイミング専用のアイソレータ設定の重要さがここにある。
【００４５】
次に、このＡＦＥ５００をｅｘ−ＤＳＰ５３６とともにモデムへの応用例を説明する。
【００４６】
ｅｘ−ＤＳＰ５３６から見たＡＦＥ５００は、アナログ信号の入出力回路であるが、そのサンプルタイミングが重要で、このために、大抵のモデムは、復調時に最も識別判定に有利なタイミングになるようにＡＤＣ５１４のサンプルタイミングを調整する。このために、ｅｘ−ＤＳＰ５３６からＡＦＥ５００にはクロックＭＣＬＫでタイミングの遅れ進みを伝える。すなわち、タイミングを早めたいときには△ｆを加え、遅らせたいときには−△ｆを加えてＡＦＥ５００に知らせる。この処理は、数１０ｍｓないし数１００ｍｓ毎に行われる。ＡＦＥ５００が勝手なタイミングで動作すると、ｅｘ−ＤＳＰ５３６の要求するタイミングと合わないので、データの過不足が生じて処理タイミングの破綻が生じ大きな雑音が生じることになる。この遅れ進みするクロックにＡＦＥ５００を同期させるためにＡＦＥ５００内部にはＰＬＬを配置して内部タイミングを同期させる。
【００４７】
この実施例では、デシメータ，インターポレータとｉｎ−ＤＳＰの間のデータ転送はシリアル高速転送にしたためにアイソレータ数を減らす効果がある。なお、モデムには複数の規格を含むので複数のサンプルタイミングを要求する場合があるがこれに対応するためにＰＬＬ５６１及びタイミング回路５６２の分周比をＣＯＮＴＲ５５１によって制御可能にしている。
【００４８】
次に、図２によって図１の回路の集積回路上のレイアウト概念を示す。図２において、全体５００がＡＦＥ集積回路全体を示し閉じた線（トレンチ）で囲んだ領域に付した名前はそれぞれ図１に対応している。このレイアウトの特徴は各回路領域をさらにトレンチで囲ってアナログ入出力側回路領域６０１，アイソレータ領域６０２，デジタル入出力側回路領域６０３とし、（１）各領域間に２重トレンチをほどこして領域間絶縁をし、さらに、（２）全体をトレンチ６０４で囲むことでチップ間の絶縁を取っていることである。なおトレンチ６０４は、多重トレンチである。
【００４９】
なお、回路領域６０１ないし６０３内の各回路ブロックはトレンチで囲むことで回路間の絶縁分離及び素子分離をしているがこれをさらに多重トレンチとし、トレンチ間を接地することで相互干渉による雑音シールドを形成することができる。
【００５０】
また、回路領域６０１，６０３のトレンチの多重度は、アイソレータ領域602が備えている、図１３以降で述べるような高耐圧キャパシタ部を備えるのトレンチの多重度よりも１段高い多重度とすることで、破壊モードをキャパシタ部に限定するようにする。このことで、規格以上の高電圧がかかった場合でも被害を限定してシステムを構築できる効果がある。
【００５１】
次に、図３は図１のＡＦＥを適用したＤＳＰモデムの実施例の回路図である。図３において５００はＡＦＥ，７００はｅｘ−ＤＳＰであり、モデムを電話回線と接続すると接続する端子をＴＩＰ，ＲＩＮＧには、抵抗７０１，７０４と容量７０２，７０３とサージ保護素子７０５とで構成する保護回路を経由して接続する。７０６，７０７はＮＭＯＳトランジスタで形成したＳＷでこれは受光素子（太陽電池）７０８に接続される。受光素子７０８は発光ダイオード７０９の光を受けて７０６，７０７をオンオフしてこのスイッチの右側の回路にＴＩＰ，ＲＩＮＧを通じて供給される電力を供給する。発光ダイオード７０９はトランジスタ７１０，抵抗７１１，７１２からなるスイッチ回路で発光を制御される。このスイッチの制御信号はＰＯＷＥＲ ＯＮである。ダイオード７１３，７１４，７１５，７１６はブリッジを構成して、ＴＩＰ，ＲＩＮＧに加わる直流電圧の方向に関わらず電流の方向を一定にする働きを持つ。抵抗７１７、容量７１９，トランジスタ７２０，７２１，抵抗７２２，ＮＭＯＳトランジスタ７２３からなる回路は直流閉結回路であり、ＡＦＥ５００の制御出力端子ＧＰＯ(DC LOOP ）がハイになるとＮＭＯＳトランジスタがオンして、抵抗７１７のバイアスに従ってダーリントントランジスタ回路７２０，７２１が動作して、帰還抵抗７２２とバランスしたところのループ(閉結)電流を流す。抵抗７２４，１８Ｖツェナーダイオード７２５からなる回路は３端子レギュレータ７２６およびＡＦＥ５００に過大な電圧印加を阻止する保護回路である。容量７２７は平滑キャパシタである。モデムで送信するときには、最初にＰＯＷＥＲ ＯＮ信号を発生してＮＭＯＳスイッチ７０６，７０７をオンして３端子レギュレータ７２６を回線と接続してAFEに電流を供給し、次に、ＴＸＤからＣＯＮＴＲを通じてＧＰＯ(DC LOOP ）をハイレベルにしてＮＭＯＳスイッチ７２３オンして、ループ電流を流して局の交換機にモデムを回線に接続したことを知らせる。次に、モデムからＡＦＥ５００を容量７２８を通じてダイヤル信号を送出し、交換機が相手モデムを接続するのを待つ。接続された相手モデムは、通常のモデム信号を発生するので、以降お互いにＡＦＥを通じてモデム通信を行う。容量７２９，ツェナーダイオード７３０，７３１は一定電圧以下の着信信号に応答しなくする感度調整回路で、抵抗７３２はダイオード７３３又は発光ダイオード７３４の電流制限抵抗であり、ホトトランジスタ７３５は抵抗７３６を負荷として発光ダイオード７３４に着信信号が流れたときに、発光光を検出してモデム７００にＲＩＮＧ ＤＥＴＥＣＴ信号として伝えるものである。モデムの受信時はこの信号がモデムに通知され、POWER ON端子がこれに応答してＮＭＯＳスイッチ７０６，７０７及び７２３をオンしてループ電流を流して電源を入れ、容量７２８を通じてモデム応答信号を返す。これ以降のモデム信号の送受信は、送信時とほぼ同じである。
【００５２】
以上、図１から図３で説明した本実施例によれば、以下のような特徴と効果が得られる。第１の特徴は、図２に示すように、ＡＦＥのアイソレータ領域から左側の個別部品の回路を含めてアナログ入出力側回路と、右側のデジタル入出力回路とが、両回路間に接続されかつ図１３以降で述べるような高耐圧キャパシタ部を備えるアイソレータ領域によって電気的に絶縁されていることである。本実施例によれば、従来のトランスのような絶縁分離手段をＡＦＥに内蔵しモノリシック化できるので、小型なモデム装置を構築することができる。また、第２の特徴はＡＦＥのアナログ入出力側の回路に局からの給電を受けて電源を供給していることであり、このためにアナログ入出力部の電源をモデム装置側から供給する必要がなくなって、全体の消費電力低減に貢献している。第３の特徴は個別部品部のスイッチをＰＯＷＥＲ ＯＮスイッチ７０６，７０７とループ電流スイッチ４２３とに分けていることで、これによって回線接続開始時にループ電流を流さずにＡＦＥに電源を供給して例えば、発信者番号通知など、交換機とモデムでの信号のやりとりに利用することができる。
【００５３】
図４は、モノリシックデジタルアイソレータをＡＦＥに応用した他の実施例を示す回路ブロック図である。本実施例はアイソレータの挿入位置が異なること、２線４線変換を外付けにした点を除けば、概ね図１と同様である。同一符号は同一の機能であり、ここでは図１との相違点についてのみ説明する。回路構成部品の比精度を要求する２線４線変換回路を外付けとするため、回線側の入力信号は相補信号（ＩＮ＋，ＩＮ−）でパッドアンプ５１２に入力する。受信信号は更にプレフィルタ５１３を介してＡＤＣ５１４でＡＤ変換された後に、アイソレータ５０２を介してホスト側のディジタル信号処理部５８０に入力される。ディジタル信号処理部５８０はＡＤ変換した受信信号のデシメータ，ＤＡ変換する送信信号のインターポレータ、及び送受信信号のローパスフィルタから構成される。
【００５４】
５８１はディジタル信号処理部５８０とホスト側の外部回路とのインターフェイスを担う入出力制御部である。受信系のアイソレータ５０２はΔΣ変調によるＡＤＣとディジタル制御部５８０のデシメータとの間に設けることで、ディジタル信号のビット数が少なくアイソレータ５０２の個数を低減することができる。また、送信系ではディジタル信号処理部５８０のインターポレータからのディジタル信号をディジタル回路で構成されたΔΣ変調器５９１及びローパスフィルタ５９２で信号処理した後にアイソレータ５０１を介して回線側のＤＡＣ５９３に転送する。送信系もアイソレータを配置する部分でのディジタル信号のビット数が少ないためアイソレータ個数を低減できる。
【００５５】
本実施例では、高い比精度を実現するためにレイアウト面積を要してしまう２線４線変換回路をチップの外に出すことでチップ面積を抑制することができる。また、送受信信号系に入るアイソレータをディジタル信号のビット数が少ないＡＤＣ及びＤＡＣとディジタル信号処理部の間に設けることでアイソレータの個数を低減することができる。
【００５６】
図５は、図４のＩ−ＡＦＥを使用したモデムの回線インターフェイス回路の１実施例で、回路はＩＦ１で電話回線と、ＩＦ２で信号処理回路と接続している。図５において、ＩＣ１はＩ−ＡＦＥ，回路ブロックＢ１はＡＣハイインピーダンス回路、回路ブロックＢ２は受電回路、Ｒ１〜Ｒ１３は抵抗、Ｃ１〜Ｃ１３はキャパシタ、ＶＲ１はサージ保護素子、ＳＷ１はリレースイッチ、ＺＤ１〜ＺＤ３はツェナーダイオード、Ｄ１〜Ｄ５はダイオード、Ｌ１はチョークコイル、Ｘ１は水晶発振子、Ｑ１〜Ｑ２はトランジスタである。
【００５７】
回路素子の接続関係は、図５の通りであり、信号や受電の関係を以下説明する。ＩＦ１には、モデムを電話回線と接続する端子ＴＩＰ，ＲＩＮＧおよびＦＧがある。ＦＧは対地に接続するフレームグランド端子で、回線を通じた通信及び給電はＴＩＰおよびＲＩＮＧ端子を通じて行う。抵抗Ｒ１，Ｒ２と、容量Ｃ１，Ｃ２と、サージ保護素子ＶＲ１とで保護回路を構成する。ＳＷ１はＭＯＳトランジスタと受光素子と発光ダイオードからなるリレーで、トランジスタＱ２及び抵抗Ｒ１３によってオンオフしてこのスイッチの右側の回路に電力及び信号を供給する。このスイッチの制御信号はＩＦ２のＰＷＲＯＮである。ダイオードＤ１〜Ｄ４は整流ブリッジを構成して、ＴＩＰ，ＲＩＮＧに加わる直流電圧の方向に関わらず電流の方向を一定にする働きを持つ。ＺＤ１は第２のサージ保護素子として動作する。回路ブロックＢ１は、交流において高いインピーダンス特性を、直流においては低抵抗を示す回路である。回路ブロックＢ１はトランジスタＱ１と直列接続して、いわゆる直流閉結回路を形成しており、ＩＣ１（Ｉ−ＡＦＥ）の汎用入出力端子ＧＰＩＯＯがハイになるとＮＭＯＳトランジスタＱ１がオンして、ループ（閉結）電流を流す。キャパシタＣ４〜Ｃ５は直流カット容量で、信号成分のみを伝達する。キャパシタＣ６，ツェナーダイオードＺＤ２〜ＺＤ３は第３のサージ保護回路を構成している。抵抗Ｒ６およびＲ７は終端抵抗で右側の端子は、ＩＣ１内部の送信アンプ出力ＯＵＴ＋およびＯＵＴ−に接続されている。抵抗Ｒ４〜Ｒ９は２線４線変換回路を構成する抵抗ネットワークで、Ｉ−ＡＦＥの送信信号成分を回線から受信した信号から減ずるよう構成してある。キャパシタＣ７は、受電回路ブロックＢ２の入力コンデンサ、Ｃ８は受電回路ブロックＢ２の出力コンデンサ、Ｃ９はデカップリングコンデンサであり、ダイオードブリッジ出力から、直流電力を受電して、ＩＣ１に供給する。水晶発振子Ｘ１，キャパシタＣ１１〜Ｃ１３，抵抗Ｒ１２，チョークコイルＬ１、はＩＣ１内部の発振用増幅器とともに発振回路を構成し、安定な発振が持続するようにするための回路である。また、Ｒ１０はＩＣ１内部の基準電圧を制御するための外部抵抗である。また、抵抗Ｒ１１，キャパシタＣ１０，ダイオードＤ５はＩＣ１内部の検出回路と共にＩＣ１の電源電圧ＶＤＤＬの立上りを検出してリセット信号を発生するための回路である。ＩＣ１には、図示していない信号処理手段よりＩＦ２を通じて電源ＶＤＤＨが供給され動作する。なお、キャパシタＣ３，抵抗Ｒ３は呼出し信号パスを形成するフィルタである。
【００５８】
モデムで送信するときには、最初にＰＷＲＯＮ信号を発生してスイッチＳＷ１をオンして、受電回路を回線と接続して、ＩＣ１に電力を供給し、次に、ＴＸＤ端子から図示していないＣＯＮＴＲを通じてＧＰＩＯＯ端子をハイレベルにして、ループ電流を流して局の交換機にモデムを回線に接続したことを知らせる。次に、ＴＸＤ端子から送信信号としてダイヤル（ＤＴＭＦ）信号を送り出す。これには、Ｉ−ＡＦＥ内において、信号処理側から、アイソレータを通じて、回線側にデジタル信号の形で渡し、回線側に回路でアナログ信号に変換して送出する。交換機はこのダイヤル信号を受信すると相手側モデムと接続する。接続された相手モデムは、通常のモデム信号を発生するので、ＩＣ１はこれを受信する。受信した信号はＩＣ１内部でアナログ信号からデジタル信号に変換され、アイソレータを通じて信号処理側の回路に引き渡され、さらにＲＸＤ端子を通じてＩＦ２を経由して信号処理回路に引き渡される。以降お互いにＡＦＥを通じて送信受信しモデム通信を行う。終了する場合は上位プロトコルが終了した後、ＧＰＩＯＯ端子をロウにしまたＰＷＲＯＮ信号をオフにする。
【００５９】
受信するときは、一般に呼出し信号によって始まる。呼出し信号は周波数１５〜数十Ｈｚ、電圧数十Ｖ以上のサイン波形で、この信号はＣ３，Ｒ３を通じてダイオードブリッジに供給され電源回路に給電する。ＩＣ１は電源オンをリセット信号によって知りこれを信号処理および制御側に伝える。これを知った制御回路はＰＷＲＯＮ信号を立上げて直流を受電し、ＩＣ１に供給すると共に、GPIOO 端子をハイにして直流閉結したのち、受信シーケンスを立上げる。受信シーケンスは、応答信号を返すと同時に初期トレーニング，通信シーケンスと続く。これらは標準化され良く知られており、これ以降のモデム信号の受信シーケンスは、送信時とほぼ同じである。
【００６０】
以上、説明したように本実施例によれば、以下のような特徴と効果が得られる。第１の特徴は、Ｉ−ＡＦＥのアイソレータ配列から左側（ＩＦ１側）の個別部品の回路を含めたアナログ入出力側回路と、右側（ＩＦ２側）のデジタル入出力回路とを絶縁していることである。従来は絶縁トランスやホトカプラを用いて絶縁していた部分であり、本実施例のＩ−ＡＦＥによってトランスやホトカプラを削除でき小型なモデム装置を構成することが出来る。また、第２の特徴はＩ−ＡＦＥの回線側（アナログ入出力側）の回路に局からの給電を受けて電源を供給していることであり、このためにアナログ入出力部の電源をモデム装置側から供給する必要がなくなって、全体の消費電力低減に貢献している。第３の特徴は個別部品部分のスイッチをＰＷＲＯＮスイッチＳＷ１と直流閉結スイッチＱ１とに分けていることで、これによって回線接続開始時にループ電流を流さずにＡＦＥに電源を供給して例えば、発信者番号通知など、交換機とモデムでの信号のやりとりに利用することが出来る効果がある。
【００６１】
図６は、本発明のアイソレータ内蔵のＡＦＥ（以下、Ｉ−ＡＦＥと称す）をカードモデム装置に応用した実施例の概念を示す構造図で、図６（ａ）は本発明の実施例、図６（ｂ）は従来のカードモデムである。図６（ａ）において、４００は本実施例のカードモデム全体を、４０１は本実施例の回路基板を、４０２は回線インターフェイスＩＣを、４０３は本実施例のＩ−ＡＦＥを、４０４はＤＳＰを、４０５はその他のＩＣを、４０６は回線側コネクタを、４０７はＰＣ側コネクタを、４０８はバリスタを、４０９は高耐圧キャパシタを、４１０はキャパシタを、４１１から４１６はその他の抵抗及びキャパシタ等のチップ部品である。図６(ｂ)において、４５０は従来のカードモデム全体を、４５１は従来の回路基板を、４５２は従来の回線インターフェイスであるライントランスを、４５３はＡＦＥを、４５４はＤＳＰを、４５５はその他のＩＣを、４５６は回線側コネクタを、４５７はＰＣ側コネクタを、４５８はバリスタを、４５９は高耐圧キャパシタを、４６０はキャパシタを、４６１から４６６はその他の抵抗及びキャパシタ等のチップ部品である。この図はカードモデムの断面を模式的に示したもので、比較して明らかなように、従来のカードモデム４５０は、回路基板４５１をくり貫いて、くり貫いた部分にライントランスを配置しているのに対して、本発明の実施例では従来の回線インターフェイスの構成要素であったライントランスに代って、モノリシック化してＡＦＥ−ＬＳＩ４０３に内蔵したアイソレータによって絶縁することにより、他のＩＣとほぼ同様に実装できる。このために、回路基板４０１をくり貫く工程が省略できて経済的である。また、特殊なトランスを使用しないことでも経済的にできる可能性がある。さらに、トランスを省略できることで、更なる小型化の可能性を持っている。
【００６２】
図７は図６（ａ）と同様、本発明のＩ−ＡＦＥをＰＣカードに応用したカードモデムの別の実施例である。図７において、４７５は本実施例のカードモデム全体を、４７６は本実施例の回路基板を、４７７は回線インターフェイスＩＣを、４７８は本実施例のＩ−ＡＦＥを、４７９はＤＳＰを、４８０はその他のＩＣを、４８１は回線側コネクタを、４８２は端末側コネクタを、４８３はバリスタを、４８４は高耐圧キャパシタを、４８５はキャパシタを、４８６から４９１はその他の抵抗及びキャパシタ等のチップ部品である。図６（ａ）に示す実施例と比較して回路基板４７６の片面のみを利用して実装することにより、ＰＣカードの実装形態の厚さを５mmよりも薄くすることができ、例えば、本実施例は、厚さ３.３mm（ＴＹＰＥ−Ｉ）のＰＣカードにも適用できる。
【００６３】
図８はＩ−ＡＦＥを用いたモデム装置と、ホスト（ＰＣ）とを組み合わせた通信システムの一実施例の構成図である。図８（ａ）において、８１０は例えば図３に記載されたディスクリート回路の部分で、保護素子，接続スイッチ，直流閉結回路，直流閉結スイッチ(ＤＣ Loop），呼出信号検出回路等を含むＤＡＡ (Direct Access Arrangement）手段。８１１は同図Ｉ−ＡＦＥのような絶縁，フィルタ，ＡＤ，ＤＡ手段、８１２は同図ＤＳＰのような変調復調手段、８１３はＭＰＵ，メモリ，ソフト等からなる伝送制御手段であり、これらでモデム部800を構成している。また、８０１はＰＣのような応用制御手段で、ＷＳ，ＰＣ，ＰＤＡ等の内部のホストＣＰＵや専用ＤＳＰ、または集合モデムの全体制御CPUであり、ここではＰＣ基本部又はホストと呼ぶ。
【００６４】
図８（ａ）は、変復調処理を担うＤＳＰ，伝送制御を担うＭＰＵ，ホスト側の信号処理を担うＰＣにより階層的に信号処理を分担するように構成した、いわば、Ｉ−ＡＦＥを用いた従来型モデム構成の実施例であり、Ｉ−ＡＦＥによって、従来はＤＡＡ内にあった高価で形状が大きい絶縁トランスを削除し、ホトカプラ数を低減して、装置の小型化，経済化に貢献している。なお、モノリシックアイソレータはＡＦＥ内に内蔵されたが、必要に応じて他の部分と組み合わせて構成することができる。また、Ｉ−ＡＦＥとＤＳＰとを一体化する集積化をしても良い。
【００６５】
図８（ｂ）はＩ−ＡＦＥを用いたソフトモデム装置の一実施例の構成図である。図８（ｂ）において、図８（ａ）と同じ符号は同一名称であり、８２２は変調復調手段８１１と応用制御手段８０３とを接続するインターフェイス（Ｉ／Ｆ）手段で約０.５Mbyteのバッファメモリとその他の制御論理回路を含む。この構成の特徴は、変調復調手段，伝送制御手段をホスト８０３のＣＰＵにより一括処理することで、変調復調手段（ＤＳＰ）８１２，伝送制御手段（ＭＰＵ）８１３のハードを削減し、モデム装置の大幅な小型化，経済化を実現するものである。この構成の場合はモデム部分のハードが少なくなった分、際立ってモノリシックアイソレータによる小型化，経済化の効果が大きく見える。この構成でも、モノリシックアイソレータはＡＦＥ以外と組み合わせても良い。Ｉ／Ｆ手段は、ＡＤ，ＤＡ変換データを一時記憶するのが主たる機能であり、Ｉ−ＡＦＥと一体化して集積化すれば、一層モデム装置が小型になる。
【００６６】
一方、図９（ａ）に示すように、Ｉ／Ｆ手段８２２は、応用制御手段８０３と一体化しても良い。Ｉ／Ｆ手段８２２を応用制御手段８０３に取り込むことで、モデム部の更なる小型化，低消費電力化が図れる。
【００６７】
また、図９（ｂ）はＩ−ＡＦＥを用いたソフトモデムの構成要素をすべてを応用制御手段８０５に取り込んだ場合の実施例である。モデム部とＰＣ部が一体となる、ノートＰＣ，ＰＤＡ，集合型モデム装置等では、元々、このモデム部という区分は稀薄であり、他の要請によって配置を決めて良い。
【００６８】
以上のように、モデム装置及びモデムを用いた通信システムにおいても、Ｉ−ＡＦＥ、つまり、モノリシックアイソレータを用いることにより絶縁トランスを削除し、ホトカプラ数を低減して小型化，経済化が図れることが明らかである。
なお、モデム部とＰＣ部の境界は標準化という点では、ＰＣＩ規格のような並列バス，ＩＥＥＥ１３９４，ＵＳＢのようなシリアルバスがあり、これらに適合する構成をとるのが本発明の適用を広げるに有効であり、小型化，経済化の効果がある。
【００６９】
図８及び図９の実施例において、Ｉ−ＡＦＥ内のアイソレータを境にして回線側の回路は回線側の電源から電力を供給する。すなわち、図１の構成のＩ−AFEの場合、アナログ・デジタル変換器（ＡＤＣ）及びデジタル・アナログ変換器（ＤＡＣ）などは回線側の電源からの電力によって動作する。従って、アイソレータにデジタル信号が通るデジタルアイソレーションの場合、応用制御手段側（ホスト側すなわちユーザー側）の電源の消費電力を低減できる。なお、回線からデータをダウンロードするような待ち時間に、アイソレータを境にして応用制御手段側の回路の電力供給を停止しすれば、例えばキーボードや表示装置の電源をオフすれば、図８または図９の通信システム中の主たる動作部が回線側電源によって動作するモデム部となるので、応用制御手段側の電源の消費電力をさらに低減できる。
【００７０】
なお、本発明によるアイソレータは、アイソレータにアナログ信号が通るアナログアイソレーション方式のＡＦＥにも適用できる。その場合には、アナログ・デジタル変換器（ＡＤＣ）やデジタル・アナログ変換器（ＤＡＣ）がアイソレータを境にして応用制御手段側に設けられるが、これらの変換器に回線側電源から電力を供給するような回路構成にすれば、応用制御手段側の電源の消費電力を低減できる。また、図８及び図９の実施例と同様に、データのダウンロードのようなデータ取り込みのための待ち時間に、キーボードや表示装置の電源をオフして、モデム部の動作のための電力を回線側電源でまかなえば、応用制御手段側の電力消費をさらに低減できる。
【００７１】
上記のように、図８及び図９の実施例においては、本来は応用制御手段側すなわちユーザー側の回路であるアナログ・デジタル変換器（ＡＤＣ）やデジタル・アナログ変換器（ＤＡＣ）が回線側の電源による電力を消費する。しかしながら、本発明によるアイソレータにより、ＡＦＥがモノリシック化されることにより、ＡＦＥの消費電力が低減されるので、回線側の電源から供給される電力の消費はわずかである。
【００７２】
図１０は、さらに他の実施例のシステム構成図である。図１０において、850はコントローラ、８６０〜８６２はアイソレータ、８５１はトランシーバ、852は電源レギュレータで、これらによって１つのステーション８４０を構成している。８４１は内部を開示していないが他のステーションであり、図示していないが、更に他の複数のステーションを想定しており、これらのステーションは、信号バス８７１と電源バス８７２と図示していない制御信号バスと、電源８８０とを含むネットワークバス８７０に各々並列に接続している。これらのステーションは、応用制御手段であるコントローラ及び応用回路(コントローラ側回路部分)８５０と、トランシーバ８５１，電源レギュレータ８５２（ネットワーク側回路部分）は、アイソレータ８６０〜８６２によって絶縁分離しており、ネットワーク側回路部分は電源バス８７２より電源を供給するように、トランシーバ８５１は、アイソレータ８６０〜８６２を通じてコントローラ及び応用回路８５０と信号バス８７１とを接続している。なお、アイソレータはコントローラ及び応用回路８５０とトランシーバ８５１を接続して、トランシーバ８５１のスタンバイ動作を制御する。あるステーション８４０と他のステーションとの間で通信を実行するには、起動するステーションからトランシーバのスタンバイを解除し、受信信号Ｒを監視することで、信号バス８７１の空きを知り、他のステーション宛の送信信号Ｔを送信する。他のステーションは、時々トランシーバのスタンバイを解除して、受信信号Ｒを監視したり、図示せぬネットワークバスの制御信号バスの状態を監視したりして、自分のステーション宛の信号であるかどうかを知り、そうであれば引き続いて信号を受信するというように制御する。なお、これらの制御シーケンスは一例であり変形は可能である。これらネットワークに接続する機器に共通していえることは、ネットワークとステーションの絶縁分離である。つまり、モデム同様にネットワークと端末とは他に異常な事態で異常電圧が発生しても、これを拡散させないようにすることが不可欠であり、従来は高価なトランスやホトカプラがこの絶縁手段として使われていた。このために小型化，経済化の問題があった。
【００７３】
本実施例のように、モノリシックアイソレータを適用することで、システムとして小型化，経済化が図れるばかりでなく、コントローラ回路，トランシーバ回路等と適宜組み合わせてＩＣ化することにより、回路としても小型化，経済化が図れる利点がある。
【００７４】
以上、実施例で説明したように、本発明によれば、モデム装置だけでなく、ネットワーク装置の小型化，経済化が実現できるメリットがある。
【００７５】
なお、これらの例では、ネットワークから電源供給がある事例について説明したが、応用回路側から絶縁して電源供給すれば他の通信システム及び装置にも適用できる。この場合、経済化の効果は幾分低下するが、小型化の利点と合わせて有効な場合がある。
【００７６】
図１１を用いて本発明によるアイソレータの動作を説明する。（ａ）にはアイソレータのブロック構成概略図、また（ｂ）にはその動作波形を示す。アイソレータは概ね以下の回路ブロックで構成される。９４１は入力パルス信号ｉｎから相補のパルス信号ｓ１，ｓ２を出力する差動増幅回路、９４２は相補のパルス信号ｓ１，ｓ２を２次側に容量結合するペアの絶縁キャパシタ、９４３は１次側からの容量結合により伝送された信号を微分信号ｓ３，ｓ４にする微分回路、944は微分信号ｓ３，ｓ４から入力パルス信号inの遷移タイミングを検出する遷移検出回路、９４５は遷移検出回路９４４で検出した遷移検出信号ｓ５，ｓ６から元のパルス信号を再生するパルス再生回路、である。
【００７７】
１次側から２次側へ伝送すべきパルス信号inは、差動増幅回路９４１により相補のパルス信号ｓ１，ｓ２を生成して、絶縁キャパシタ９４２の１次側を駆動する。絶縁キャパシタ９４２及び２次側に設けた微分回路９４３により、絶縁キャパシタ９４２の２次側に微分波形ｓ３，ｓ４が出力される。微分波形ｓ３，ｓ４から遷移検出回路９４４により入力パルス信号inの遷移タイミングに係わる遷移検出信号ｓ５，ｓ６が得られる。遷移検出信号ｓ５，ｓ６はパルス再生回路945によりパルスを再生して再生パルス信号out を出力する。
【００７８】
本実施例によれば、絶縁された１次側から２次側へ絶縁キャパシタ９４２を介することで入力パルス信号inを伝送することができる。
【００７９】
次に、図１２を用いて本発明の絶縁カプラの伝送方式を説明する。図１２には、ブロック図により、（ａ）から（ｆ）までの各種の伝送方式を示している。絶縁バリヤは、本発明のキャパシタである。本発明の絶縁カプラは、絶縁バリヤを２個使用し、レシーバ側をフローティングとしても正確に信号伝送できるように相補波形で駆動する。入力回路は、電源端子ＶＤＤ１と接地端子ＶＳＳ１とから電源供給を受け、入力端子から受けた信号を絶縁バリヤの一方の端子を駆動する波形に変換して出力する。出力回路は、電源端子ＶＤＤ２と接地端子ＶＳＳ２とから電源供給を受け、絶縁バリヤの反対側の端子に現れる波形を検出し出力信号に変換して出力する。変換波形は、振幅方向のみデジタル化するＰＷＭ（パルスデューティ変換）あるいはＦＭ(電圧−周波数変換)、又は、時間軸方向もデジタル化したデジタル伝送方式など様々な方式を使用することができる。
【００８０】
図１２（ｂ）は、ＰＷＭ伝送方式の場合を示している。ＰＷＭ方式は、入力回路で、入力したアナログ信号を信号帯域の数十倍以上の一定周期Ｔでサンプリングし、振幅を時間軸方向のデューティ（０Ｖ入力を５０％デューティ）に変換して伝送し、出力回路では、これを検出して、再びデューティを振幅値に変換することで入力波形を再生し、アナログ信号を出力するものである。デューティをアナログ処理することで、原理的には高い分解能を得ることができる。もちろん効率は悪いがデジタル信号を伝送しても良い。
【００８１】
（ｃ）は、本発明のデジタル伝送の場合を示している。デジタル伝送では、伝送波形に同一レベルが続かないように例えばマンチェスタ符号などのような符号変換を施してから、絶縁バリヤを駆動し、出力回路では、これを検出して、逆変換し元のデジタル信号を再生する。この場合は入力デジタル信号の転送周波数に同期して符号変換および逆変換を行う。この方法は振幅方向の変換が少ないので雑音の影響を受け難い特徴がある。
【００８２】
（ｄ）は、ＡＤ変換入力を絶縁バリヤを通じて行う場合を示している。入力回路では、アナログの入力信号をＡＤ変換し、さらに、（ｃ）と同じ符号変換を施してから絶縁バリヤを駆動する。出力回路では、これを検出して、逆符号変換してからデジタル信号を出力する。
【００８３】
（ｅ）は、逆にＤＡ変換出力を絶縁バリヤを通じて行う場合を示している。入力回路では、デジタルの入力信号を（ｃ）と同じ符号変換を施してから絶縁バリヤを駆動する。出力回路では、これを検出して、逆符号変換してからＤＡ変換してアナログ信号を出力する。
【００８４】
（ｆ）は、（ｄ）と（ｅ）とを組み合わせてアナログ信号の入出力をＡＤ変換及びＤＡ変換を用いて実施する場合を示している。（ｄ）から（ｆ）の信号伝送方式は、デジタル信号の接続先をＤＳＰとすることにより、モデムなどの音声信号処理アナログフロントエンド及び回線インターフェイスに好適な構成である。
これらの方式は部分的には以前から提案されている方式であるが、本発明によりモノリシックＩＣに集積化することが可能になる。具体的に言えば、上記した容量性絶縁バリヤは、２つの回路の間を結合するための回路であるが、基板との間のストレー容量が大きく、入力回路，出力回路，絶縁バリヤを別々に作成して組み合わせる場合とは大きな違いがある。即ち、絶縁バリヤでの伝送効率が数分の一と悪いのである。上記した実施例では、出力回路の初段に増幅回路を配置した後に検出処理，復調処理を行うようにしている。
【００８５】
図１３は本発明によるモノリシックアイソレータの第１の実施例の（ａ）断面図、及び（ｂ）平面図である。断面図の１及び２及び３はそれぞれ、ＳＯＩ(Silicon on Insulator)基板の支持基板及び埋込酸化膜及びシリコン層である。４はＣＭＯＳデバイス等の素子分離に用いる熱酸化で形成したLOCOS (Local Oxidation of Silicon) である。２１から２５はＬＯＣＯＳ表面から埋込酸化膜２に達する帯状に形成したトレンチ絶縁膜である。１１及び１２はそれぞれ拡散層で形成した１次側及び２次側のキャパシタ電極である。６，７及び８はそれぞれメタル１層下地層間膜，メタル２層下地層間膜及びメタル３層下地層間膜である。１０はメタル３層で形成した中間電極である。１５及び１６はそれぞれ１次側電極及び２次側電極への引き出し配線である。９はキャパシタ領域。１３及び１４はそれぞれキャパシタを除く１次側及び２次側の回路領域である。平面図の添字である（ａ）及び（ｂ）は相補信号で構成する伝送信号のポジ信号及びネガ信号に対応する。
【００８６】
支持基板１，埋込酸化膜２及びシリコン層３からなるＳＯＩウェーハに、デバイス分離のための熱酸化膜ＬＯＣＯＳ４を形成した後にトレンチ絶縁膜２１から２５を形成する。２５はアイソレータチップの最外周を囲むトレンチ絶縁膜でありチップスクライブ端からのリークを防止する。トレンチ絶縁膜を幾重にも形成することで信頼性を高めることが可能になる。２３及び２４はそれぞれ１次側の回路領域及び２次側の回路領域を囲むトレンチ絶縁膜であり、１次側と２次側との絶縁分離のための耐圧の一端を担っている。２１は１次側回路領域内に設けた１次側キャパシタ電極領域を分離するトレンチ絶縁膜。２２は２次側回路領域内に設けた２次側キャパシタ電極領域を分離するトレンチ絶縁膜。１０はメタル３層目で形成したキャパシタの中間電極である。電気的に絶縁された１次側と２次側との信号の伝送を容量結合により実現する本実施例のアイソレータの容量（キャパシタ）は次のような直列接続されたキャパシタで構成される。１次側キャパシタ電極１１と中間電極１０とで構成する第１のキャパシタと、中間電極１０と２次側キャパシタ電極１２とで構成する第２のキャパシタである。中間電極１０は、絶縁膜である層間膜６，７，８上において、１次側回路領域上から２次側回路領域上にまたがって設けられる。すなわち、中間電極１０により第１のキャパシタから第２のキャパシタへ折り返す構成を採ることで、両キャパシタを対称に形成することができ直列接続を成す２つのキャパシタの絶縁耐圧や容量値のバラツキを低減できる。また、それぞれのキャパシタの絶縁膜は以下、（１）LOCOS4，(２)メタル１層下地層間膜６，（３）メタル２層下地層間膜７，（４）メタル３層下地層間膜８の４層で構成される。このように、厚い絶縁膜を複数層用いて構成することで絶縁耐圧を確保することができる。
【００８７】
本実施例では１次側と２次側との絶縁耐圧をＳＯＩの埋込酸化膜とトレンチ絶縁膜及びＬＯＣＯＳを含む層間絶縁膜により確保している。また、１次側と２次側との間の信号伝送を担うキャパシタの絶縁耐圧は拡散層とメタル層との間のＬＯＣＯＳを含む層間絶縁膜で確保する。本実施例では、同一半導体基板上で１次側と２次側との絶縁分離ができ、更に１次側と２次側との間に高い絶縁耐圧を有するキャパシタを形成できるためアイソレータをモノリシック化することができる。また、１次側と２次側との間キャパシタを層間膜で構成するため、ＳＯＩのシリコン膜厚に係わらず所望の容量値を得ることができる。
【００８８】
図１４は本発明によるモノリシックアイソレータの第２の実施例の（ａ）断面図、及び（ｂ）平面図である。本実施例は、▲１▼アイソレータの１次側及び２次側の電極をメタル３層で構成し、中間電極を拡散層で構成した点、▲２▼１次側回路領域及び２次側回路領域とは別に独立した容量領域を要する点を除けば、概ね図１３の実施例と同様である。よって図１３との相違点についてのみ説明する。
【００８９】
９２３から９２４及び９６０，９６４はＬＯＣＯＳ９０４表面から埋込酸化膜９０２に達する帯状に形成したトレンチ絶縁膜である。９６１及び９６２はそれぞれメタル３層で形成した１次側及び２次側のキャパシタ電極である。９６３は拡散層で形成した中間電極である。９６５はパッシベーション膜であるＳｉＮ膜、９６６はＰＩＱで形成した保護膜である。９０９はキャパシタ領域。９１３及び９１４はそれぞれ、１次側及び２次側の回路領域である。平面図の添字である（ａ）及び（ｂ）は相補信号で構成する伝送信号のポジ信号及びネガ信号に対応する。９６０はキャパシタ領域と他の領域を分離するためのトレンチ絶縁膜である。９６３は拡散層で形成したキャパシタの中間電極である。電気的に絶縁された１次側と２次側との信号の伝送を容量結合により実現する本実施例のアイソレータの容量（キャパシタ）は次のような直列接続されたキャパシタで構成される。１次側キャパシタ電極９６１と中間電極９６３とで構成する第１のキャパシタと、中間電極９６３と２次側キャパシタ電極９６２とで構成する第２のキャパシタである。中間電極９６３は、１次側キャパシタ電極９６１の下部（基板側）から、２次側キャパシタ電極９６２の基板側にわたって配置される。すなわち、中間電極９６３により第１のキャパシタから第２のキャパシタへ折り返す構成を採ることで、両キャパシタを対称に形成することができ直列接続を成す２つのキャパシタの絶縁耐圧や容量値のバラツキを低減できる。
【００９０】
本実施例では１次側と２次側との絶縁耐圧をＳＯＩの埋込酸化膜とトレンチ絶縁膜及びＬＯＣＯＳを含む層間絶縁膜により確保している。また、１次側と２次側との間の信号伝送を担うキャパシタの絶縁耐圧は拡散層とメタル層との間のＬＯＣＯＳを含む層間絶縁膜で確保する。本実施例では、同一半導体基板上で１次側と２次側との絶縁分離ができ、更に１次側と２次側との間に高い絶縁耐圧を有するキャパシタを形成できるためアイソレータをモノリシック化することができる。また、１次側と２次側との間キャパシタを層間膜で構成するため、ＳＯＩのシリコン膜厚に係わらず所望の容量値を得ることができる。
【００９１】
なお、本実施例ではメタル３層で構成した、１次側及び２次側の容量電極間の耐圧を確保するための保護膜を図示したが、図１３及びその他の実施例についても同様の保護膜を有することはいうまでもない。
【００９２】
図１５には１次側と２次側との間に設けるキャパシタ絶縁膜の構成例を示す。
（ａ）は拡散層９３１とpoly−Ｓｉ層９３２とを電極層とし、熱酸化膜９３４で絶縁層を形成する。熱酸化膜は絶縁破壊電界強度が高く、より薄い膜で所望の絶縁耐圧を実現できるため、容量としての面積を小さくすることが可能になる。
（ｂ）は拡散層９３１とpoly−Ｓｉ層９３２とを電極層とし、熱酸化膜９３４とＣＶＤ絶縁膜９３５とで絶縁層を形成する。本構成では、プロセスの制約等により熱酸化膜の膜厚を厚くできない場合にＣＶＤ絶縁膜を積層することにより所望の耐圧を実現することができる。
【００９３】
（ｃ）は拡散層９３１とメタル層９３３とを電極層とし、熱酸化膜９３４で絶縁層を形成する。本構成では、（ａ）の場合と同様に容量の面積を小さくすることができる。
【００９４】
（ｄ）は拡散層９３１とメタル層９３３とを電極層とし、ＣＶＤ絶縁膜９３５で絶縁層を形成する。本構成では、積層化することで所望の耐圧を得ることができる。
【００９５】
（ｅ）はpoly−Ｓｉ層９３２とメタル層９３３とを電極層とし、ＣＶＤ絶縁膜９３５で絶縁層を形成する。ＣＶＤ絶縁膜６３５は、２層以上に分けて成膜することにより、ＣＶＤ絶縁膜のストレスの低減やクラック及び剥がれの防止を図ることができる。
【００９６】
（ｆ）はpoly−Ｓｉ層９３２とメタル層９３３とを電極層とし、ＣＶＤ絶縁膜９３５と有機絶縁膜９３６とで絶縁層を形成する。本構成では、ＣＶＤ絶縁膜と有機絶縁膜とを積層することで段差緩和を図ることができる。
【００９７】
（ｇ）はメタル層９３３で電極層を形成し、ＣＶＤ絶縁膜９３５で絶縁層を形成する。ＣＶＤ絶縁膜９３５は、２層以上に分けて成膜することにより、ＣＶＤ絶縁膜のストレスの低減やクラック及び剥がれの防止を図ることができる。
【００９８】
（ｈ）はメタル層９３３で電極層を形成し、有機絶縁膜９３６で絶縁層を形成する。有機絶縁膜９３６は、２層以上に分けて成膜することにより、有機絶縁膜のストレスの低減やクラック及び剥がれの防止を図ることができる。
【００９９】
（ｉ）はメタル層９３３で電極層を形成し、ＣＶＤ絶縁膜９３５と有機絶縁膜９３６とで絶縁層を形成する。本構成では、ＣＶＤ絶縁膜と有機絶縁膜とを積層することで段差緩和を図ることができる。
【０１００】
（ｊ）はメタル層９３３−１とメタル層９３３−３とでキャパシタ電極を形成し、この電極間にＣＶＤ絶縁膜９３５−１とＣＶＤ絶縁膜９３５−２との絶縁層を設ける。ＣＶＤ絶縁膜９３５−１，９３５−２間には、メタル層９３３−２が挟まれている。メタル層９３３−２は中間電極として振る舞うが、キャパシタ容量はＣＶＤ絶縁膜９３５−１，９３５−２の足した膜厚によって決まり、メタル層９３３−２挟まっていることは直接影響しない。例えば、キャパシタ電極をメタル１層目と、メタル３層目とで構成した際に、メタル２層目を中間電極として残すことで、メタル２層目のエッチングプロセスによるＣＶＤ絶縁膜９３５−１へのダメージ与えることがなく絶縁膜の信頼性を確保できる。
【０１０１】
本実施例では、メタル層とＣＶＤ絶縁膜との場合を示しているが、電極間に導体が挟めまた他の構成においても、挟まれた導体を中間電極として残すことで絶縁膜の信頼性を確保できることは自明である。
【０１０２】
本実施例によれば、プロセスデバイスの制約や容量値によりキャパシタの構成を選択することができる。
【０１０３】
図１６は本発明のアイソレータの他の実施例の断面図である。９０１及び902及び９０３はそれぞれ、ＳＯＩ基板の支持基板及び埋込酸化膜及びシリコン層である。９５４は高耐圧キャパシタに用いる熱酸化で形成した絶縁膜である。921から９２５は絶縁膜９５４の表面から埋込酸化膜９０２に達する帯状に形成したトレンチ絶縁膜である。９１１及び９１２はそれぞれ拡散層で形成した１次側及び２次側のキャパシタ電極である。９０６及び９０７はそれぞれメタル１層下地層間膜及びメタル２層下地層間膜である。９１７はポリシリコン層で形成した中間電極である。９１５及び９１６はそれぞれ１次側電極及び２次側電極への引き出し配線である。９０９はキャパシタ領域。９１３及び９１４はそれぞれキャパシタを除く１次側及び２次側の回路領域である。また、平面図は図１３（ａ）と同様である。
【０１０４】
ＳＯＩ基板に高耐圧キャパシタ用の絶縁膜９５４を形成し、図示していないデバイス分離のための熱酸化膜ＬＯＣＯＳ９０４を形成した後にトレンチ絶縁膜９２１から９２５を形成する。絶縁膜９５４を形成する前に絶縁膜９５４形成部分を予めエッチング等で後退させた後に熱酸化により絶縁膜９５４を形成することで絶縁膜９５４による段差を緩和している。９２５はアイソレータチップの最外周を囲むトレンチ絶縁膜でありチップスクライブ端からのリークを防止する。トレンチ絶縁膜を幾重にも形成することで信頼性を高めることが可能になる。
【０１０５】
９２３及び９２４はそれぞれ１次側の回路領域及び２次側の回路領域を囲むトレンチ絶縁膜であり、１次側と２次側との絶縁分離のための耐圧の一端を担っている。９２１は１次側回路領域内に設けた１次側キャパシタ電極領域を分離するトレンチ絶縁膜。９２２は２次側回路領域内に設けた２次側キャパシタ電極領域を分離するトレンチ絶縁膜。９１７はポリシリコン層で形成したキャパシタの中間電極である。電気的に絶縁された１次側と２次側との信号の伝送を容量結合により実現する本実施例のアイソレータの容量（キャパシタ）は次のような直列接続されたキャパシタで構成される。１次側キャパシタ電極９１１と中間電極９１０とで構成する第１のキャパシタと、中間電極９１７と２次側キャパシタ電極912とで構成する第２のキャパシタである。
【０１０６】
本実施例では１次側と２次側との絶縁耐圧をＳＯＩの埋込酸化膜とトレンチ絶縁膜及び絶縁膜により確保している。また、１次側と２次側との間の信号伝送を担うキャパシタの絶縁耐圧は拡散層とポリシリコン層との間の熱酸化で形成する絶縁膜で確保する。本実施例では、同一半導体基板上で１次側と２次側との絶縁分離ができ、更に１次側と２次側との間に高い絶縁耐圧を有するキャパシタを形成できるためアイソレータをモノリシック化することができる。また、１次側と２次側との間キャパシタを層間膜で構成するため、ＳＯＩのシリコン膜厚に係わらず所望の容量値を得ることができる。また、高耐圧キャパシタ用の絶縁膜が絶縁破壊電界強度が高い熱酸化膜で形成されている。このため、所望の絶縁耐圧に対する膜厚が薄くでき、キャパシタの面積を小さくできる。また、高耐圧キャパシタの絶縁膜を形成する前に、予めエッチング等により表面を後退させることで段差を低減することができる。
【０１０７】
図１７にＶ溝による誘電体分離（以下、ＤＩと称す）基板を用いたモノリシックアイソレータの断面図を示す。１次側と２次側の絶縁分離及びそれぞれのキャパシタ電極領域の分離をＤＩ基板９１８で実現している点を除けば、図１３に示した実施例とほぼ同様である。よって、詳細な説明は割愛する。
【０１０８】
本実施例によれば、１次側と２次側との絶縁耐圧をＤＩ基板及び絶縁膜により確保すると共に、１次側と２次側との間の信号伝送を担うキャパシタの絶縁耐圧は拡散層とメタル層との間の熱酸化膜を含む層間絶縁膜で確保する。本実施例では、同一半導体基板上で１次側と２次側との絶縁分離ができ、更に１次側と２次側との間に高い絶縁耐圧を有するキャパシタを形成できるためアイソレータをモノリシック化することができる。また、１次側と２次側との間にキャパシタを層間膜で構成するため層間膜の厚さにより所望の耐圧を得ることができる。
【０１０９】
図１８は本発明のアイソレータの他の実施例を示す（ａ）断面図及び（ｂ）平面図である。トレンチ絶縁膜のパターンを除けば、ほぼ図１６に示す実施例と同様である。２５はアイソレータチップの最外周を囲むトレンチ絶縁膜でありチップスクライブ端からのリークを防止する。本実施例では図１６の場合と異なり、トレンチ絶縁膜２５の内側に１次側及び２次側の回路領域に加え、他に２つのキャパシタ領域をトレンチ絶縁膜２６により絶縁分離している。トレンチ絶縁膜２６で分離したキャパシタ領域内には、１次側のキャパシタ電極領域分離のためのトレンチ絶縁膜２７と、２次側のキャパシタ電極領域分離のためのトレンチ絶縁膜２８とを配置する。キャパシタ電極領域分離のためのトレンチ絶縁膜２７及び２８は、トレンチ絶縁膜自体が１次側と２次側との間に設ける信号伝送用のキャパシタの絶縁膜として作用する。
【０１１０】
本実施例によれば、図１６の実施例に加え、１次側と２次側との間に設けるキャパシタを、拡散層９１１及び９１２とポリシリコン９１７との間で構成されるキャパシタと、トレンチ絶縁膜で構成されるキャパシタとで構成できるため容量値を稼ぐことができる。
【０１１１】
図１９にモノリシックアイソレータの容量構造の実施例である断面図を示す。基本的な構成は図１４と同様である。本実施例ではメタル３層９６１を用いた１次側電極と、拡散層９６７を用いた２次側電極で容量を形成して中間電極による折り返しを用いていない。本実施例ではキャパシタを直列接続を用いずに構成するため、容量のレイアウト面積を低減することができる。
【０１１２】
図２０は図１９と同様モノリシックアイソレータ容量構造の別の実施例である断面図を示す。図１９との相違点は１次側の電極がメタル３層電極９６１と拡散層電極９７１の２つの層で構成され、メタル１層９７２で構成する２次側の電極を挟み込んだ構成になっている点である。本実施例では２次側の電極を受信用のノードに用いることにより、受信側のノードが外来ノイズ等の影響を受け難くできるため、アイソレータの信号伝送の信頼性を向上することができる。
【０１１３】
図２１に本発明のモノリシックアイソレータをＩＣ化した実施例を示す平面図である。
【０１１４】
（ａ）は１つの入力（受信信号）端子と、１つの出力（送信信号）端子とを有する、所謂１チャネルのアイソレータをＩＣ化した場合の平面図である。１は１チャネルのモノリシックアイソレータチップ、１１はＩＣパッケージ、２１は受信（１次）側の外部ピン、３１は送信（２次）側の外部ピンである。１次側の外部ピン２１は、入力端子，１次側ＶＤＤ端子，１次側ＧＮＤ端子の３ピンから成る。また、送信側の外部ピン３１も同様に、出力端子，２次側ＶＤＤ端子，２次側ＧＮＤ端子の３ピンから成る。本実施例ではＩＣパッケージ内には１チップのモノリシックアイソレータを実装するため、従来のマルチチップやハイブリッドで構成されたアイソレータに比べ実装が容易にできる。
【０１１５】
（ｂ）は１次側と２次側の双方に、１つの入力端子と、１つの出力端子とを有する、双方向に信号の送信及び受信が可能なアイソレータをＩＣ化した場合の平面図である。２は２チャネル（送信及び受信の各々１チャネル）のモノリシックアイソレータチップ、１２はＩＣパッケージ、２２は１次側の外部ピン、３２は２次側の外部ピンである。１次側の外部ピン２２は、入力端子，出力端子，１次側ＶＤＤ端子，１次側ＧＮＤ端子の４ピンから成る。また、２次側の外部ピン３２も同様に、出力端子，入力端子，２次側ＶＤＤ端子，２次側ＧＮＤ端子の４ピンから成る。本実施例でも同様にＩＣパッケージ内には１チップのモノリシックアイソレータを実装するため、従来のマルチチップやハイブリッドで構成されたアイソレータに比べ実装が容易にできる。
【０１１６】
（ｃ）は１次側と２次側の双方に、１つの入出力共通端子を有する、双方向に信号の送受信が可能なアイソレータをＩＣ化した場合の平面図である。５は１チャネルの送受信共用アイソレータと１チャネルの１方向アイソレータとをモノリシック化したアイソレータチップ、１５はＩＣパッケージ、２５は１次側の外部ピン、３５は２次側の外部ピンである。１次側の外部ピン２５は、入出力端子，制御出力端子，１次側ＶＤＤ端子，１次側ＧＮＤ端子の４ピンから成る。また、２次側の外部ピン３５も同様に、入出力端子，制御入力端子，２次側ＶＤＤ端子，２次側ＧＮＤ端子の４ピンから成る。本実施例でも同様にＩＣパッケージ内には１チップのモノリシックアイソレータを実装するため、従来のマルチチップやハイブリッドで構成されたアイソレータに比べ実装が容易にできる。また、入出力端子を共用する信号伝送に対してもモノリシック化したＩＣを用いて小型化及び低価格化を図ることができる。
【０１１７】
（ｄ）は２つ以上の入力（受信信号）端子と、２つ以上の出力（送信信号）端子とを有する、所謂マルチチャネルのアイソレータをＩＣ化した場合の平面図である。３はマルチチャネルのモノリシックアイソレータチップ、１３はＩＣパッケージ、２３は受信（１次）側の外部ピン、３３は送信（２次）側の外部ピンである。１次側の外部ピン２３は、２つ以上の入力端子，１次側ＶＤＤ端子，１次側ＧＮＤ端子の複数のピンから成る。また、送信側の外部ピン３３も同様に、２つ以上の出力端子，２次側ＶＤＤ端子，２次側ＧＮＤ端子の複数のピンから成る。本実施例ではマルチチャネルのアイソレータを１チップで実装するため、従来のマルチチップやハイブリッドで構成されたアイソレータに比べ実装が一層容易にできる。
【０１１８】
（ｅ）は１次側にｎ個の入力端子と、ｍ個の出力端子とを有し、２次側に、ｍ個の入力端子と、ｎ個の出力端子とを有したアイソレータをＩＣ化した場合の平面図である。４はマルチチャネル（１次側から２次側へ、送信ｎチャネル，受信ｍチャネル）のモノリシックアイソレータチップ、１４はＩＣパッケージ、２４は１次側の外部ピン、３４は２次側の外部ピンである。１次側の外部ピン２２は、ｎ個の入力端子，ｍ個の出力端子，１次側ＶＤＤ端子，１次側ＧＮＤ端子から成る。また、２次側の外部ピン３４も同様に、ｍ個の入力端子，ｎ個の出力端子，入力端子，２次側ＶＤＤ端子，２次側ＧＮＤ端子から成る。本実施例でも同様にマルチチャネルのアイソレータを１チップで実装するため、従来のマルチチップやハイブリッドで構成されたアイソレータに比べ実装が一層容易にできる。
【０１１９】
（ｆ）はモノリシックアイソレータを有したマルチチップモジュール（以下、ＭＣＭと称す）の平面図である。６はマルチチャネルのモノリシックアイソレータチップ、７は１次側周辺回路ＩＣ、８は２次側周辺回路ＩＣ、１６はパッケージ、２６は１次側外部ピン、３６は２次側外部ピンである。本実施例ではモノリシックアイソレータチップを用いてＭＣＭを構成するため実装形態が小型化できるメリットがある。また、１次側周辺回路ＩＣと２次側周辺回路ＩＣとの間にモノリシックアイソレータチップを配置する事により、１次側と２次側との間に距離を確保できるため１次側と２次側との耐圧を確保できる。
【０１２０】
【発明の効果】
本発明によれば、小型化が可能な通信システム，モデム装置を実現できると共に、これに貢献するモノリシックアイソレータを実現できる。
【図面の簡単な説明】
【図１】本発明のモノリシックＡＦＥの一実施例の回路ブロック図。
【図２】図１のＡＦＥ集積回路のレイアウト概念図。
【図３】図１のＡＦＥ集積回路を適用したモデムの回路ブロック図。
【図４】本発明のモノリシックＡＦＥ集積回路の他の実施例の回路ブロック図。
【図５】図４のＡＦＥ集積回路を適用したモデムの回路ブロック図。
【図６】本発明のモノリシックＡＦＥ集積回路を使用したモデム装置の構造図。
【図７】本発明のモノリシックＡＦＥ集積回路を使用したモデム装置の構造図。
【図８】本発明のＩ−ＡＦＥを用いた一実施例のモデム装置の構成図。
【図９】本発明のソフトモデムを内蔵したＰＣの構成図。
【図１０】本発明のＩ−ＡＦＥを用いた他の実施例の通信システムの構成図。
【図１１】アイソレータのブロック構成概略図及び動作波形。
【図１２】本発明に適用するアイソレータ方式の回路ブロック図。
【図１３】本発明のアイソレータの具体的な実施例を示す平面図及び断面図。
【図１４】本発明のアイソレータの具体的な実施例を示す平面図及び断面図。
【図１５】本発明のアイソレータのキャパシタの断面構成図。
【図１６】熱酸化膜で形成したキャパシタの実施例を示す断面図。
【図１７】ＤＩ基板を用いた実施例を示す断面図。
【図１８】トレンチ容量を併用した実施例を示す平面図及び断面図。
【図１９】本発明のモノリシックアイソレータに用いるキャパシタ部分の構造を示す断面図。
【図２０】本発明のモノリシックアイソレータに用いるキャパシタ部分の構造を示す断面図。
【図２１】本発明のモノリシックアイソレータ及びこれを含むＩＣの構成図。
【符号の説明】
５００…アナログフロントエンドＩＣ、９０１…ＳＯＩ支持基板、９０２…ＳＯＩ埋込酸化膜、９０３…ＳＯＩシリコン層、９０４…ＬＯＣＯＳ酸化膜、９０６〜９０８…層間絶縁膜、９１８…ＤＩ基板、９２１〜９２８…トレンチ絶縁膜。
Claims (13)
- 半導体基板と、
前記半導体基板に設けられる１次側回路及び２次側回路と、
半導体基板上に位置し、前記１次側回路と前記２次側回路との間で信号を伝達し、かつ前記１次側回路と前記２次側回路を絶縁分離する第１，第２の容量性絶縁手段と、
該第１，第２の容量性絶縁手段で相補の信号を送ることで信号を伝達する差動増幅手段とを備え、
前記１次側回路と２次側回路とをそれぞれ第１，第２の回路領域に絶縁分離する前記半導体基板内の第１，第２の絶縁膜と、
前記第１，第２の回路領域を他の領域から絶縁分離する第３の絶縁膜と、
前記容量性絶縁手段が前記半導体基板上に位置する絶縁層と複数の電極とを備えたキャパシタであって、
該複数の電極が、拡散層と、該拡散層の上に配置したキャパシタの絶縁膜としての層間絶縁膜の上に形成したメタル層であり、
前記キャパシタの絶縁膜は層間絶縁膜を複数層用いて構成されることを特徴とするアイソレータ。 - 請求項１において、前記複数の電極の１つは、前記１次側回路の絶縁膜上と前記２次側回路の絶縁膜上とに跨って設けられるフローティング状態の電極であることを特徴とするアイソレータ。
- 請求項１または２において、前記半導体基板が、ＳＯＩ（Silicon on Insulator）基板であることを特徴とするアイソレータ。
- 請求項１のアイソレータを備えるアナログフロントエンドであって、
アナログ入出力側回路と、
デジタル入出力側回路と、
請求項１のアイソレータによって、前記アナログ入出力側回路と前記デジタル入出力側回路との間で信号を伝達し、かつ前記アナログ入出力側回路と前記デジタル入出力側回路とを絶縁分離することを特徴とするアナログフロントエンド。 - アナログフロントエンドを備える集積回路であって、
前記アナログフロントエンドが、
アナログ入出力側回路領域と、
デジタル入出力側回路領域と、
請求項１のアイソレータを含むアイソレータ領域と、
を有し、
前記アイソレータ領域は、前記集積回路上において、前記アナログ入出力側回路領域と前記デジタル入出力側回路領域との間に位置し、
前記アイソレータ領域によって、前記アナログ入出力側回路領域と前記デジタル入出力側回路領域との間で信号を伝達し、かつ前記アナログ入出力側回路領域と前記デジタル入出力側回路領域とを絶縁分離することを特徴とするアナログフロントエンドを備える集積回路。 - アナログフロントエンドを備え、応用制御手段と回線との間で信号を変復調するモデム装置であって、
前記アナログフロントエンドが、請求項４のアナログフロントエンドであることを特徴とするモデム装置。 - アナログフロントエンドを備え、応用制御手段と回線との間で信号を変復調するモデム装置であって、
前記アナログフロントエンドが、請求項５の集積回路であることを特徴とするモデム装置。 - アナログフロントエンドを備え、応用制御手段と回線との間で信号を変復調するカードモデム装置であって、
前記アナログフロントエンドが、請求項５の集積回路であり、前記集積回路が回路基板の一方の面に実装されることを特徴とするカードモデム。 - 請求項８において、厚さが３.３mmであることを特徴とするカードモデム。
- 回線と、回線に接続されるモデム装置と、前記モデム装置を介して回線に接続される応用制御手段と、を備え、
前記モデム装置が、請求項６または７のモデム装置であることを特徴とする通信システム。 - モデム部を内蔵し、前記モデム部を介して回線に接続される応用制御手段であって、
前記モデム部が、請求項６または７のモデム装置であることを特徴とする応用制御手段。 - モデム部を内蔵し、前記モデム部を介して回線に接続される応用制御手段であって、
前記モデム部が、請求項８または９のカードモデムであることを特徴とする応用制御手段。 - ネットワークと、
前記ネットワークに接続されるトランシーバと、
前記トランシーバを介して、前記ネットワークとの間で信号を送受信する応用制御手段と、
前記トランシーバと前記応用制御手段とを絶縁分離するアイソレータとを備え、
前記アイソレータが請求項１に記載のアイソレータであることを特徴とする通信システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04962799A JP4431208B2 (ja) | 1998-02-27 | 1999-02-26 | アイソレータ及びそれを用いるモデム装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4682798 | 1998-02-27 | ||
| JP10-46827 | 1998-02-27 | ||
| JP04962799A JP4431208B2 (ja) | 1998-02-27 | 1999-02-26 | アイソレータ及びそれを用いるモデム装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006147568A Division JP2006279063A (ja) | 1998-02-27 | 2006-05-29 | アイソレータ及びそれを用いるモデム装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11317445A JPH11317445A (ja) | 1999-11-16 |
| JP4431208B2 true JP4431208B2 (ja) | 2010-03-10 |
Family
ID=26386961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04962799A Expired - Fee Related JP4431208B2 (ja) | 1998-02-27 | 1999-02-26 | アイソレータ及びそれを用いるモデム装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4431208B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006279063A (ja) * | 1998-02-27 | 2006-10-12 | Hitachi Ltd | アイソレータ及びそれを用いるモデム装置 |
| US11601108B2 (en) | 2018-08-29 | 2023-03-07 | Kabushiki Kaisha Toshiba | Isolator and communication system |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4030257B2 (ja) | 2000-08-14 | 2008-01-09 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
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- 1999-02-26 JP JP04962799A patent/JP4431208B2/ja not_active Expired - Fee Related
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|---|---|
| JPH11317445A (ja) | 1999-11-16 |
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| A521 | Written amendment |
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| A02 | Decision of refusal |
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|
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|
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| A521 | Written amendment |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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