JP4005145B2 - 容量性絶縁バリヤを用いるモデム装置及び絶縁カプラ並びにモデム装置に用いられる集積回路 - Google Patents

Description

技術分野
本発明は、半導体素子、半導体素子上に形成したキャパシタ、特に高電圧を印加しても、素子を破壊せず危険電圧が二次側に通過しない高耐圧のキャパシタである絶縁バリヤ、この絶縁バリヤを用いて電気信号を伝達する絶縁カプラあるいはアイソレータあるいは絶縁アンプ（以下、絶縁カプラと称す）、及び、絶縁カプラを用いた応用回路、特にモデム装置等の回線インターフェイス回路及びそのＩＣ、及び、これらを用いたモデム装置及びシステムに関する。
背景技術
通信分野では、公共性の高いネットワーク設備の保護と端末の保護のために、ネットワークと端末の境界（以下、回線インターフェイスと称す）に高い絶縁性を要求しており、従来から絶縁性の高い通信用の小型トランスが使われてきた。しかし、パーソナル端末の普及発展に伴いポータブル端末用として更なる小型化及び軽量化が要求されており、トランスに使用する材料や構造の改良では小型化の要求に十分答えられない問題が出てきて、絶縁カプラの応用が検討されている。
また、計測，医療などの用途では、センサと信号処理回路など、信号検出部分と信号処理部分とを絶縁する必要がある場合があり、絶縁カプラは、このような場合に、絶縁分離手段として知られている。
これらは、信号電圧が１００ｍＶ程度であるのに対して、商用電源が接触する場合も想定しているのでコモンモード雑音電圧は１００Ｖあるいはそれ以上の電圧が加わる場合がある。これらの点から絶縁カプラと回線インターフェイスは、高耐圧，小型化，低価格化という観点で共通的な課題がある。
絶縁カプラは、絶縁トランスの機能そのものでもあるが、信号伝達時に雑音の混入する問題があり、例えば、商用電源からの大きなコモンモード雑音電圧が加わると小信号伝送用のトランスでは信号伝送の用をなさない場合があり、専用のパルストランスを用いたトランス型絶縁カプラが使われている。また、絶縁トランスを用いた絶縁カプラは、一般にその実装形態が大きくなり、また、高価になりがちである。
これを改善するために、発光素子と受光素子を組み合わせた光カプラを用いた絶縁増幅器が考案された。しかし、光カプラ型絶縁増幅器は、温度などで特性が変化しやすく、高精度化のために、発光受光ダイオードの数や配置，回路等の改善が提案されているが、高価である。また、ユーザーからは、更に小型化の要求があるが、特に、モノリシック半導体化しようとすると、シリコン半導体プロセス以外に発光，受光用の他の物質の半導体プロセスが必要で、何種類もの製造プロセスを使用することにより著しく高価になることが予想され現実的には実現出来ない。
小型化，高信頼化，低価格化の目的で、容量性絶縁カプラが開発されている。絶縁バリヤを構成する個別部品としての高耐圧のキャパシタ技術は電力用あるいはサージ保護用セラミックキャパシタが知られており、これを用いた信号伝送用の回路ブロックは容量性絶縁アンプまたは容量性絶縁カプラと呼ばれ、１９７０年代から使われている。
容量性絶縁バリヤを通じて信号を伝送する際の伝送方式には、主にＰＷＭ方式（パルス幅変調方式あるいはデューティ制御方式と呼ばれる）が使われるが、ＰＷＭ技術は、この容量性絶縁カプラに使われる以前に、絶縁トランスや光カプラを用いた絶縁バリヤの構成技術として知られている。
容量性絶縁カプラでは、さらに、小型化，低価格化，高信頼化を目的として、セラミック基板上に形成した小容量キャパシタの絶縁バリヤとフローティングコンパレータを用いて、デューティサイクル変調方式の絶縁増幅器が提案されている。また、さらに小型化するために容量値を下げる提案があり、約１ないし３pFと小さい絶縁バリヤを用いて伝達波形を微分波形とし、微分波形からＦＭ（周波数変調）やＰＷＭ変調波形を再生してから、復調する絶縁増幅器の技術が提案されている。
モデム等の回線インターフェイス応用では、USP4,757,528［Thermally coupled Information transmission across electrical Isolation boundaries．］（以下５２８特許と称す）及びISSCC86 conference record THPM14.3（以下“発表”と称す）で、Scott L. Falater（Harris Semiconductor）らは、容量性絶縁バリヤを用いたモノリシック半導体化のアイディアについて開示している。
また、モノリシック化ではないが、特開平7−307708号公報では、３つの容量性絶縁バリヤとこれを用いたデジタルＰＷＭ信号伝送のモデム応用回路方式が提案されている。
今後、これらの回路は、さらに、小型化，低価格化の要求があり、この観点で、これら従来技術を検討すると以下のような課題と問題点がある。
５２８特許以前の技術は、高耐圧性能を有する絶縁バリヤと、入力信号を受けてＰＷＭ波形を作成する入力回路と、ＰＷＭ波形を再生し復調する出力回路とは別部品であり、これらを組み合わせて実装し、１つの絶縁カプラとして構成している。例えば、セラミック基板上に容量性絶縁バリヤを構成し、同一パッケージ上に、２つ以上の半導体チップを実装して、絶縁カプラを構成している。つまり、多くの部品を使用した構成になっている。
また、５２８特許及び発表では、モノリシック半導体で応用回路である回線インターフェイスを構成するアイデアとして、原理となる回路模式図と説明によって容量性絶縁バリヤとＰＷＭ伝送方式を用いることが示されている。また製法は、モノリシック半導体上にＤＩ（誘電体分離）プロセスによる容量性絶縁バリヤとＰＷＭ回路からなる絶縁カプラを形成し、この絶縁カプラを組み合わせて、音声帯域の信号を伝送するとしている。しかし、開示されているのは熱パルスによる絶縁スイッチの制御に関する技術であり、モノリシック半導体基板上に、どのような構造の絶縁バリヤや回路を、どのような方法によって構成するのか、その結果どのように動作して、どのような効果を示すのかは開示されていない。
さらに、特開平7−307708号公報では、従来１つの伝送パスに２つの絶縁バリヤが使われてきたのに対して、３つの容量性絶縁バリヤで３つの信号を伝送する回路構成が示されているが、どのように動作させて信号伝送するのかは示されていない。もちろん、これらの回路を絶縁バリヤを含めてモノリシック化する提案はない。
ユーザーは、モデム回路や絶縁カプラの更なる小型化と低価格を要求しており、この実現のためには、モノリシック半導体化を進めることが必要不可欠だと考えられる。しかしながら、以上のような従来の技術は、モノリシックＩＣ化絶縁カプラ，モノリシックＩＣ化応用回路、及び、モノリシックＩＣ化回線インターフェイス回路を実現するに当たって、容量性絶縁バリヤ，容量性絶縁バリヤを用いるための回路、それらの配置，配置した回路間の絶縁方法などを、半導体基板の上に、どのように構成して、どのように動作させるのかの技術については、開示されていない。従って、モノリシックＩＣ化する際にどのようにして絶縁耐圧を実現するのか、また半導体上に作成した高耐圧容量の特性もまったく知られていない。
また、複数の絶縁カプラを同時に平行して動作させる場合には、一般に、ある絶縁カプラの動作によって定常的にノイズが発生し、発生するノイズにより他の絶縁カプラにクロストークが生じて絶縁カプラの伝送特性に影響し、これによって、絶縁バリヤを経由して伝送する信号のＳ／Ｎが劣化する。特にモデム応用のように信号レベルが小さい上に、上りと下りの信号の振幅が大きく違う場合には小さなクロストークも問題である。しかし、これらの問題点に着目して対応した公知技術はない。
発明の開示
本発明の目的は、回線と端末の間に必要な絶縁手段を内蔵しつつ、小形で経済的な回線インターフェース回路およびモデム装置を実現することにあり、この為に必要なモノリシックの絶縁バリヤ、及び、該絶縁バリヤを用いたモノリシック絶縁カプラ、及びこれを用いた応用回路ＩＣ、特に回線インターフェイス回路ＩＣを実現することにある。
本発明の他の目的は、半導体基板上に容量性絶縁バリヤを構成する技術を提供することにある。
本発明のさらに他の目的は、半導体基板上に容量性絶縁バリヤを用いた絶縁カプラを構成する技術を提供するにある。
本発明のさらに他の目的は、半導体基板上に絶縁カプラを複数用いた応用回路とくに回線インターフェイスにおいて、その構造，配置，動作方法を提供する。さらに、絶縁カプラ間のタイミングの同期方法などタイミングハザードやクロストークによる信号の劣化を低減する技術を提供するにある。
本発明のさらに他の目的は、絶縁カプラを用いて回線インターフェイスを構成するに対して、回線で通信しないときに低漏洩電流を実現することにある。
本発明のさらに他の目的は、絶縁カプラにおけるサージ電圧に対する破壊耐力改善技術を提供するにある。
本発明のさらに他の目的は、絶縁カプラを使用することによってモデム装置およびシステムを小型化、経済化することにある。
本発明では、大サイズで、且つ高価という従来の問題点を解決するために以下の手段を用いる。
（１）絶縁バリヤとして、埋め込み絶縁層を内層とする半導体ウェーハ（ＳＯＩウェーハ）の表面に、絶縁層に達する絶縁性の帯（以下絶縁帯と称す）を形成し、該絶縁帯の側壁の間で絶縁バリヤを形成する。また、
（２）絶縁バリヤ及び絶縁帯で囲んだ複数の回路領域を形成して領域間を絶縁し、モノリシック化した絶縁カプラを形成する。なお、
（３）絶縁カプラには、キャパシタ出力を受ける回路にはアンプやコンパレータなどの少なくともキャパシタ出力信号用の増幅手段を設ける。また、
（４）モデム装置等の回線インターフェイス回路には、複数のモノリシック絶縁カプラと回線側回路と端末側回路とを設ける。
（５）ＩＣ集積化の形態は
▲１▼高耐圧デバイスを含む回線側回路
▲２▼低耐圧デバイスであるＡＦＥ（Analog Front End）を含む端末側回路
▲３▼全てを一体化する形態があり、
これらはモノリシック絶縁カプラによってサポートされる。
（６）低圧側としては特にＡＦＥに複数のモノリシック絶縁カプラを内蔵する形態がある。
（７）モノリシックＡＦＥ集積回路（Ｉ−ＡＦＥ）を用いて回線インターフェース回路を構成し、モデム回路を実現する。
（８）ＤＳＰ（Digital Signal Processor）とＩ−ＡＦＥとからなるモデム回路と接続して動作させるに、ＤＳＰの動作クロックを利用してＤＳＰとＩ−ＡＦＥとこれら絶縁カプラのタイミング同期を取る。
このようにすることで、絶縁層と絶縁バリヤによって高耐圧を実現し、増幅手段によってストレーキャパシタによる信号振幅の低下を補償し、または動作タイミングを同期することによってクロストークによる信号の劣化を低減して、小型で高性能な絶縁カプラ及びモデムインターフェイス回路を実現することができる。
以下さらに、本発明について、若干具体的に説明する。
本発明では、埋め込み絶縁層を内層とする半導体ウェーハを加工して、絶縁バリヤ，絶縁カプラ，絶縁カプラの応用回路、特に回線インターフェイス回路を形成し、必要に応じて絶縁層と配線層を重ねて、さらに、絶縁を兼ねた保護層を形成して半導体ＩＣとする。各回路は、絶縁層と絶縁帯と絶縁保護層で囲み、絶縁する。絶縁帯とは、例えば半導体層の表面から絶縁層に達する１ないし３ミクロン幅程度の帯状の絶縁パターンであり（厚さは半導体層の厚みに等しく、例えば１０ないし５０ミクロンになる）、絶縁帯は、半導体面から絶縁内層に達する所定パターンの溝を形成しこれを絶縁物で埋め込むトレンチ法、また、半導体層に酸素イオンを打込んで絶縁領域を作成するイオン打込み法などによって形成する。以下、絶縁帯で囲んだ部分を電極領域，回路領域などと“領域”を付けて称す。
本発明の絶縁カプラの回線インターフェイス応用では、複数の絶縁カプラを内蔵する必要があるが、この場合、複数の容量性絶縁カプラと回線側回路と端末側回路とを設けたモノリシック回線インターフェイスＩＣをＤＳＰとＡＦＥとからなるモデム回路と接続して動作させるに、ＤＳＰとＡＦＥとこれら絶縁カプラの動作クロックのタイミングの同期を取る。また、モデム信号受信用の絶縁カプラの搬送波クロックは、直流閉結制御信号伝達用カプラのクロックから再生して用いる。また、直流閉結制御は、絶縁バリヤを使用したチャージポンプ回路によってＣＭＯＳスイッチを駆動して直流閉結する。
本発明の絶縁カプラにおける絶縁バリヤは、絶縁帯で囲んで電極領域を形成し、複数の電極領域が絶縁帯の一部を共有するように、また、共有長が必要な容量値を得る長さになるように配置してキャパシタを構成する。なお、３つ以上の電極領域が２つ以上の絶縁領域を共有するように絶縁帯の形状及び配置を設定することによって、つまり、多重トレンチによって、直列接続したキャパシタを形成するようにしてもよい。また、埋め込み絶縁層は、該絶縁帯の幅に対応した絶縁性能を持つ厚さとする。
本発明の絶縁カプラは、該絶縁バリヤと入力回路と出力回路とを同一ウェーハ上に形成することで実現する。各回路は、各々絶縁帯で囲んで他の部分と絶縁する。絶縁バリヤは、原則として入力回路領域及び出力回路領域の境界に配置する。また、これらの回路領域と絶縁バリヤを一まとめにしてさらに絶縁帯で囲むようにする。入力回路及び出力回路には各々ＰＷＭ変調回路及びＰＷＭ復調回路、あるいは、目的によっては、他の回路、例えば、音声周波数帯の信号ではΣΔ変調回路及び復調回路など、振幅方向だけではなく時間軸方向もデジタル化した回路を含める。なお、絶縁バリヤと入力回路及び出力回路との間にダイオードなどの非線型素子で構成した保護回路を配置する。保護回路は回路領域の内部に配置する。
本発明の応用回路は、絶縁カプラに、さらに、絶縁帯で囲んだ応用回路領域を配置することで実現する。複数の該絶縁カプラを含む場合には、絶縁バリヤを絶縁バリヤ配列ラインに沿って配列してもよい。複数の絶縁カプラを動作させる場合には、搬送クロックは必要に応じて同期させる。回線インターフェイス回路への該絶縁カプラの応用では回路領域にＣＭＯＳ回路を含むように、特に、ＣＭＯＳ回路領域をさらに電源線に接続するＰＭＯＳグループ及び接地線に接続するＮＭＯＳグループに分けて、絶縁帯によって分離してもよい。電源配線は複数の絶縁カプラ間にレイアウトする。各絶縁カプラの周囲を電源線及び接地線で囲んでもよい。例えば、ＣＭＯＳ回路にすると、制御電流が不要な電圧制御、および、高オフ抵抗が得られる利点がある一方で寄生トランジスタを含めたPMOSとＮＭＯＳの貫通現象つまりラッチアップが生じがちであるがこのように領域を分離することで生じにくくできる利点がある。
絶縁内層ウェーハを用いることで厚さ方向の高耐圧を実現し、同一ウェーハ上に共有する絶縁帯を持つ２つの電極領域を形成することで極めて小型の絶縁バリヤを実現し、また、同一ウェーハ上に該絶縁バリヤと入力回路及び出力回路の２つの回路領域を形成することで極めて小型の絶縁カプラを実現できる。さらに、電極領域を重ねることで容量を直列に接続して水平方向の高耐圧を実現することにより、プロセスの制約から、１つの絶縁帯の幅を広げられない場合でもさらなる高耐圧を実現できる。さらに、直列容量の配置に際して中間電極をフローティングとすることで強電界部分の跨ぎ配線を少なくなくすることができる。
複数の絶縁カプラを用いる応用の場合には、電極及び絶縁帯など容量性絶縁バリヤの配置を揃えることで、絶縁性能を均質にすることができる。
回線インターフェイス応用の場合に、複数の絶縁カプラの搬送クロックを同期化することで、伝送信号へのＰＷＭクロストークを最小にすることができる。また、回路方式をＣＭＯＳ回路方式とすることで、回線接続スイッチである直流閉結の制御回路を、チャージポンプを用いて、電圧制御することができる。ＣＭＯＳ回路方式は、オフ時のスイッチの高インピーダンスを実現し、低漏洩電流を実現する。なお、絶縁バリヤの各端子には外部接続端子と同様に保護回路を設けることで、サージ雑音によるデバイス破壊を防止することができる。
【図面の簡単な説明】
第１図は本発明の１実施例のモデム装置の回路ブロック図。
図２は第１図のモデム装置の動作タイミングチャート。
第３図は第１図内の絶縁カプラの回路ブロック図。
第４図は第３図の絶縁カプラの動作タイミングチャート。
第５図はモデム信号処理と絶縁カプラのタイミングチャート同期。
第６図はタイミング同期の効果を示すタイミングチャート。
第７図は第１図の回路における回線インターフェイス回路のＩＣのレイアウト。
第８図は第７図のＩＣにおける絶縁カプラの構造図。
第９図は第７図のＩＣにおける絶縁バリヤの構造図。
第１０図は回線インターフェイスＩＣのレイアウトの変形例。
第１１図は本発明に適用する絶縁カプラ方式の回路ブロック図。
第１２図は本発明の他の実施例のモデム装置の回路ブロック図。
第１３図はモデムの他の実施例の効果を示すタイミングチャート。
第１４図は回線インターフェイス回路のＩＣの他の実施例の構造図。
第１５図は本発明の絶縁バリヤの他の実施例の構造図。
第１６図は本発明の絶縁カプラの実施例の構造図。
第１７図は本発明の絶縁カプラの他の実施例の構造図。
第１８図は本発明の絶縁カプラのさらに他の実施例の構造図。
第１９図は本発明の回線インターフェイスＩＣを使用したモデム装置の構造図。
発明を実施するための最良の形態
以下、実施例にしたがって本発明を説明する。
第１図から第９図を用いて本発明の１実施例であるモデム装置について説明する。
第１図は本発明の１実施例のモデム装置の回路ブロック図であり、第１図において、１はモデム、２は回線インターフェイス回路であり、モデム回路１はＤＳＰ（Digital Signal Processor：デジタル信号処理専用プロセッサ）３およびＡＦＥ（Analog Front End）４から、また、回線インターフェイス回路２は端末側回路５，絶縁カプラ６，回線側回路７，高電圧回路８からなっている。モデム１の中でのＤＳＰ３とＡＦＥ４の役割は、ＤＳＰ３がデジタル信号処理、ＡＦＥがデジタル回路とアナログ回路とのインターフェイスを受け持っている。モデム機能の大部分は、ＤＳＰ３が受け持つ。即ち、ＤＳＰ３は、端末との間のデジタル情報をやり取りする一方で、デジタル信号処理によって変調，復調，符号化，復号化，フィルタ処理の処理を行いＡＦＥ４とデジタル信号をやり取りする。ＡＦＥ４は、ＡＤAnalog to Digital）変換やＤＡ(Digital to Analog）変換及びフィルタなどを受け持っている。回線インターフェイス回路２はＤＡＡ（Direct Access Arrangement）とも言い、モデムのアナログ信号を直接に電話回線に接続すると同時に、モデムに応対する交換機との間で、回線側回路７及び高電圧回路８によって、回線接続，ダイヤル信号送出，着信信号検出などの信号をやり取りする機能を持っているほかに、交換機と端末との間の安全上のインターフェイス機能が必要で絶縁カプラ６は、この安全上の境界になるものである。
ＤＳＰ３の内部はＲＯＭ（Read Only Memory：読み出し専用メモリ）３１，ＰＵ（Processing Unit：演算ユニット）３２，ＲＡＭ（Random Access Memory：読み書きメモリ）３３，システムインターフェイス３４，ＳＯＲ（シリアル出力インターフェイス）３５，ＳＩＲ（シリアル入力インターフェイス）３６，Ｉ／Ｏ（入出力インターフェイス）３７，ＣＯＮＴ（ＤＳＰ内部の制御部）３８からなっており、３つのバス３９−１，３９−２，３９−３で接続している。ＤＳＰ３はＤＳＰのシステム制御回路ＣＯＮＴ３８内のソフトによって制御され、約４０ＭＨｚで動作し、ＨＯＳＴ−ＩＦを通じた端末装置からの指令により動作し、またデータを授受する。通常のモデムは送信と受信の同時通信能力があり、送信データは、ＨＯＳＴ−ＩＦから入力すると一旦ＲＡＭ３３に蓄積されＲＯＭ３１内のデータ、既に蓄積された送信信号を用いて信号変換や符号化やフィルタ処理を施してＳＯＲ３５を通じて出力される。また、受信信号はＡＤ信号をＳＩＲ３６から入力した後、ＲＡＭに格納してある送信信号や既に受信した信号とＲＯＭ３１内のデータを用いて各種フィルタ処理や判定処理，符号変換、などを行う。Ｉ／Ｏ３７はＤＳＰ３から外部の回路を制御するための制御信号入出力機能を持っている。
ＡＦＥ４は、ＤＡ変換器４１，ＡＤ変換器４２，クロック分周器４３からなっており、主として、フィルタや変復調処理をつかさどるＤＳＰ３がモデム信号を入出力するインターフェイス手段をになう。端末側回路５は、データ及びクロックの接続回路である。絶縁カプラ６は、送信パス６１，受信パス６２，ＯＦＨＫパス６３，Ｒｄｅｔパス６４からなっており内部構成や動作についての詳細は、後述する。回線側回路７は、２線／４線変換回路７１，ＳＷ制御回路７２，ＯＳＣ（ローカル発信回路）７３からなっており、２線／４線変換回路７１は送信信号パスと受信パスの計４線と回線側の２線とを送信信号が受信側に回り込むのを抑制するハイブリッド回路手段である。高電圧回路８は、直流閉結回路８１及び呼出信号を検出するＲｉｎｇ（呼出信号）検出回路８２からなっており、直流閉結回路８１は回線接続する２つの端子ＴＩＰ及びＲＩＮＧに接続して、制御信号ＯＦＨＫのパス６３およびＳＷ制御回路７２により直流ループを作る手段である。
このモデム回路の構成上の第１の特徴は４つの絶縁カプラ６によって回線側と端末側の回路を分離していることである。当然電源も分離しており、回線側電源は、交換局からの給電を用い、端末側は端末の電源を用いる。第２の特徴は基本クロックをＤＳＰ３から供給していることにあり、図中太い矢印線で示したように、タイミング信号は、モデム３のＣＯＮＴ３８から供給したクロック信号ＤＳＰＣＬＫを用いてクロック回路４３からモデム内のＡＦＥのＡＤ変換タイミング（ＭＣＬＫＳ），ＤＡ変換タイミング（ＭＣＬＫＲ），モデム３のデータ伝送タイミングを得るとともに、回線インターフェイス回路２に供給して絶縁カプラ６の送信パス６１及び制御信号送出用絶縁カプラのＯＦＨＫパス６３に与える。一方、モデム信号の受信パス６２はＯＦＨＫパス６３の再生クロックを用い、また、制御信号受信用絶縁カプラのＲｄｅｔパス６４は受信待機からＲＩＮＧ信号受信時のみ有意なのでＯＦＨＫ信号で発振を制御するものとする。このようにすることでＲｄｅｔ信号パス以外はモデム１内のＤＳＰ３の動作タイミングに同期してする。このようにすることにより後述する効果が得られる。
次に、第２図用いてこの回路のモデム機能としての動作を説明する。第２図には、送信時（ａ）と、受信時（ｂ）に分けたタイミングチャートの一例を示している。送信時は、最初に、端末からの指令に従ってＤＳＰ３がＩ／Ｏ３７を制御して直流閉結制御信号ＯＦＨＫをオンする（Ｔ１）。直流閉結に対して、回線（即ち、交換機）が応答したならば（Ｔ２）回線インターフェイス回路２からダイヤル信号を送出する。これは、ＯＦＨＫ端子を回線規格に合わせてオンオフし直流閉結をオンオフすることで実施する。例えば日本では１０ＰＰＳ（pulse per second以下同じ）または２０ＰＰＳである。ダイヤル信号送出を終えると（Ｔ３）、端末は、回線が相手側モデムと接続されるのを待って（Ｔ４）、モデム１を起動し送信を開始する。モデム１は起動指令にしたがって、あらかじめ決められた手順にしたがってＤＳＰ３のＳＯＲ３５およびＡＦＥ４のＤＡ変換器４１を通じて送信信号ＴＸＡ＋およびＴＸＡ−を発生し、相手モデムとの通信を立ち上げる。回線インターフェイス回路は、ＴＸＡ信号を絶縁カプラ６の送信パス６１を通じて２線／４線変換回路７１に供給する。２線／４線変換回路７１では受信側への回り込みを低減して、直流閉結回路８１を通じてＴＩＰ及びＲＩＮＧ端子から回線に送信信号を送出する。この送信信号に相手モデムが応答する（Ｔ５）と回線上に相手モデムの信号が見えて、逆の経路をたどって、２線／４線変換回路７１で受信信号が選別され、絶縁カプラ６の受信パス６２，ＡＦＥのＡＤ変換器４２，ＤＳＰ３のＳＩＲ３６を経由してモデム１に引き渡され、ＤＳＰの信号処理によって増幅し、フィルタ処理し、復調し、デジタルデータを復元し、受信データとしてホストに引き渡す。通信を停止するときには、端末は、モデム信号のより上位のプロトコルによって端末同士の停止情報をやり取りした後で夫々のモデムに停止指令を出し（ＲＳオフ）、モデムがこれに応じて信号を停止する（Ｔ６，Ｔ７）。このやり取りを終えた時点で（Ｔ８）ＯＦＨＫをオフする。このようにすると、回線接続端子ＴＩＰとＲＩＮＧ間にはＴ１からＴ８までの各タイミングに対応して概略第２図の“ＴＩＰーＲＩＮＧ間”のような信号が現れる。
受信時には、回線側からＲＩＮＧ信号によって起動がかかり（Ｔ１）、回線インターフェイス回路は、これをＲＩＮＧ検出回路８２で検出すると、速やかに絶縁カプラ６のＲｄｅｔパス６４を通じてモデム３に伝達する。モデム３は、これをＩ／Ｏ回路３７で知り、これに応答すると送信時同様に直流閉結制御信号ＯＦＨＫを出力して直流閉結する（Ｔ２）。直流を閉結すると局の交換機はＲＩＮＧ信号を停止する（Ｔ３）ので回線の整定時間を待って（Ｔ４）相手モデムがモデム信号を送信してくるので、これを信号ＲＸＡ＋およびＲＸＡ−として受信して、受信側モデムがモデム信号であると認識すると、これに応答して送信を開始する（Ｔ５）。通信が完了するときも、Ｔ６，Ｔ７，Ｔ８と、送信時とほぼ同様のシーケンスで終了する。これらの受信動作の間、Ｔ１からＴ８までの各タイミングに対応して回線には図のような信号（模式的に示す）が現れる。この動作自体は、通常、規格に従っている。
図３は、第１図の実施例内の絶縁カプラ６の一パスの回路ブロック図であり、図３において、９−１および９−２は後述する容量性絶縁バリヤ、２１は入力回路、２２は出力回路で、この絶縁バリヤによってモデムの端末と交換機との間の安全上の境界を実現している。入力回路２１は、端子１０３を電源及び信号入力とし、変調回路１０４，駆動回路１０５，保護回路１０６からなっており、入力されたアナログ信号を変換及び変調してＰＷＭ（Puls Width Modulation）信号に変換し、絶縁バリヤ９−１及び９−２を通じて出力回路２２に信号を伝達する。出力回路２２は、保護回路１０７，検出回路１０８，復調回路１０９からなっており、端子１１０から電源を供給し、絶縁バリヤ９を通じて来た信号を検出回路１０８で検出し、検出信号から積分回路１３５及び比較回路１３７によってＰＷＭ信号を再生し、また、ＰＷＭ信号から入力信号に対応したアナログ信号を再生する。また、検出した信号からタイミング信号を抽出して、これらの信号を出力する機能がある。
入力側の端子１０３には、電源端子ＶＤＤ１およびＶＤＤ２，接地端子ＶＳＳ１、信号入力として＋と−の差動入力、また、変調タイミングとなるクロック入力端子がある。変調回路１０４は、比較回路１１１、および搬送波発生回路１１２からなっている。駆動回路１０５は、ＰＭＯＳトランジスタ１１３および１１４とＮＭＯＳトランジスタ１１７および１１８とからなるインバータドライバである。保護回路１０６は、ダイオード１２１，１２２，１２３，１２４と抵抗１２９，１３０からなり、出力回路２２側からのサージ電圧進入による回路破壊を防止する。出力回路２２側の保護回路１０７は、抵抗１３１，１３２、およびダイオード１２５，１２６，１２７，１２８からなり、検出回路１０８のトランジスタのゲートを保護している。ＰＭＯＳ１１５，１１６およびＮＭＯＳ１１９，１２０は帰還抵抗１３３及び１３４を持つインバータ構成の検出回路である。検出回路１０８の出力は積分回路１３５に接続する。積分回路１３５は、インバータ出力信号からＰＷＭ波形を再生する。１３６は搬送波のタイミングを再生する回路であり、１３７は比較回路である。出力回路側の端子１１０は、電源端子ＶＤＤ３，ＶＤＤ４とＶＳＳ２から電力を供給して、処理結果の相補型の信号出力＋，−とタイミングクロックを出力する。この構成の特徴は、（１）２つの絶縁バリヤ９−１，９−２を用いていること、（２）外部クロック入力であること、（３）再生クロック出力があることである。なお、通常の入出力保護回路であるために表記しなかったが、この回路ブロック図における端子１０３のうち、信号入力＋と−およびクロック入力には、絶縁カプラとして単独使用する場合には、入力保護回路を設ける。また、この回路構成の説明ではＰＭＯＳ及びＮＭＯＳの組み合わせとして示したが、目的によっては、バイポーラプロセスや混在プロセスであってもよい。また、絶縁カプラを単体使用するのが目的であるときには、クロックを内部発生せさせるようにしてもよい。
次に、第４図を用いて、この実施例の絶縁カプラの動作を説明する。第４図は、図３の絶縁カプラの動作タイミングチャートであり、信号伝送方式は、ＰＷＭ（パルス幅変調）方式である。伝達すべき波形である入力信号の周波数帯域（ここでは最大約３．４ｋＨｚ）より十分高い（ここでは１．２２８８ＭＨｚ：２５６倍以上）搬送波を用い、時間軸を細かい周期Ｔ毎に分け、各時刻における入力信号の大きさを各々のパルス幅ｔに変換して伝送する。入力信号が０ボルトのときにｔ／Ｔ＝０．５、つまり、５０％デューティで、入力信号が正に大きくなるほどパルス幅を大きくし、入力信号が負に大きくなるほどパルス幅を狭くするように、デューティ変換する。なお、入力信号は、コモンモードノイズの影響を低減するために入力信号＋及び入力信号−と差動入力としているが、目的によっては他の入力方式を用いても良い。
第４図は正弦波を＋−入力端子に加えた場合を模式的に示している。絶縁カプラの外から入力した矩形のクロックを搬送波発生回路１１２によって鋸波形に変換して、搬送波とする。変調回路１０４は、比較回路１１１であり、これらの入力信号を受けてパルスのデューティを変化させた出力ＰＷＭ＋及びＰＷＭ−を出力する。駆動回路１０５は、このＰＷＭ＋およびＰＷＭ−波形を駆動回路１０５に入力し、保護回路１０６を通じて絶縁バリヤ９−１，９−２の一方の端子に与える。絶縁バリヤ９−１，９−２のキャパシタ値は、約１ｐＦである。保護回路１０６は、数十ｎｓ程度以下の高電圧サージ波形に効果があるような定数にしてあるので、この駆動波形にはほとんど影響しない。絶縁バリヤ９−１，９−２の他方の電極は、保護回路１０７を通じて検出回路１０８に入力する。この検出回路１０８は、インバータ及び積分回路１３５である。インバータ出力は検出信号＋及びーのように微分波形であり、また、ストレー容量のために著しく減衰しているので、インバータで一旦増幅して積分回路１３５に入力する。積分回路１３５は＋及びーの２つの入力を有する積分器であり、微分波形を入力信号とすることにより図に示すような再生ＰＷＭ信号＋及びーを出力する。タイミング再生回路１３６は、ＰＬＬ回路で、再生ＰＷＭ信号からタイミング信号成分を抽出する。タイミング波形を用いて鋸波形を作成し、これを再生ＰＷＭ信号のタイミングでサンプルホールドすると出力信号＋及び−のような復調波形を再生することができる。
なお、この絶縁カプラの回路動作について説明したが、本発明の実施に当たって、ＰＷＭの実現方法は、他の方法でもよい。例えば、変調波形は、三角波としてもよい。三角波を用いると、変調波形の中心タイミングが一定となるので、例えば、復調回路においてＰＬＬのような高精度のタイミング再生方式を採用できる効果がある。また、出力回路では、積分回路の代わりにセットリセット型のフリップフロップを配置してもよい。インバータ出力である微分波形の立ち上がりタイミングは、ＰＷＭのタイミング情報そのものであり、負荷抵抗やインバータの特性等を適当に選ぶことによって、そのままフリップフロップの制御信号とすることができる。フリップフロップの出力はＰＷＭ波形そのものである。
この動作タイミングの特徴は、送信信号，受信信号，回線接続制御信号の３つの制御信号伝達が平行していることである。このために絶縁カプラを用いた回線インターフェイスでは、信号のクロストークが雑音となってＳＮ比を劣化させる。そこで、この実施例では、ＤＳＰの動作タイミングとモデム処理タイミングと絶縁カプラのタイミングとを同期させて、この劣化を抑制している。これを、次の第５図を用いて説明する。
第５図（ａ）（ｂ）はモデム信号処理と絶縁カプラの動作のタイミング関係を示しており、本実施例の回路構成の特徴は、回線インターフェイス回路の動作タイミングをモデムより供給し、ＩＣ内部の回路動作をこのクロックに同期していることである。第５図において（ａ）はモデム信号処理部分であり、タイミングチャートは模式的であるがチャートの右側に示したような関係にしている。即ち、モデム信号処理部分では、ＤＳＰを３９．３２１６ＭＨｚで動作させ、ＡＦＥには１．２２８８ＭＨｚを供給してＤＡ変換タイミングＭＣＬＫＳおよびＡＤ変換タイミングＭＣＬＫＲとして用いる。ＤＡ変換及びＡＤ変換方式は２５６倍オーバーサンプル方式であるため実質は９．６kspsである。（ｂ）は回線インターフェイス部分のクロックタイミング関係であり、ＤＳＰから供給したクロック信号ＤＳＰＣＬＫをＮＣＬＫＳとして絶縁カプラ６の送信信号パス６１および制御信号パス６３に供給することでモデムの動作タイミングと同期させる。受信信号パスＮＣＬＫＲは制御信号がオン状態のときのみ動作すれば良いので図のようにゲートした波形になっている。また、ＲｄｅｔパスのタイミングＣＬＫ２は回線側回路にてローカル発振するがモデム間の信号のやり取りをする際に制御信号ＯＦＨＫによって停止させる。
このようにＤＳＰ，ＡＦＥ，絶縁カプラの動作タイミングを同期させることによる効果を第６図を用いて説明する。
第６図において、（ａ）は鋸波形を搬送波とする場合のＰＷＭ変調タイミングを示している。変調は、クロック信号を積分して搬送波形となる鋸波形を作成し、伝送信号と比較することでＰＷＭ変調波形が得られる。ここでは受信信号と送信信号とＯＦＨＫ制御信号を示している。受信信号は第１図のＲＸＡ＋，−に示すように、回線での伝送損失の影響を受けて振幅が小さく、−２０から−４５ｄＢｍ程度である。これに対して送信信号は、自分から送信するので振幅が大きく通常は−６から−１５ｄＢｍ程度である。制御信号は、５Ｖのロジックレベルであり最大値である。これらの振幅をＰＷＭデューティに変換すると図のように、小振幅の信号は振れ幅が狭く、大振幅の信号は大きな振れになる。また、信号の性質は、モデム波形は交流信号であるので図のように振れが見え、制御信号は止まってみえる。本実施例では、各絶縁カプラのタイミングを同期しているので第６図のように、搬送波形，変調波形，制御信号のＰＷＭ波形が整列し、相互の干渉を最小にしている。また、モデム回路では、送受信の信号を所定のタイミングでＡＤあるいはＤＡ変換しているがモデムからもらうクロックをこれに同期したものとすることでＰＷＭ部分で周期Ｔ毎にサンプリングしても、影響を最小にすることができる（非同期ではビート雑音の影響がある）。
クロストーク低減の原理をもう少し詳しく説明すると以下のようになる。
パルス幅変調の絶縁カプラを複数個同時に動作させると、ＰＷＭ波形が重なって、立ち上がりや立ち下がりの位置が近づくので、デバイスや回路の電気的な結合によって、自回路の動作によって自回路に発生した雑音が他の回路の動作に影響して、他の回路の立ち上がりや立ち下がりのタイミングを乱す相互干渉、いわゆるクロストークが生じる。ＤＡＡ回路用に３〜５個の絶縁カプラが必要な場合にアナログデータ伝送のためにＰＷＭ絶縁カプラを用いる応用では、この乱れによって波形歪みが生じ、この歪みによって伝送信号のＳ／Ｎが劣化するので、例えば音声信号であれば雑音が増え、モデム応用では伝送誤りとなる。ＰＷＭの搬送クロックタイミングを同期すると図に示すように少なくともロジックレベルのタイミングとアナログ信号のタイミングとの重なりを分けることができる効果がある。また、後述するようなロジックレベルのＰＷＭだけを用いるシステムの場合でもタイミングの乱れがロジックレベル付近に限定されるのでクロストークの影響を最小とする効果がある。
第６図（ｂ）は三角波形搬送波に適用した場合の、ＰＷＭ変調タイミングを示している。この場合には、搬送波が三角波形となるために三角波の両側にＰＷＭ変調タイミングが現れる以外、基本的には同じ問題を含んでいるが、この実施例のようにすることで、同じ効果が得られる。なお、着信検出信号Ｒｄｅｔを伝達する絶縁カプラ１０５用のクロックは回線側に配置した発振器ＯＳＣ１１２にて発生しているために他の絶縁カプラの動作とタイミングが合わないが、ＯＦＨＫ制御信号を入力したときに発振を禁止するようにしており、この作用によって発振回路の動作が、モデム通信を始める以前に停止するので、これによってクロストークの影響を抑制できる効果がある。
第７図は、この回線インターフェイスＩＣのレイアウト構想図である。第７図において、２は回線インターフェイスＩＣであり、２０６−１，２０６−２，２０６−３は絶縁帯であり、それぞれ、回線側の端子領域２０１および回線側回路領域２０２，端末側回路領域２０４及び端子領域２０５を囲んでいる。２０３は絶縁カプラ配列領域で第１図に示す４つの絶縁カプラを１列にならべて配列している。
このレイアウトの特徴は、（１）容量性絶縁バリヤを用いた絶縁カプラを４個用いたこと、（２）回線側回路と端末側回路とを絶縁カプラを間に挟んで分離するように幾何学的に配列したこと、及び、（３）回線側回路及び端末側回路の各々を絶縁帯で囲んだことである。絶縁帯とは、これによって、回線側，端末側、夫々の回路が絶縁分離されて、各領域の中は、一次回路と二次回路間の耐圧を意識せずに自由に設計でき、また、同時に、絶縁能力の評価，管理等が簡素化される利点がある。
なお、この集積回路のパッケージ実装に当たっては、最終的にはパッケージの外に出る部分の空気絶縁に耐える絶縁距離を確保するとともに、内部をモールドして絶縁処理を施すことは言うまでもない。
次に、第８図を用いて、第７図の絶縁カプラ部分の構造について説明する。第８図（ａ）は平面図、第８図（ｂ）は断面図であり、いずれも駆動回路及び検出回路のみを模式化して示している。第８図（ａ）において、２０３は絶縁カプラ領域であり、２０６は絶縁帯、２０７は絶縁バリヤ、２１１は入力回路領域、２１２は出力回路領域である。絶縁帯２０６は、２０６−１から２０６−６まで多くのパターンを形成している。なお、絶縁バリヤ２０７の部分の符号は、煩雑なので一部省略しているが同様である。入力回路領域２１１および出力回路領域２１２は、さらに、ＰＭＯＳ領域２１３，２１４，２１５，２１６およびＮＭＯＳ領域２１７，２１８からなっている。入力回路の入力端子としては駆動回路の２つのインバータ入力端子ＩＮ１，ＩＮ２を示す。また、出力回路の出力端子としては、検出回路の２つのインバータ出力端子ＯＵＴ１，ＯＵＴ２を示す。ＶＤＤ１からＶＤＤ４は分離した電源端子、ＶＳＳ１およびＶＳＳ２は、分離した接地端子である。平面図（ａ）の特徴は、（１）回路領域を絶縁帯によって分離していること、また、（２）絶縁バリヤとして、絶縁帯を櫛の歯状パターンに形成して、対向面積を稼いでおり、また、（３）４つのキャパシタを、横方向に直列接続して２組の絶縁バリヤを形成していることである。これらは、前述のように相補的なＰＷＭデジタル波形で駆動する。２組の絶縁バリヤ間のクロストークは少ないが、問題にするような用途の場合には、これらの間に、即ち、横方向に長いスペースや電源パターンＶＤＤ，ＶＳＳの配線パターンを用意して、絶縁バリヤの間に配置して結合を緩くすると効果がある。また、絶縁カプラを複数使用する場合にも同様な配置で効果がある。また、回路領域の中でＰＭＯＳの領域とＮＭＯＳの領域とは絶縁帯によって分離する。この分離で、仮に回路に予期せぬサージ電圧が印加されても寄生トランジスタの導通による電源間の短絡，貫通、即ちラッチアップ現象は原理的には生じない。
第８図（ｂ）において、２３１は基板、２３２は絶縁層、２３３は半導体層、２３４は保護層であり、多くの絶縁帯２０６によって半導体の領域が形成され、左から、入力回路領域２１１，絶縁バリヤ２０７，出力回路領域２１２を配列している。この構造は、この実施例では、約２ミクロン厚さのＳｉＯ₂を絶縁層として内層としたシリコンウェーハ（ＳＯＩ基板）を用意し、この上にホトマスクを使用した薄膜プロセスを用いて各領域を作成している。第８図（ｂ）において、２０６−１から２０６−６の絶縁帯は、約１．５μｍ幅のＳｉＯ₂層である。構造的には、絶縁層を内層としたシリコンウェーハ上に、入出力回路領域，絶縁バリヤ領域等の、各領域を絶縁帯２０６によって区分して形成して、さらに、保護層２３４を重ねたようにしている。シリコンウェーハは、単結晶シリコンの基板２３１に、ＳｉＯ₂一層、あるいはさらに表面を酸化したポリシリコンを重ねた多層の絶縁層２３２を重ね、さらに単結晶シリコンの半導体層を重ねた構成になっている。張り合わせは、本実施例では、ポリシリコン表面のシリコン酸化膜の表面を鏡面研磨して重ね合わせた後に特定温度で熱処理によって接合する方法を用いる。絶縁帯２０６は、ＳｉＯ₂層であり絶縁物である。保護層２３４は、ＳｉＯ₂，ＨＬＤあるいはＳｉＮなどの絶縁物でありこの層の中にポリシリコンやアルミニウムによる配線層を含んでいる。絶縁帯２０６は、一旦、溝（トレンチ）を掘ってＳｉＯ₂２やＢＰＳＧで埋め込む方法，トレンチ側壁を薄く酸化してからポリシリコンを埋め込む方法、あるいは、ＰＩＱやＳＯＧを塗布する方法、あるいは、上面からの酸素イオン照射で半導体層を絶縁体に変えるなどの方法で形成する。キャパシタは、３つの電極領域２３６，２３７，２３８と絶縁帯２０６で構成する。このようにすると、絶縁層２３２の厚さに比べて絶縁帯２０６の幅に制限がある溝掘り方式の場合でもキャパシタを直列接続することで絶縁耐圧を確保することができる。
また、電気的な要求が絶縁帯１つ分の耐圧で良い場合にも、このようにして２重絶縁を実現することで信頼性の高い部品とすることができる。なお、入力回路領域２１１と出力回路領域２１２は断面で示すと２３５および２３９であり、これらは、２つの絶縁帯で囲まれており、高い絶縁耐圧が得られる構造になっている。このように、複数の回路を基板から絶縁帯及び絶縁層によって物理的に絶縁しているので、この集積回路は、パッケージ実装に際して、フレームに直接接着することができ、熱放散が良い利点がある。
次に、第９図によって、第８図の絶縁カプラにおける絶縁バリヤ部分の構造をさらに説明する。第９図において、（ａ）は平面図、（ｂ）（ｃ）は平面図（ａ）におけるＡ−Ａ′断面図である。第９図（ａ）において、２０７は絶縁バリヤ、２０６−１，２０６−２，２０６−３は約１．５ミクロン幅のＳｉＯ₂で形成した絶縁帯、２４１，２４２，２４３は絶縁帯２０６で囲んだ電極領域、２４４および２４５は電極領域２４１および２４２上部の保護層に開けた穴である端子である。第９図（ｂ）において、２３１は約４００ミクロン厚さのＳｉ基板、２３２は約２ミクロン厚さの絶縁層、２３３は約１５ミクロン厚さの半導体層、２３４は約５ミクロン厚さの保護層であり、他の符号は（ａ）と同じである。
断面図からわかるように、絶縁層を内層としたシリコンウェーハ上にホトマスクを使用した薄膜プロセスを用いて各領域を作成している。絶縁帯は、ＳｉＯ₂層であり絶縁体である。絶縁帯２０６は、一旦、溝（トレンチ）を掘ってＳｉＯ₂で埋め込む方法、あるいは、上面からの酸素イオン照射で半導体層を絶縁体に変えるなどの方法で形成する。キャパシタは、３つの電極領域２４１，２４２，２４３と２つの絶縁帯２０６−１，２０６−３で構成する。絶縁帯２０６を図示したように帯を折りたたむようにパターン化して電極２４１，２４２と２４３が接する長さを長くすることで小さな半導体面積で効率よく容量値を得るようにしている。ちなみに、この実施例では約１６０ミクロンの正方形で約２ｐＦ、耐圧は直流耐圧試験で１絶縁帯当たり約７５０Ｖの絶縁性能が得られている。端子２４４および２４５間に高電圧を印加するが、絶縁バリヤ２０７の外側からみて、電極領域２４１，２４２を絶縁帯で２重に囲んだパターンになっている。なお、絶縁帯２０６のパターンを形成するに当たっては、鋭角のパターンが生じないように、折りたたむ部分や角部分には、可能な限り円弧パターン（半径２ないし５ミクロン）を用いる。絶縁帯２０６−２の部分は他の回路部分と絶縁分離するために必要である。第９図（ｃ）は、絶縁層１層当たりの厚さを厚くできない場合の構造図で、絶縁層を２層とすることで実効的な耐圧を稼ぐことができる。また、多層構造のＩＣには反りが少なからず見られるが、絶縁層を多層とし各層の厚さを調節することで、応力を分散して反りを軽減する効果もある。
なお、第７図のように絶縁カプラを１列に整列してレイアウトした例を示したが、第１０図に示すように絶縁バリヤの配列は変形可能である。すなわち、第１０図は回線インターフェイスＩＣの他のレイアウト構想であり、同図のように、絶縁カプラを２つずつ直角方向に配列している。回線側回路と端末側回路との間には１５００Ｖｄｃの試験電圧が印加されるが、各々の回路領域は、ＳＯＩ基板上に夫々絶縁帯で囲って配置してあるので、かなり自在なレイアウトが可能である。
但し、領域間の配線及び端子の配列やサイズによって、制約を受ける。なお、このレイアウトの場合、回路領域や端子数にアンバランスがある場合に、効率的な領域配置ができる特徴がある。
次に、第１１図を用いて本発明の絶縁カプラの伝送方式を説明する。第１１図には、ブロック図により、（ａ）から（ｆ）までの各種の伝送方式を示している。絶縁バリヤは、本発明のキャパシタである。本発明の絶縁カプラは、絶縁バリヤを２個使用し、レシーバ側をフローティングとしても正確に信号伝送できるように相補波形で駆動する。入力回路は、電源端子ＶＤＤ１と接地端子ＶＳＳ１とから電源供給を受け、入力端子から受けた信号を絶縁バリヤの一方の端子を駆動する波形に変換して出力する。出力回路は、電源端子ＶＤＤ２と接地端子ＶＳＳ２とから電源供給を受け、絶縁バリヤの反対側の端子に現れる波形を検出し出力信号に変換して出力する。変換波形は、振幅方向のみデジタル化するＰＷＭ（パルスデューティ変換）あるいはＦＭ（電圧−周波数変換）、又は、時間軸方向もデジタル化したデジタル伝送方式など様々な方式を使用することができる。
第１１図（ｂ）は、ＰＷＭ伝送方式の場合を示している。ＰＷＭ方式は、入力回路で、入力したアナログ信号を信号帯域の数十倍以上の一定周期Ｔでサンプリングし、振幅を時間軸方向のデューティ（０Ｖ入力を５０％デューティ）に変換して伝送し、出力回路では、これを検出して、再びデューティを振幅値に変換することで入力波形を再生し、アナログ信号を出力するものである。デューティをアナロダ処理することで、原理的には高い分解能を得ることができる。もちろんデジタル信号を伝送しても良い。
（ｃ）は、本発明のデジタル伝送の場合を示している。デジタル伝送では、伝送波形に同一レベルが続かないように例えばマンチェスタ符号などのような符号変換を施してから、絶縁バリヤを駆動し、出力回路では、これを検出して、逆変換し元のデジタル信号を再生する。この場合は入力デジタル信号の転送周波数に同期して符号変換および逆変換を行う。この方法は振幅方向の変換が少ないので雑音の影響を受け難い特徴がある。
（ｄ）は、ＡＤ変換入力を絶縁バリヤを通じて行う場合を示している。入力回路では、アナログの入力信号をＡＤ変換し、さらに、（ｃ）と同じ符号変換を施してから絶縁バリヤを駆動する。出力回路では、これを検出して、逆符号変換してからデジタル信号を出力する。
（ｅ）は、逆にＤＡ変換出力を絶縁バリヤを通じて行う場合を示している。入力回路では、デジタルの入力信号を（ｃ）と同じ符号変換を施してから絶縁バリヤを駆動する。出力回路では、これを検出して、逆符号変換してからＤＡ変換してアナログ信号を出力する。
（ｆ）は、（ｄ）と（ｅ）とを組み合わせてアナログ信号の入出力をＡＤ変換及びＤＡ変換を用いて実施する場合を示している。（ｄ）から（ｆ）の信号伝送方式は、デジタル信号の接続先をＤＳＰとすることにより、モデムなどの音声信号処理アナログフロントエンド及び回線インターフェイスに好適な構成である。
これらの方式は、本発明によりモノリシックＩＣに集積化することが可能になる。具体的に言えば、上記した容量性絶縁バリヤは、２つの回路の間を結合するための回路であるが、基板との間のストレー容量が大きく、入力回路，出力回路，絶縁バリヤを別々に作成して組み合わせる場合とは大きな違いがある。このため、絶縁バリヤでの伝送効率が数分の一と悪いのである。上記した実施例では、出力回路の初段に増幅回路を配置して後に検出処理，復調処理を行うようにしている。
第１２図は本発明の他の実施例のモデム装置の回路ブロック図である。
第１２図において、２５１は、この実施例の回線インターフェイスＩＣであり、２５２は端末側回路、２５３は絶縁カプラ、２５４回線側回路、２５５は高耐圧回路である。また、端末側回路２５２は、ＤＳＰインターフェイス２５６，モデムデータの出力インターフェイスＳＯＲ２６１，モデムデータの圧縮回路２６２，送信側マルチプレクサ２６３，汎用出力レジスタのマスタレジスタＧＯＲＭ２６２，誤り訂正回路２６５，受信側マルチプレクサ２６６，受信モデムデータの伸長回路２６７，モデムデータの入力インターフェイスＳＩＲ２６８，汎用入力データの誤り訂正回路２６９，汎用入力レジスタのスレーブレジスタＧＩＲＳ２７０からなっており、絶縁バリヤ２５３は、送信パス用絶縁カプラ６−１及び受信パス用絶縁カプラ６−２からなっており、回線側回路２５４は、送信パスは、回線側送信パスのマルチプレクサ２７１，送信モデムデータの伸長回路２７２，ＤＡ変換器２７３，汎用出力信号の誤り訂正回路２７４，スレーブの汎用出力レジスタ２７５，ＡＤ変換器２７６，ＡＤ変換データの圧縮回路２７７，マルチプレクサ２７８，マスタの汎用入力レジスタＧＩＲＭ２７９，入力データの誤り訂正回路２８０，２線／４線変換回路２８１，ＳＷ制御回路２８３からなっており、高耐圧回路２５５は、直流閉結回路２８２及び呼出信号検出回路２８４からなっている。
この回路構成の特徴は、第１にＡＤ変換器及びＤＡ変換器を回線側に配置して、絶縁カプラを通る信号をデジタルデータとしたことにある。このために、後述するように、絶縁バリヤを通す際の耐雑音性能が格段に改善する。また、第２は、ＡＤ変換信号およびＤＡ変換信号を一旦圧縮して絶縁カプラを通すこととし、この空いた部分に制御信号を誤り訂正符号化してはめ込み、絶縁カプラ６を６−１及び６−２の２つと半減していることである。絶縁バリヤを半導体基板上に搭載すると大きな面積を必要とするので、データの圧縮伸長及び誤り訂正などの回路追加部分の面積増加を考慮しても、絶縁カプラの個数が少なくなることは、チップ面積を小さくする上で有利である。さらに、第３は、機能的には図１と殆ど同じであり、高耐圧回路２５５の内部回路，回線側回路２５４における２線／４線変換回路２８１，ＳＷ制御回路２８３はまったく同じ機能である。また、第４は、マルチプレクサ２６６には絶縁カプラ６−２の再生クロック及びＤＳＰからのクロックの両方を入れてタイミング調整をしていることである。１ビットあるいは２ビットのバッファメモリを配置することでタイミングの調整をすることができる。第５は、汎用入出力レジスタＧＯＲ，ＧＩＲが、マスタレジスタの内容をスレーブレジスタに逐次転写していることである。もちろんこの回路の変形として、技術が進歩して絶縁カプラがさらに小さくなった場合に雑音が少なく誤りにくいときには圧縮や、誤り訂正やマルチプレクサを省略しても良い。
次に、第１３図を用いてこの実施例の効果を説明する。
第１３図において、（ａ）は、鋸波形を搬送波に用いた場合、（ｂ）は三角波を搬送波に用いた場合を示しており、両図のように送信信号および受信信号がアナログ信号であっても、絶縁バリヤにはデジタルＰＷＭ信号しか通過せず、ＤＳＰ，モデム処理，絶縁カプラの動作タイミングを同期していることにより、絶縁バリヤでの伝送誤りに最も耐える性能とできる。
第１４図は、回線インターフェイスＩＣを２チップ構成とした場合を示している。第１４図において、２９１は、回線インターフェイスチップ、２９２は端末インターフェイスチップであり、回線インターフェイスチップ２９１には、端子領域２９３，回線側高電圧回路領域２９４，端子領域２９５を配置し、端末インターフェイスチップ２９２には端子領域２９６，回線側低電圧回路領域２９７，絶縁カプラ領域２９８，端末側回路領域２９９，端子領域３００を配置した。回線側高耐圧回路領域２９４には、直流閉結回路及び着信（ＲＩＮＧ）検出回路を配置した。また、端末インターフェイスチップ２９２の回線側低電圧回路領域２９７には２線／４線変換回路，ＯＦＨＫスイッチ（ＳＷ）制御回路及び発信回路を配置した。このようにすることにより、高電圧の回路素子が必要な回線インターフェイスチップ２９１のプロセス条件を絶縁バリヤや低電圧である回路素子の回路と切り離すことにより効率の良いプロセスを選択できる利点がある。また、１つのＩＣチップのサイズを小さくすることでプロセスにおける総合的な歩留まりの影響を低減して、ウエーハ当たりのＩＣチップ取得数を増やす効果もある。また、回線インターフェイスチップは個別部品を用いてディスクリート回路としても良い。このようにすることにより、端末インターフェイスチップにはロジック信号及びモデムの信号レベルの信号だけになり、直接回線と接続する部分がなくなるので、モデム以外の応用など、例えば、多機能電話機の内部回路に用いるなど適用範囲を広げやすい効果が生まれる。
第１５図は、絶縁バリヤの他の実施例の構造図で、（ａ）は１重絶縁、（ｂ）は２重絶縁、（ｃ）は２重絶縁の他の変形した実施例の平面図である。第１５図において、２０７は絶縁バリヤ、２０６−１，２０６−２，２０６−３は絶縁帯、２４１，２４２は絶縁帯２０６で囲んだ電極領域、２４４および２４５は電極領域２４１および２４２上部の保護層に開けた穴である端子、３０１−１及び３０１−２はしきりである。第１５図（ａ）及び（ｂ）は、第９図の実施例同様に絶縁帯に一切の鋭角をもたないパターンの実施例を示している。
第１５図（ａ）のパターンの特徴は、絶縁帯２０６−１および２０６−２の一筆書きで端子２４４，２４５を有する電極領域２４１，２４２を形成したことにあり、このようにすると、Ｔ字状に絶縁帯同士が接続する部分を排除することができ、トレンチ法で溝を埋めるときの効率が良いばかりでなく、電界の集中を軽減する効果がある。第１５図（ｂ）も同様で、このパターンの特徴は、絶縁帯２０６−３および２０６−４の一筆書きで端子２４４，２４５を有する電極２４１，２４２を形成し、これらをそれぞれ、絶縁帯２０６−１，２０６−２でさらに囲んだことにあり、これによって、絶縁帯２０６−１と２０６−３との間、絶縁帯２０６−３と２０６−４との間で形成した中間電極が形成され、このために２倍の耐圧性能を出せる効果がある。第１５図（ｃ）のパターンは、第１５図（ａ）及び第９図の実施例の変形例であり、２つのＴ字部を許せば絶縁帯２０６−３で囲ったことで面積効率の良い絶縁バリヤを実現することができる効果がある。（ａ）（ｂ）の方法は、さらに直列数を増やす場合にも効率よく展開できる。
本発明は、絶縁カプラ単体としても有効であり、これを第１６図を用いて説明する。第１６図は、本発明の絶縁カプラの１実施例の構造図であり、第１６図における絶縁カプラ２０３は、第８図の絶縁カプラ部分に、入力回路用の端子領域２０１および出力回路用の端子領域２０５を設けそれぞの端子を配置したもので、約２ｍｍ平方の大きさである。このようにすることにより超小型のアナログＰＷＭ方式のモノリシック絶縁カプラ部品ができる。これは、もちろん後工程でパッケージに実装して使用するがモノリシックであるので極めて小型なために、計測器のプローブや医療用の各種センサのような応用装置の内部に実装し、これらの装置の小型化，高性能化に貢献することができる。
また、第１７図は、第１６図の２つの絶縁カプラを１チップに搭載する場合のレイアウト構想図である。第１７図において、２０３は２カプラ内蔵１チップ絶縁カプラであり、２０３−１，２０３−２はそれぞれ内蔵する絶縁カプラ１および絶縁カプラ２であり、各々絶縁帯２０６−１および２０６−２で囲んである。このレイアウトの特徴は、（１）各絶縁カプラを絶縁帯６２−１及び６２−２で囲んだこと、及び、（２）電界が集中する絶縁バリヤを整列したことである。このようにすることで、２つの入力と２つの出力間のいずれとの間に対しても絶縁耐圧を確保することができ、絶縁耐圧を維持しながら自由に各回路要素を配置することができる効果がある。また、この構造により、不要な電気回路的な結合を最小とすることができ、応用範囲を広げることができる。
第１８図は、本発明の絶縁カプラのさらに他の実施例であり、絶縁帯によって各々絶縁した入力回路及び出力回路を集積回路化して、セラミックキャパシタを絶縁バリヤと組み合わせて絶縁カプラとする場合の集積回路と絶縁カプラの構造を示している。第１８図において、（ａ）はチップレイアウトの概要であり、（ｂ）はこのＩＣとセラミックキャパシタの回路基板への実装断面図である。第１８図（ａ）において、３０３は絶縁カプラ用ＩＣであり、２０６−１および２０６−２はそれぞれ入力回路領域及び出力回路領域を囲む絶縁帯であり、３０４は外付け絶縁バリヤ、端子領域２０１および２０５はそれぞれ外付け絶縁バリヤ３０４との接続端子Ｃ１−ＯおよびＣ２−Ｏ，Ｃ１−ＩおよびＣ２−Ｉを加えている。その他の符号は第１６図と同じ意味である。
第１８図（ｂ）において３０３は絶縁カプラ用ＩＣ、３０５および３０６はハンダである。３０７は回路基板で、両面に銅箔３０８，３０９，３１０，３１１の回路接続パターンを有し、必要に応じてスルーホール３１２，３１３を設けてある。回路基板３０７は絶縁性を損なわぬ範囲で必要に応じて銅箔を多層にしても構わない。絶縁バリヤ３０４はチップキャパシタであり、回路基板にハンダ３１６，３１７によって表面実装する。このようにすることで、半導体集積回路で比較的大きな面積を占める絶縁バリヤを別チップとして、絶縁カプラの形状寸法は大きくなるが現実的な価格としたり、また、絶縁バリヤのキャパシタ値を積極的に大きくして動作タイミング周波数を自由に選択できる構成法も可能になる。すなわち、キャパシタ値を大きくすることで低周波数特性が向上するので波形伝送しやすくなり、例えば、チャージポンプ回路などにより小さな電力伝達も可能になる利点がある。
以上のように、これらの実施例によれば、半導体集積回路上に無理なく絶縁カプラを形成することが可能であり、集積回路の用途を大きく広げることができる。また、このようにして形成した絶縁カプラは、小型化と低価格化に大きく貢献する効果がある。
第１９図は、本発明のモノリシック回線インターフェイスをカードモデム装置に応用した実施例の概念を示す構造図で、第１９図（ａ）は本発明の実施例、第１９図（ｂ）は従来のカードモデムである。第１９図（ａ）において、４００は本実施例のカードモデム全体を、４０１は本実施例の回路基板を、４０２は本実施例の回線インターフェイスＩＣを、４０３はＡＦＥを、４０４はＤＳＰを、４０５はその他のＩＣを、４０６は回線側コネクタを、４０７はＰＣ側コネクタを、４０８はバリスタを、４０９は高耐圧キャパシタを、４１０はキャパシタを、４１１から４１６はその他の抵抗及びキャパシタ等のチップ部品である。第１９図（ｂ）において、４５０は従来のカードモデム全体を、４５１は、従来の回路基板を、４５２は従来の回線インターフェイスであるライントランスを、４５３はＡＦＥを、４５４はＤＳＰを、４５５はその他のＩＣを、４５６は回線側コネクタを、４５７はＰＣ側コネクタを、４５８はバリスタを、４５９は高耐圧キャパシタを、４６０はキャパシタを、４６１から４６６はその他の抵抗及びキャパシタ等のチップ部品である。この図はカードモデムの断面を模式的に示したもので、比較して明らかなように、従来のカードモデム４５０は、回路基板４５１をくり貫いて、くり貫いた部分にライントランス４５２を配置しているのに対して、本発明の実施例では回線インターフェイスＩＣ４０２を４０２から４０５に示す他のＩＣとほぼ同様に実装できる。このために、回路基板４０１をくり貫く必要がなく経済的である。また、特殊なトランスを使用しないことでも経済的にできる可能性がある。さらに、トランスを省略できることで、更なる小型化の可能性を持っている。
以上説明したように、本実施例によれば、基板が浮動電位のときに、一次回路及び二次回路と基板との間の結合容量を大きくとるか半導体の外で基板と電源との間に大きな容量を接続することによってクロストークの影響を軽減することができる効果がある。
なお、基板を浮動電位にしたときに最も高い耐圧性能が出せるのは、基板と入力回路の間の結合容量と、基板と出力側回路との結合容量とが、等しい値のときである。しかし何らかの条件で、この容量のバランスが取れない場合には、上記した外付け容量によって、クロストーク対策をかねて兼用することができる。なお、この容量としてサージ吸収素子を用いる事も可能であり、この場合、上記した効果のほかにサージ抑圧の効果が得られる。
産業上の利用可能性
本発明によれば、小型で高性能な絶縁カプラ及びモデムインターフェイス回路、及び小型で経済的なモデム装置を実現できる効果がある。

Claims (8)

1. ＳＯＩ基板に埋め込み絶縁層に達する溝を形成し、該溝を絶縁物で埋め込むことによって形成された第１，第２の絶縁帯、これらの絶縁帯でそれぞれ囲われた第１，第２のシリコン領域、これら第１，第２のシリコン領域内に配置された第１，第２の電極、並びに、前記絶縁帯の一部であって、前記第１，第２のシリコン領域に挟まれた前記絶縁帯により形成された静電容量、とを備えた絶縁バリヤと、
   前記ＳＯＩ基板上に、第３の絶縁帯で囲んで形成された入力回路と、
   前記ＳＯＩ基板上に、第４の絶縁帯で囲んで形成された出力回路と、
   前記ＳＯＩ基板上の前記入力回路と出力回路間に一対の相補信号を伝達するように配置・接続された一対の前記絶縁バリヤと、
   これら一対の絶縁バリヤを、それぞれ個別に囲った第５，第６の絶縁帯とを備えたことを特徴とする絶縁カプラ。
2. 請求項１において、前記入力回路に変調回路あるいは符号変換回路を、前記出力回路に復調回路あるいは逆符号変換回路を具えることを特徴とする絶縁カプラ。
3. 請求項２において、前記入力回路にクロック信号が入力され、前記出力回路から該クロック信号と同期したクロック信号が出力されることを特徴とする絶縁カプラ。
4. 請求項３において、前記クロック信号が変調回路あるいは符号変換回路の基準信号として使われることを特徴とする絶縁カプラ。
5. ＳＯＩ基板に埋め込み絶縁層に達する溝を形成し、該溝を絶縁物で埋め込むことによって形成された第１，第２の絶縁帯、これらの絶縁帯でそれぞれ囲われた第１，第２のシリコン領域、これら第１，第２のシリコン領域内に配置された第１，第２の電極、前記第１，第２のシリコン領域間を前記第１，第２の絶縁帯によって区分けされた第３のシリコン領域、並びに、前記絶縁帯の一部であって、前記第１と第３のシリコン領域及び第２と第３のシリコン領域にそれぞれ挟まれた前記絶縁帯により形成された静電容量、とを備えた絶縁バリヤと、
   前記ＳＯＩ基板上に、第３の絶縁帯で囲んで形成された入力回路と、
   前記ＳＯＩ基板上に、第４の絶縁帯で囲んで形成された出力回路と、
   これら入力回路と出力回路間に一対の相補信号を伝達するように配置・接続された一対の前記絶縁バリヤと、
   これら一対の絶縁バリヤをそれぞれ個別に囲った第５，第６の絶縁帯とを備えたことを特徴とする絶縁カプラ。
6. 請求項５において、前記入力回路に変調回路あるいは符号変換回路を、前記出力回路に復調回路あるいは逆符号変換回路を具えることを特徴とする絶縁カプラ。
7. 請求項６において、前記入力回路にクロック信号が入力され、前記出力回路から該クロック信号と同期したクロック信号が出力されることを特徴とする絶縁カプラ。
8. 請求項７において、前記クロック信号が変調回路あるいは符号変換回路の基準信号として使われることを特徴とする絶縁カプラ。

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