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JP5255583B2 - 高電圧絶縁デュアルキャパシタ通信システム - Google Patents

高電圧絶縁デュアルキャパシタ通信システム Download PDF

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Description

［関連出願］
本出願は、引用することにより本明細書の一部をなすものである、２００８年２月１５日に出願された米国特許出願第１２／０３２１６５号（件名「Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｓｏｌａｔｉｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃａｐａｃｉｔｏｒ Ｄｉｇｉｔａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｄｅｖｉｃｅ ａｎｄ Ｃｏｒｒｅｓｐｏｎｄｉｎｇ Ｐａｃｋａｇｅ」）（Ｃｈｏｗ ｅｔ ａｌ．）（以下、「’１６５特許出願」とよぶ）の優先権および他の利益を主張するものであり、その一部継続出願である。
［発明の分野］
本明細書に記載の、本発明のさまざまな実施形態は、デジタル通信の分野に関し、特に、高絶縁破壊電圧特性を示す小型パッケージでデジタル通信データを比較的に高速で送受信する容量結合手段を用いた装置に関する。本明細書に記載の構成要素、装置、システム、および方法は、高電圧絶縁を必要とする高速通信用途での使用が特に有効である。
先行技術において知られている高電圧絶縁通信装置としては、光学式装置や磁気式装置や容量式装置などがある。先行技術による光学式装置は、典型的には、ＬＥＤおよび対応する光ダイオードを用いて光信号を送受信することにより高電圧絶縁を達成し、高い電力レベルを必要とするのが普通であり、複数の通信チャネルが必要な場合には操作上および設計上の制約が大きい。先行技術による磁気式装置は、典型的には、対向する誘導結合コイルを用いて高電圧絶縁を達成し、やはり高い電力レベルを必要とするのが普通であり（特に、高いデータレートが必要な場合）、典型的には、少なくとも３つの独立した集積回路またはチップを使用する必要があり、電磁妨害（「ＥＭＩ」）を受けやすい。先行技術による容量式装置は、典型的には、送信電極および受信電極の複数のペアを用いて高電圧絶縁を達成する。ここで、たとえば、第１の電極ペアは、データの送信および受信に用い、第２の電極ペアは、送信信号のリフレッシュまたは維持に用いる。
必要とされているのは、小型であり、消費電力が少なく、比較的高いデータレートでデータを伝達することが可能であり、高電圧絶縁破壊性能が向上し、低コストで製造可能な高電圧絶縁通信装置である。
いくつかの実施形態では、高電圧絶縁デュアルキャパシタ通信システムを提供し、このシステムは、距離ｄｔｘを隔てて、少なくとも第１の導電性金属化層に配置された、少なくとも第１および第２の通信駆動電極（駆動電極）を含む第１のキャパシタを有する送信機であって、第１および第２の駆動電極は、それらの間に第１の容量Ｃｔｘを有し、第１の導電性接地面が、垂直方向に、第１の電気的絶縁層の分だけ、第１および第２の駆動電極から離され、第１の駆動電極は、第１のノードを介して駆動入力と動作可能に結合され、駆動回路が、駆動入力と動作可能に結合され、第１のキャパシタを介して通信駆動信号を送信するように構成されている、送信機と、距離ｄｒｘを隔てて、少なくとも第２の導電性金属化層に配置された、少なくとも第１および第２の通信センス電極（センス電極）を含む第２のキャパシタを有する受信機であって、第１および第２のセンス電極は、それらの間に第２の容量Ｃｒｘを有し、第２の導電性接地面が、垂直方向に、第２の電気的絶縁層の分だけ、第１および第２のセンス電極から離され、第２のセンス電極は、第２のノードを介してセンス出力と動作可能に結合され、受信回路が、センス出力と動作可能に結合され、第２のキャパシタによって受信された通信駆動信号を受信するように構成されている、受信機と、を含んでなり、送信機の第１のキャパシタおよび受信機の第２のキャパシタは、電気的に直列に接続されて、それらの間に配置された電気的接続を介して通信駆動信号が転送されることを可能にし、第１および第２のキャパシタは、送信機と受信機との間にガルバニック絶縁を与えるように構成され、このシステムの高電圧絶縁距離は、距離ｄｔｘおよびｄｒｘの和によって定義され、第１のノードと第２のノードとの間に発生した電圧が、第１のキャパシタと第２のキャパシタとの間で分担および分配される。
別のいくつかの実施形態では、高電圧絶縁デュアルキャパシタ通信システムを作成する方法を提供し、この方法は、距離ｄｔｘを隔てて、少なくとも第１の導電性金属化層に配置された、少なくとも第１および第２の通信駆動電極（駆動電極）を含む第１のキャパシタを有する送信機を提供するステップであって、第１および第２の駆動電極は、それらの間に第１の容量Ｃｔｘを有し、第１の導電性接地面が、垂直方向に、第１の電気的絶縁層の分だけ、第１および第２の駆動電極から離され、第１の駆動電極は、第１のノードを介して駆動入力と動作可能に結合され、駆動回路が、駆動入力と動作可能に結合され、第１のキャパシタを介して通信駆動信号を送信するように構成されている、送信機を提供するステップと、距離ｄｒｘを隔てて、少なくとも第２の導電性金属化層に配置された、少なくとも第１および第２の通信センス電極（センス電極）を含む第２のキャパシタを有する受信機を提供するステップであって、第１および第２のセンス電極は、それらの間に第２の容量Ｃｒｘを有し、第２の導電性接地面が、垂直方向に、第２の電気的絶縁層の分だけ、第１および第２のセンス電極から離され、第２のセンス電極は、第２のノードを介してセンス出力と動作可能に結合され、受信回路が、センス出力と動作可能に結合され、第２のキャパシタによって受信された通信駆動信号を受信するように構成されている、受信機を提供するステップと、を含んでなり、送信機の第１のキャパシタおよび受信機の第２のキャパシタは、電気的に直列に接続されて、それらの間に配置された電気的接続を介して通信駆動信号が転送されることを可能にし、第１および第２のキャパシタは、送信機と受信機との間にガルバニック絶縁を与えるように構成され、このシステムの高電圧絶縁距離は、距離ｄｔｘおよびｄｒｘの和によって定義され、第１のノードと第２のノードとの間に発生した電圧が、第１のキャパシタと第２のキャパシタとの間で分担および分配される。
当業者が本明細書および図面を読んで理解することにより、さらなる実施形態が本明細書において開示されるか、または、さらなる実施形態が自明となるであろう。
以下に続く明細書、図面、および請求項の記載から、本発明のさまざまな実施形態の様々な態様が明らかになるであろう。
水平方向および垂直方向のキャパシタ構造を示す図である。 同一平面内の駆動電極およびセンス電極が単一面に配置された高電圧絶縁デュアルキャパシタ通信システムの概略実施形態を示す図である。 高電圧絶縁デュアルキャパシタ通信システムの一実施形態のブロック図である。 高電圧絶縁デュアルキャパシタ通信システムの別の実施形態のブロック図である。 高電圧絶縁デュアルキャパシタ通信システムのさらに別の実施形態のブロック図である。 高電圧絶縁デュアルキャパシタ通信システムのさらに別の実施形態のブロック図である。 高電圧絶縁半導体通信装置のドライバ回路および受信回路の機能ブロック図の一実施形態を示す図である。 データ出力信号がデフォルトのハイ状態になる場合の、図７の回路によって生成される波形を示す図である。 データ出力信号がデフォルトのロー状態になる場合の、図７の回路によって生成される波形を示す図である。
図面は、必ずしも原寸に比例していない。特に断らない限り、全図面を通して、類似の参照符号は、類似の構成要素またはステップを参照している。
本発明のさまざまな実施形態では、デュアルキャパシタ通信システムを提供する。
高電圧絶縁破壊性能が低くなる代わりに高い信号結合効率を達成することが可能な、垂直方向に積層されたキャパシタ構造を用いることにより、通信装置内にオンチップ高電圧絶縁を設けることが可能である。これに対し、そのような通信装置内で同一平面内の水平キャパシタ構造を用いることは、信号結合効率と高電圧絶縁破壊性能とのよりよいトレードオフが可能なことを含めて、積層された垂直キャパシタ構造を用いることより、ある程度有利である。送信機内の第１のキャパシタと受信機内の第２のキャパシタとを電気的に直列に接続した結合ハイブリッド構造を用いれば、信号結合効率と高電圧絶縁破壊性能とを同時に最適化することが可能である。一実施形態では、そのようなハイブリッド構造に必要なレベルのガルバニック絶縁を与えることが可能な、好適な回路を用いて、第１および第２のキャパシタを別々のＩＣダイス上に実装する。特に好ましい実施形態では、第１のキャパシタは、垂直方向に積層された駆動電極を含み、第２のキャパシタは、単一水平面内に配置された同一平面内センス電極を含む。これらについて、以下で詳述する。
図１は、同一平面内水平キャパシタ構造１０および積層された垂直キャパシタ構造１５を示す。同一平面内水平キャパシタ構造１０においては、電極Ａと電極Ｃとが、距離ｄで隔てられ、それらの間の容量Ｃ１で特徴付けられ、電極Ｃと接地面基板Ｄとが、距離ｄで隔てられ、寄生容量Ｃｐ１で特徴付けられている。垂直キャパシタ構造１５においては、電極Ａと電極Ｂとが、距離ｄ１で隔てられ、それらの間の容量Ｃ２で特徴付けられ、電極Ｂと接地面基板Ｄとが、距離ｄ２で隔てられ、寄生容量Ｃｐ２で特徴付けられている。図１に示すように、電極Ａ、Ｂ、およびＣの幅、高さ、および長さはすべて等しくｋであり、これによって、以下で説明する式（１）〜（６）の導出が簡略化されている。電極ＡおよびＣは、水平キャパシタ構造１０の上部金属層に形成され、電極Ｂは、垂直キャパシタ構造１５の下部金属層に形成されている。図１に示した水平キャパシタ構造１０および垂直キャパシタ構造１５においては、容量は、電極Ａ、Ｂ、およびＣによって与えられる表面積からのみ発生し、端部の容量はゼロであるものとする。
上述の仮定によれば、容量Ｃ１およびＣ２、寄生容量Ｃｐ１およびＣｐ２、結合効率Ｃ１ｅｆｆおよびＣ２ｅｆｆは、以下のように計算可能である。
Ｃ１＝εｋ２／ｄ 式（１）
Ｃｐ１＝εｋ２／ｄ 式（２）
Ｃ１ｅｆｆ＝Ｃ１／（Ｃ１＋Ｃｐ１）＝１／２ 式（３）
Ｃ２＝εｋ２／ｄ１ 式（４）
Ｃｐ２＝εｋ２／ｄ２ 式（５）
Ｃ２ｅｆｆ＝Ｃ２／（Ｃ２＋Ｃｐ２）＝ｄ２／（ｄ１＋ｄ２） 式（６）
ただし、εは、電極Ａ、Ｂ、およびＣの間、ならびにそれらの電極と基板Ｄとの間に配置された誘電材料の誘電率である。なお、図１に示したキャパシタ構造１０および１５において、電極Ａは駆動電極であり、電極ＢおよびＣはセンス電極である。
上式（６）を参照すると、ｄ１＝ｄ２であれば、Ｃ２ｅｆｆ＝１／２であることがわかる。これは、Ｃ１ｅｆｆで与えられる結合効率と同じである。一方、結合効率がＣ２ｅｆｆである電極Ａと電極Ｂとの間の絶縁破壊電圧は、結合効率がＣ１ｅｆｆである電極Ａと電極Ｃとの間の絶縁破壊電圧より低い。これは、ｄ１がｄより小さいためである。
引き続き上式（６）を参照すると、ｄ１＜ｄ２であれば、Ｃ２ｅｆｆ＞１／２であることがわかる。これは、Ｃ１ｅｆｆで与えられる結合効率より高い。一方、この場合の、結合効率がＣ２ｅｆｆである電極Ａと電極Ｂとの間の絶縁破壊電圧は、結合効率がＣ１ｅｆｆである電極Ａと電極Ｃとの間の絶縁破壊電圧より一層低くなる。これは、ｄ１がｄよりかなり小さいためである。
さらに上式（６）を参照すると、ｄ１＞ｄ２であれば、Ｃ２ｅｆｆ＜１／２であることがわかる。これは、Ｃ１ｅｆｆで与えられる結合効率より低い。結合効率がＣ２ｅｆｆである電極Ａと電極Ｂとの間の絶縁破壊電圧は上記の２つのケースより良好であるが、それでも、結合効率がＣ１ｅｆｆである電極Ａと電極Ｃとの間の絶縁破壊電圧より低い。これは、ｄ１がｄより小さいためである。
上述の計算が示すように、高電圧絶縁半導体デジタル通信装置のキャパシタ設計では、結合効率、寄生容量、絶縁破壊電圧、形状、その他の要因の間で様々なトレードオフを行うことが必要である。これに関して判明していることとして、図１に示した水平キャパシタ構造１０は、図１の垂直キャパシタ構造１５と比較して、高電圧絶縁、高絶縁破壊電圧、および良好な結合効率が必要な装置において最良の全体性能特性を与える。さらに、図１の水平キャパシタ構造１０では、水平キャパシタ構造１０の上部金属層の電極ＡおよびＣの厚さが増すと、結合効率Ｃ１ｅｆｆが高くなる。これは、電極ＡおよびＣの厚さが増すことによって容量Ｃ１が増える一方、寄生容量Ｃｐ１は一定のままのためである。図１に示すように、電極ＡおよびＣは同一水平面内に配置されているため、電極Ａと電極Ｃとの間、または電極Ａと接地面基板Ｄとの間の絶縁破壊電圧は、常に、電極Ａと電極Ｂとの間の絶縁破壊電圧より高い。したがって、本発明の高電圧絶縁半導体通信装置の一実施形態では、同一平面内センス電極および同一平面内駆動電極が単一の水平方向平面内に配置され、高絶縁破壊電圧を維持しながら、結合効率が向上している。このような高い結合効率は、回路性能の向上、パッケージまたはチップ面積の縮小、消費電力の低減、およびデータ送信速度の高速化に直接つながる。
次に、図２〜図６は、高電圧絶縁デュアルキャパシタ通信システム１０のさまざまな実施形態を示す。これらの実施形態はすべて、以下の構成要素および機能を共通に有する。第１のキャパシタ２２を有する送信機２０が設けられ、第１のキャパシタ２２は、距離ｄｔｘを隔てて、少なくとも、第１の導電性金属化層２４に配置された、少なくとも第１の通信駆動電極２１および第２の通信駆動電極２３を含んでいる。第１の駆動電極２１および第２の駆動電極２３は、それらの間に第１の容量Ｃｔｘを有し、第１の導電性接地面２９が、垂直方向に、第１の電気的絶縁層２５の分だけ、第１の駆動電極２１および第２の駆動電極２３から離されている。第１の駆動電極２１は、第１のノード２７を介して駆動入力２６と動作可能に結合され、駆動回路２８が、駆動入力２６と動作可能に結合され、第１のキャパシタ２２を介して通信駆動信号を送信するように構成されている。
受信機４０が第２のキャパシタ４２を有し、第１のキャパシタ４２は、距離ｄｒｘを隔てて、少なくとも、第２の導電性金属化層４４に配置された、少なくとも第１の通信センス電極４１および第２の通信センス電極４３を含んでいる。第１の通信センス電極４１および第２の通信センス電極４３は、それらの間に第２の容量Ｃｒｘを有し、第２の導電性接地面４９が、垂直方向に、第２の電気的絶縁層４５の分だけ、第１のセンス電極４１および第２のセンス電極４３から離されている。第２のセンス電極４３は、第２のノード４７を介してセンス出力４６と動作可能に結合されている。受信回路４８が、センス出力４６と動作可能に結合され、第２のキャパシタ４２によって受信された通信駆動信号を受信するように構成されている。
送信機２０の第１のキャパシタ２２および受信機４０の第２のキャパシタ４２は、電気的に直列に接続されて、それらの間に配置された電気的接続３０を介して通信駆動信号が転送されることを可能にしている。第１のキャパシタ２２および第２のキャパシタ４２は、送信機２０と受信機４０との間にガルバニック絶縁を与えるように構成され、このシステムの高電圧絶縁距離は、距離ｄｔｘおよびｄｒｘの和によって定義される。第１のノード２７と第２のノード４７との間に発生した電圧が、第１のキャパシタ２２と第２のキャパシタ４２との間で分担および分配される。
図１に示したキャパシタ構造に関する上述の説明および解析から明らかであるように、高電圧容量絶縁体の高電圧絶縁破壊性能は、部分的には、所与の製造工程に関連する固定パラメータである距離ｄによって決まる。この物理的制限を克服すること、ならびに、絶縁キャパシタの高電圧絶縁破壊レベルをさらに高めることのために、本明細書に記載のさまざまな実施形態は、送信機内の第１のキャパシタと受信機内の第２のキャパシタとを直列接続することによってオンチップ高電圧絶縁を実現するために、これまでにない構成のデュアルキャパシタを提供する。
図２は、そのような実施形態の１つを示し、ここでは、第１のキャパシタ２２および第２のキャパシタ４２が、電気的に直列に接続され、送信機２０内および受信機４０内にそれぞれ配置され、水平面２４に配列された駆動電極２１および２３と、水平面４４に配列されたセンス電極４１および４３とをそれぞれ含んでいる。図２に示すように、送信機２０（Ｔｘ）内に第１のキャパシタ２２（Ｃｔｘ）が設けられ、受信機４０（Ｒｘ）内に第２のキャパシタ４２（Ｃｒｘ）が設けられている。システム１０全体の容量は、第１のキャパシタ２２と第２のキャパシタ４２との間で分担され、図示したように、各キャパシタは、少なくとも２つの電極（第１のキャパシタ２２の駆動電極２１および２３、ならびに第２のキャパシタ４２のセンス電極４１および電極４３）を含んでいる（なお、個々の用途に応じて任意にこれ以外の数の駆動電極およびセンス電極を用いてもよい）。これらの電極または金属層と接地面２９および４９との間の寄生容量を、Ｃｔｐ１、Ｃｔｐ２、Ｃｒｐ１、およびＣｒｐ２で表している。図２に示した距離ｄは、第１のキャパシタ２２および第２のキャパシタ４２のそれぞれの底面から基板接地面までの距離である。距離ｄｔｘは、送信機２０の駆動電極２１および２３の間の距離を表し、距離ｄｒｘは、受信機４０のセンス電極４１および４３の間の距離を表している。第１のキャパシタ２２および第２のキャパシタ４２の上部プレート同士は、（一実施形態ではボンドワイヤである）電気的接続３０によって電気的に接続されている。
一実施形態では、送信機２０および受信機４０は、集積回路（ＩＣ）に組み込まれ、好適なパッケージ材料で封入またはオーバーモールドされる。送信機２０および受信機４０は、それぞれに関連付けられた別々の接地電位を有しているため、第１のキャパシタ２２および第２のキャパシタ４２は、回路２０と回路４０との間のガルバニック絶縁体を形成している。システム１０の全体の高電圧絶縁距離は、ｄｔｘとｄｒｘの和によって定義される。結果として、図２〜図６に示した、システム１０の各実施形態の高電圧絶縁距離は、単一キャパシタの距離ｄに限定されない。さらに、送信機ノードＡ１（第１のノード２７）と受信機ノードＢ１（第２のノード４７）との間に印加された高電圧は、第１のキャパシタ２２および第２のキャパシタ４２の両方の両端に分配されて発生する。絶縁破壊電圧ストレスが２つのキャパシタおよび２つの装置２０および４０の間で分担されるため、図２〜図６に示したデュアルキャパシタシステム１０は、他の方式の同等のシングルキャパシタシステムより高い絶縁破壊電圧レベルを提供することが可能である。
引き続き図２を参照すると、Ａ１にある送信機ノード（第１のノード２７）とＢ１にある受信機ノード（第２のノード４７）との間の信号結合効率は、以下のように計算できる。ノードＢ１′と接地との間の等価容量は、次式で与えられる。
ＣＢ１′＝Ｃｔｐ２＋Ｃｒｐ１＋（Ｃｒｘ＊Ｃｒｐ２）／（Ｃｒｘ＋Ｃｒｐ２） 式（７）
ノードＢ１′とノードＡ１との間の結合効率は、次式で定義される。
Ｃｅｆｆ−Ｂ１′／Ａ１＝Ｃｔｘ／（Ｃｔｘ＋ＣＢ１′） 式（８）
ノードＢ１とノードＢ１′との間の結合効率は、次式で定義される。
Ｃｅｆｆ−Ｂ１／Ｂ１′＝Ｃｒｘ／（Ｃｒｘ＋Ｃｒｐ２） 式（９）
式（７）〜式（９）をまとめると、ノードＡ１とノードＢ１との間の結合効率は、次式のように得られる。
Ｃｅｆｆ−Ｂ１／Ａ１＝Ｃｅｆｆ−Ｂ１′／Ａ１＊Ｃｅｆｆ−Ｂ１／Ｂ１′＝
Ｃｔｘ＊Ｃｒｘ／［（Ｃｔｘ＋Ｃｔｐ２＋Ｃｒｐ１）＊（Ｃｒｘ＋Ｃｒｐ２）＋Ｃｒｘ＊Ｃｒｐ２］ 式（１０）
なお、送信機２０の第１のキャパシタ２２および受信機４０の第２のキャパシタ４２の各電極は、垂直方向に並べたり、互いに積層したりしてよく、または、水平方向に、互いに同一平面内に並べてもよい。したがって、デュアルキャパシタシステム１０の駆動電極およびセンス電極は、次の４通りの構成で実現可能である。
（ａ）送信機２０が、垂直方向に積層された駆動電極２１および２３を有し、受信機４０が、垂直方向に積層されたセンス電極４１および４３を有する（図３を参照）。
（ｂ）送信機２０が、垂直方向に積層された駆動電極２１および２３を有し、受信機４０が、水平方向を向いた同一平面内センス電極４１および４３を有する（図４を参照）。
（ｃ）送信機２０が、水平方向を向いた同一平面内駆動電極２１および２３を有し、受信機４０が、垂直方向に積層されたセンス電極４１および４３を有する（図５を参照）。
（ｄ）送信機２０が、水平方向を向いた同一平面内駆動電極２１および２３を有し、受信機４０が、水平方向を向いた同一平面内センス電極４１および４３を有する（図６を参照）。
次に図３は、垂直方向に積層された駆動電極２１および２３を有する送信機２０と、垂直方向に積層されたセンス電極４１および４３を有する受信機４０と、を含む実施形態を示す。図３に示したシステム１０の信号結合特性および電圧絶縁破壊特性を評価するために、以下の計算を行う。すなわち、式（１０）にＣｔｐ２＝０およびＣｒｐ１＝０を代入すると、次式が得られる。
Ｃｅｆｆ−Ｂ１／Ａ１＝Ｃｔｘ＊Ｃｒｘ／［Ｃｔｘ＊（Ｃｒｘ＋Ｃｒｐ２）＋Ｃｒｘ＊Ｃｒｐ２］ 式（１１）
上述の、単一キャパシタシステムの解析から、垂直方向に積層されたキャパシタ構造では、高電圧絶縁破壊レベルと結合効率との間の最適なトレードオフは、電極間距離がｄ／２に等しい場合に得られることがわかった。これに対し、水平方向の同一平面内キャパシタ構造では、高電圧絶縁破壊レベルと結合効率との間の最適なトレードオフは、電極間距離がｄに等しい場合に得られる。したがって、図３のデュアルキャパシタシステム１０の最適な高電圧絶縁距離は、次式で与えられる。
Ｄｉｓｏ＝ｄｔｘ＋ｄｒｘ＝ｄ／２＋ｄ／２＝ｄ 式（１２）
解析を簡略化するために、センス電極および駆動電極が金属の立方体であって、その各辺の寸法がｋであるとする。端部の容量を無視すると、容量Ｃｔｘ、Ｃｔｐ１、Ｃｒｘ、およびＣｒｐ２はすべて等しくなる。結果として、図３に示したシステム１０の実施形態の式（１１）は、次式に簡略化できる。
Ｃｅｆｆ−Ｂ１／Ａ１＝１／３ 式（１３）
次に図４は、垂直方向に積層された駆動電極２１および２３を有する送信機２０と、水平方向を向いた同一平面内センス電極４１および４３を有する受信機４０と、を含む実施形態を示す。図４に示したシステム１０の信号結合特性および電圧絶縁破壊特性を評価するために、以下の計算を行う。すなわち、式（１０）にＣｔｐ２＝０を代入すると、次式が得られる。
Ｃｅｆｆ−Ｂ１／Ａ１＝Ｃｔｘ＊Ｃｒｘ／［（Ｃｔｘ＋Ｃｒｐ１）＊（Ｃｒｘ＋Ｃｒｐ２）＋Ｃｒｘ＊Ｃｒｐ２］ 式（１４）
図３に関して既に適用したものと同種の解析を行うと、図４のデュアルキャパシタシステム１０の最適な高電圧絶縁距離は、次式で与えられる。
Ｄｉｓｏ＝ｄ／２＋ｄ＝１．５・ｄ 式（１５）
図４で表されるケースにおいて、Ｃｔｘ＝Ｃｔｐ１、ならびにＣｒｘ＝Ｃｒｐ１＝Ｃｒｐ２＝１／２・Ｃｔｘとして、簡略化すると、次式が得られる。
Ｃｅｆｆ−Ｂ１／Ａ１＝２／７ 式（１６）
次に図５は、水平方向を向いた同一平面内駆動電極２１および２３を有する送信機２０と、垂直方向に積層されたセンス電極４１および４３を有する受信機４０と、を含む実施形態を示す。図５に示したシステム１０の信号結合特性および電圧絶縁破壊特性を評価するために、以下の計算を行う。すなわち、式（１０）にＣｒｐ１＝０を代入すると、次式が得られる。
Ｃｅｆｆ−Ｂ１／Ａ１＝Ｃｔｘ＊Ｃｒｘ／［（Ｃｔｘ＋Ｃｔｐ２）＊（Ｃｒｘ＋Ｃｒｐ２）＋Ｃｒｘ＊Ｃｒｐ２］ 式（１７）
最適な高電圧絶縁距離は、次式で与えられる。
Ｄｉｓｏ＝ｄ＋ｄ／２＝１．５・ｄ 式（１８）
図５で表されるケースにおいて、Ｃｔｘ＝Ｃｔｐ１＝Ｃｔｐ２、ならびにＣｒｘ＝Ｃｒｐ２＝２・Ｃｔｘとして、簡略化すると、次式が得られる。
Ｃｅｆｆ−Ｂ１／Ａ１＝１／６ 式（１９）
次に図６は、水平方向を向いた同一平面内駆動電極２１および２３を有する送信機２０と、水平方向を向いた同一平面内センス電極４１および４３を有する受信機４０と、を含む実施形態を示す。図６に示したシステム１０の信号結合特性および電圧絶縁破壊特性を評価するために、以下の計算を行う。結合効率は式（１０）で与えられる（ここでは、明確さのために繰り返している）。
Ｃｅｆｆ−Ｂ１／Ａ１＝Ｃｔｘ＊Ｃｒｘ／［（Ｃｔｘ＋Ｃｔｐ２＋Ｃｒｐ１）＊（Ｃｒｘ＋Ｃｒｐ２）＋Ｃｒｘ＊Ｃｒｐ２］ 式（２０）
最適な高電圧絶縁距離は、次式で与えられる。
Ｄｉｓｏ＝ｄ＋ｄ＝２・ｄ 式（２１）
図６で表されるケースにおいて、Ｃｔｘ＝Ｃｔｐ１＝Ｃｔｐ２＝Ｃｒｘ＝Ｃｒｐ１＝Ｃｒｐ２として、簡略化すると、次式が得られる。
Ｃｅｆｆ−Ｂ１／Ａ１＝１／７ 式（２２）
以上からわかるように、図４および図５に示したシステム１０については、同じ絶縁距離に対して、結合効率は、図４のシステム１０のほうが図５のシステム１０より高い。図３および図４に示したシステム１０については、絶縁距離は、図４のシステム１０のほうが図３のシステム１０より５０％長いが、結合効率も、図４のシステム１０は、図３のシステム１０より１４％低いに過ぎない。図４および図６のシステム１０については、絶縁距離は、図４のシステム１０のほうが図６のシステム１０より２５％短いが、図４のシステム１０の結合効率は、図６のシステム１０の２倍である。以上、図３〜図６の４つの異なるデュアルキャパシタシステム１０を比較した結果、図４に示した構成が、絶縁距離と結合効率の両方をうまく満足させ、したがって、ガルバニック絶縁と高速信号転送用途に関して特に好ましい実施形態を表していることがわかった。
送信機２０内の垂直方向に積層された電極２１および２３と、受信機４０内の水平方向の同一平面内電極４１および４３とを結合することは、高電圧絶縁および信号転送媒体において垂直方向に積層された電極または水平方向の同一平面内電極だけを用いる従来の方法にくらべて、いくつかの重要な利点をもたらす。たとえば、デュアルキャパシタ構造の高電圧絶縁破壊性能は、垂直方向に積層された電極だけを有するキャパシタ、あるいは、水平方向を向いた同一平面内電極だけを有するキャパシタより高い。送信機２０の第１のキャパシタ２２の垂直方向に積層された電極２１および２３と、受信機４０の第２のキャパシタ４２の水平方向を向いた同一平面内電極４１および４３とが電気的に直列に接続されたハイブリッド構造が、高電圧絶縁破壊性能および信号結合効率の最適化を保証する。
垂直方向に積層された駆動電極２１および２３の上部プレートは、送信機２０の電極２３と受信機４０の電極４１とをワイヤまたは接続３０でつなぐためのボンドパッドを兼ねることも可能である。これにより、垂直方向に積層されたキャパシタと水平方向を向いた同一平面内キャパシタとを結合するために新たに面積またはスペースを費やすことが不要になる。
送信機２０では、電極２３の上部金属層を上部プレートとして用いることが可能である。たとえば、５つの金属層のプロセスでは、５番目の層を上部プレートとして用いることが可能である。下部プレートは、上部金属層の下に配置されたどの金属層であってもよい。たとえば、５つの金属層のプロセスでは、金属層１、２、３、および４のどの層でも下部プレートとして用いることが可能である。上部プレートと下部プレートとの離隔距離によって、垂直方向の絶縁距離が決まる。下部プレートが、低インピーダンスノードである、送信機のドライバ回路で駆動されるため、下部プレートから接地面までの寄生容量は、信号送信を劣化させない。したがって、各金属プレートのそれぞれの表面積によって、垂直方向の容量または結合効率が決まる。このことは、２つの重要な設計パラメータ、すなわち、高電圧絶縁破壊性能と結合効率とが、設計上の制約および他の要検討事項に関して互いに切り離されることを保証する。
受信機４０では、同一平面内の第２のキャパシタ４２を、上部金属層のみで構築することが可能である。これは、寄生容量が、上部金属層と接地面との間で最も顕著であるためである。上部金属層と接地面との間の距離は、下部金属層と接地面との間の距離より長いため、同一平面内の第２のキャパシタ４２の寄生容量は、実質的に最小化される。受信機４０の入力ノード４７が、ノイズおよび寄生負荷に敏感な高インピーダンスノードであるため、システム１０の受信機側の寄生容量を最小にすることは重要である。
一実施形態では、駆動電極２１および２３ならびにセンス電極４１および４３の間の第１の絶縁破壊電圧が、約１分間にわたって印加された場合に約２０００ボルトＲＭＳを超えるか、約１分間にわたって印加された場合に約２５００ボルトＲＭＳを超えるか、約１分間にわたって印加された場合に約３０００ボルトＲＭＳを超えるか、約１分間にわたって印加された場合に約４０００ボルトＲＭＳを超えるか、約１分間にわたって印加された場合に約５０００ボルトＲＭＳを超えるか、約１分間にわたって印加された場合に約６０００ボルトＲＭＳを超える。
第１の絶縁破壊電圧は、駆動電極２１および２３と接地面２９との間、またはセンス電極４１および４３と接地面４９との間の第２の絶縁破壊電圧より大きいか等しくてもよい。ＵＬ（ＵＮＤＥＲＷＲＩＴＥＲＳ ＬＡＢＯＲＡＴＯＲＩＥＳ（登録商標））規格１５７７によれば、装置の絶縁性能または機能の一次試験は、絶縁破壊を起こすことなく高電圧の印加に耐える、装置の能力である。ＵＬ１５７７で指定された試験では、装置の入力端子と出力端子との間に電圧（交流電圧（ＲＭＳ）または直流電圧）を１分間印加する試験を行う。そのような試験条件下では、約２５００Ｖｒｍｓから約５０００Ｖｒｍｓの範囲の定格電圧が特に望ましい。
駆動電極およびセンス電圧２１、２３、４１、および４３は、導電性の金属、合金、または金属混合物で形成されることが好ましい。駆動電極およびセンス電圧２１、２３、４１、および４３の形成に用いる金属、合金、または金属混合物は、同じであってもよく、互いに異なってもよく、金、銀、銅、タングステン、スズ、アルミニウム、およびアルミニウム銅のうちの任意の１つまたは複数を含んでよい。好ましい実施形態では、駆動電極２１および２３、ならびにセンス（受信）電極４１および４３は、当業者には周知のＣＭＯＳ金属堆積手法を用いて形成され、電極間間隔ｄｔｘおよびｄｒｘは、たとえば、高密度プラズマエッチング手法を用いて、隣接電極間の金属を制御可能にエッチング除去し、その後、電極間間隔ｄｔｘおよびｄｒｘで定義されたスペースを、半導体誘電材料、シリコン酸化物、シリコン窒化物、および／または厚膜酸化物のうちの１以上のもので埋めることによって、与えられる。なお、半導体誘電材料内にボイドは形成されず、金属層は、エッチングプロセスの間に異方的にエッチング除去される。システム１０の組み立て時に、よく知られた高密度プラズマ（「ＨＤＰ」）、テトラエチルオルトシリケート（「ＴＥＯＳ」）、およびプラズマ強化シリコン窒化物（「ＰＥＳＮ」）の各パッシベーション手法を有利に用いることも可能である。
電気的絶縁層２５および４５は、従来のＣＭＯＳ技術と、半導体誘電材料、シリコン酸化物、シリコン窒化物、および／または厚膜酸化物のうちの１以上の材料とを用いて形成可能である。下方にある接地面２９および４９は、やはり、よく知られたＣＭＯＳ技術により形成されることが好ましく、導電性であり、一実施形態では、シリコンなどの半導体誘電材料から形成される。
なお、さまざまな実施形態は、ＣＭＯＳ技術に限定されないことに留意されたい。それ以外の技術（バイポーラＣＭＯＳプロセス、バイポーラ−ＣＭＯＳ−ＤＭＯＳ（ＢＣＤ）混在プロセスなど）も想定され、実際、電極２１、２３、４１、および４３、絶縁層２５および４５、ならびに接地面２９および４９を形成するために用いることが可能な、他の任意の好適な半導体組み立て技術が想定されている。さらに、装置２０および４０、ならびにシステム１０は、ポリイミド、プラスチック、または他の任意の好適なパッケージ材料またはモールド材料で、少なくとも部分的に封入されることが可能であることにも留意されたい。
図７は、高電圧絶縁デュアルキャパシタ通信システム１０の送信機２０および受信機４０に対応する送信回路８０および受信回路９０の機能ブロック図の一実施形態を示す。図７では、入力通信信号がドライバ回路８０の入力Ｄｉｎ７９に供給され、これらの信号は、入力フィルタ回路８２でフィルタリングされ、ドライバウォッチドッグ８４から供給される出力に応じて合計され、第１のキャパシタ２２を通り、ワイヤボンド３０を通って境界８８を横切り、第２のキャパシタ４２へ送信される。ドライバ回路８６は、境界８８を横切って受信回路９０に向かう通信信号の送信を駆動する。ＣＭＲ回路９２の出力は、利得増幅器回路９３に転送され、利得増幅器回路９３は、比較器／ＲＳフリップフロップ９４および９５に出力を供給し、比較器／ＲＳフリップフロップ９４および９５の出力は、遅延フィルタ回路９６に転送される。受信回路９０の最終的な出力信号は、Ｒｏｕｔ１０１において、出力バッファ９９から供給される。
図７に示した実施形態では、ドライバ回路８０および受信回路９０は完全な差動構成で動作し、これは、信号経路に存在する可能性のある不要なコモンモード信号（ノイズなど）を除去できる点で有利である。図７に示した実施形態は、高いコモンモード除去性能を達成している。ドライバ回路８０で発生した入力信号は、信号遷移として、絶縁境界８８を横切って送信され、好ましい実施形態では、完全に差動で第１のキャパシタ２２を通って送信され、受信回路９０によって復号される（絶縁境界８８は、機能面で見れば、隣接する駆動電極とセンス電極との間の配置された（図７では明示的に図示されていない）電気的絶縁材料を含んでいる）。第２のキャパシタ４２においてセンス電極によって受信された完全差動信号は、コモンモード除去（「ＣＭＲ」）抵抗９８ａおよび９８ｂを介してＣＭＲ回路９２に転送される。図７に示した実施形態では、ＣＭＲ回路９２は、キャパシタ２２および４２からの完全差動入力のコモンモードレベルを調整する。しかしながら、ＣＭＲ回路９２を有しない実施形態や、供給される入力が完全差動ではない実施形態も、本発明の範囲に含まれることに留意されたい。
なお、実施形態によっては、独立したデータリフレッシュキャパシタ回路が不要な場合もあることに留意されたい。また、図７に示した受信回路９０は、ドライバ回路８０から受信した信号を正しく復号して、入力７９に与えられた入力信号を忠実かつ極めて正確に再現したものを出力１０１に供給するようにも構成可能である。
図８は、データ出力信号がデフォルトのハイ状態になる場合の、図７の回路８０および９０によって生成される波形を示し、図９は、データ出力信号がデフォルトのロー状態になる場合の、図７の回路８０および９０によって生成される波形を示す。図７〜図９を参照すると、出力比較器／ＲＳフリップフロップ９４および９５は、回路９３の出力に応じてセットおよびリセットされる。ドライバ回路８６は、ドライバウォッチドッグ回路８４に動作可能に接続されていて、境界８８を横切って送信された信号を維持するために受信回路９０にパルスを送信するように構成され、これによって、受信回路９０が受信した信号に関して、受信回路９０のＤＣ状態が適正に維持される。図７に示した実施形態において、受信回路９０のＤＣ状態を約２マイクロ秒より長く維持する場合は、ドライバ回路８０のドライバウォッチドッグ回路８４から受信回路９０に「キープアライブ」パルスを送信する。図８および図９に示したように、ドライバ回路８０がもはや駆動されず、結果として、ドライバ回路８０からの「キープアライブ」パルスがもはや受信回路９０で受信されない場合、Ｒｏｕｔ１０１における受信回路９０の出力は、５マイクロ秒後にデフォルトのハイ状態またはロー状態になる。
引き続き図７〜図９を参照すると、ドライバ回路８０の送信機能は、入力フィルタ回路８２、加算ブロック回路８３、ドライバウォッチドッグ回路８４、およびシングルエンドから差動へのドライバ回路８６によって実現されていることがわかる。入力フィルタ回路８２を用いるのは、受信回路９０の状態機械を混乱させないように、３ナノ秒以上の幅を有するパルスをフィルタリングするためである。ドライバ回路８６によって実現される、シングルエンドから差動への変換は、スキューが最小限となるように実装されることが好ましい。受信回路９０にキープアライブパルスを送信することに加えて、ドライバウォッチドッグ回路８４を、着信データ信号の監視に用いることも可能である。
境界８８を横切ってドライバ回路８０から送信されたデータは、利得増幅器９３によって受信される際に区別される。この区別は、キャパシタ２２および４２の駆動電極およびセンス電極２１、２３、４１、４３（図７には図示せず）の送受信特性、ならびに受信機のコモンモード抵抗９８ａおよび９８ｂの送受信特性によるものである。受信回路９０によって受信された信号の振幅は、まず、第１のキャパシタ２２および第２のキャパシタ４２と、それぞれに関連する寄生容量との比によって設定される。受信回路の入力コモンモードは、ＣＭＲ回路９２によって確立される。通常動作時にＣＭＲ回路９２がコモンモード抵抗９８ａおよび９８ｂに流す電流は、ゼロである。ＣＭＲイベントの間に、大きなコモンモード電流が、増幅器９１の出力端子においてプッシュまたはプルされる。好ましい実施形態では、それぞれ独立した集積回路（ＩＣ）からなる、ドライバ回路８０と受信回路９０との間で接地電位差が変化するとともに、デュアルキャパシタ２２および４２によって大きなｄＶ／ｄＴ電流が発生する。増幅器９１の入力端子において適正なコモンモード電圧を維持するために、増幅器９１は、補償電流をＣＭＲ抵抗９８ａおよび９８ｂに印加しなければならない。
なお、ＣＭＲ回路９２がないと、ＣＭＲイベントによって、受信回路９０のセンス電極の電圧が接地またはＶＤＤになる場合があることに留意されたい。そのような場合は、たとえば、結合キャパシタ４２の裏面に接続した、ダイオードでセンス電極をクランプすることが可能である。入力がクランプされると、すべてのデータが失われる。
一実施形態では、ＣＭＲ回路９２は、２５ｋＶ／マイクロ秒以下の値で特徴付けられたＣＭＲイベントを補償するように設計され、この補償は、受信機入力に電流を流入させたり、受信機入力から電流を流出させたりすることによって達成可能である。すなわち、２５ｋＶ／マイクロ秒を超えないＣＭＲイベントの発生時にはデータを回復させるように、受信回路９０を構成することが可能である。このような閾値を超えるＣＭＲイベントは、データの損失または誤差につながる可能性がある。いくつかの実施形態では、デジタルデータが容量性手段によってドライバ回路８０と受信回路９０との間に送信される場合には、システム１０によって達成されるデータ通信レートは、約３００メガビット毎秒に達するか、これを超える可能性がある。
以上より、当業者には自明のことであるが、本明細書において開示された、本発明のさまざまな実施形態は、回路性能の向上、パッケージまたはチップの小型化、消費電力の低減、データ送信速度の高速化を実現することを含み、かつ、これらに限定されないいくつかの利点を提供する。
なお、本明細書で用いている用語「垂直方向」および「水平方向」は、下方または上方にある接地面２９および４９に対するキャパシタ面の相対的な向きを意味するものであることに留意されたい。したがって、本発明の教示に従って作成される装置は、実際には、単一面に配置された同一平面内デジタルデータ通信電極を有することが可能であり、この単一面は、垂直方向を向きながら接地面基板に平行またはほぼ平行であるが、それでも、このような装置は、本発明の範囲に含まれる。
さらに、本明細書に記載のさまざまな構成部品、装置、およびシステムを作成する方法および作成した方法も、本発明の範囲に含まれることに留意されたい。
上述の各実施形態は、本発明の範囲を限定するものではなく、本発明の実施例と見なされるべきものである。詳細説明および添付図面を精査すれば、本発明の上述の実施形態のほかにも、本発明の実施形態があることがわかる。したがって、本明細書では明示的に説明されていない、本発明の上述の各実施形態の多くの組み合わせ、並べ替え、変形、および修正についても、本発明の範囲に含まれるものである。

Claims (30)

  1. 高電圧絶縁デュアルキャパシタ通信システムであって、
    距離ｄｔｘを隔てて、少なくとも第１の導電性金属化層に配置された、少なくとも第１および第２の通信駆動電極を備える第１のキャパシタを有する送信機であって、前記第１および第２の通信駆動電極は、それらの間に第１の容量Ｃｔｘを有し、第１の導電性接地面が、垂直方向に、第１の電気的絶縁層の分だけ、前記第１および第２の通信駆動電極から離され、前記第１の通信駆動電極は、第１のノードを介して駆動入力と動作可能に結合され、駆動回路が、前記駆動入力と動作可能に結合され、前記第１のキャパシタを介して通信駆動信号を送信するように構成されている、送信機と、
    距離ｄｒｘを隔てて、少なくとも第２の導電性金属化層に配置された、少なくとも第１および第２の通信センス電極を備える第２のキャパシタを有する受信機であって、前記第１および第２の通信センス電極は、それらの間に第２の容量Ｃｒｘを有し、第２の導電性接地面が、垂直方向に、第２の電気的絶縁層の分だけ、前記第１および第２の通信センス電極から離され、前記第２の通信センス電極は、第２のノードを介してセンス出力と動作可能に結合され、受信回路が、前記センス出力と動作可能に結合され、前記第２のキャパシタによって受信された前記通信駆動信号を受信するように構成されている、受信機と
    を備えており、
    前記送信機の前記第１のキャパシタおよび前記受信機の前記第２のキャパシタは、電気的に直列に接続されて、それらの間に配置された電気的接続を介して前記通信駆動信号が転送されることを可能にし、前記第１および第２のキャパシタは、前記送信機と前記受信機との間にガルバニック絶縁を与えるように構成され、前記システムの高電圧絶縁距離は、前記距離ｄｔｘおよびｄｒｘの和によって定義され、前記第１のノードと前記第２のノードとの間に発生した電圧が、前記第１のキャパシタと前記第２のキャパシタとの間で分担および分配されるものである、高電圧絶縁デュアルキャパシタ通信システム。
  2. 前記第１および第２の通信駆動電極は、垂直方向に積層され、前記第１の通信駆動電極は、前記第２の通信駆動電極の下方に配置され、前記第１の導電性接地面は、前記第１および第２の通信駆動電極の下方に配置される、請求項１に記載のシステム。
  3. 前記第１および第２の通信センス電極は、同一平面内にあり、同一面内に水平方向に配置され、前記第２の導電性接地面は、前記第１および第２の通信センス電極の下方に配置される、請求項１に記載のシステム。
  4. 前記第１および第２の通信センス電極は、垂直方向に積層され、前記第１の通信センス電極は、前記第２の通信センス電極の上方に配置され、前記第２の導電性接地面は、前記第１および第２の通信センス電極の下方に配置される、請求項１に記載のシステム。
  5. 前記第１および第２の通信駆動電極は、同一平面内にあり、同一面内に水平方向に配置され、前記第１の導電性接地面は、前記第１および第２の通信駆動電極の下方に配置される、請求項１に記載のシステム。
  6. 絶縁破壊電圧が、約１分間にわたって印加された場合に約３０００ボルトＲＭＳを超える、請求項１に記載のシステム。
  7. 絶縁破壊電圧が、約１分間にわたって印加された場合に約４０００ボルトＲＭＳを超える、請求項１に記載のシステム。
  8. 絶縁破壊電圧が、約１分間にわたって印加された場合に約６０００ボルトＲＭＳを超える、請求項１に記載のシステム。
  9. 前記第２の通信駆動電極が前記第１の通信センス電極と動作可能に結合されて、前記第１のキャパシタと前記第２のキャパシタとの間に直列の前記電気的接続が与えられる、請求項１に記載のシステム。
  10. 前記送信機はある集積回路（ＩＣ）を含み、前記受信機は別の集積回路（ＩＣ）を含む、請求項１に記載のシステム。
  11. 前記送信機のある集積回路（ＩＣ）および前記受信機の別の集積回路（ＩＣ）は、封入またはオーバーモールドされて単一パッケージとして形成される、請求項１０に記載のシステム。
  12. 前記第１の導電性金属化層は、第１のボンドパッドを含み、前記第１のボンドパッドは、前記第１の導電性金属化層にワイヤボンディングされる前記電気的接続の第１の端部を有するように構成されている、請求項１に記載のシステム。
  13. 前記第２の導電性金属化層は第２のボンドパッドを含み、前記第２のボンドパッドは、前記第２の導電性金属化層にワイヤボンディングされる前記電気的接続の第２の端部を有するように構成されている、請求項１に記載のシステム。
  14. 前記受信機および前記送信機は、それぞれ独立した接地に電気的に接続されている、請求項１に記載のシステム。
  15. 前記第１および第２の金属化層のうちの少なくとも一方は、金、銀、銅、タングステン、スズ、アルミニウム、およびアルミニウム銅のうちの１以上のものを含む、請求項１に記載のシステム。
  16. 前記第１および第２の電気的絶縁層のうちの少なくとも一方は、半導体誘電材料、シリコン酸化物、シリコン窒化物、および厚膜酸化物のうちの１以上のものを含む、請求項１に記載のシステム。
  17. 前記第１および第２の導電性接地面のうちの少なくとも一方は、半導体誘電材料またはシリコンから形成される、請求項１に記載のシステム。
  18. 前記送信機は、前記送信機を介して差動信号を送信するように構成されている、請求項１に記載のシステム。
  19. 前記受信機は、前記受信機を介して差動信号を受信して取り込むように構成されている、請求項１に記載のシステム。
  20. ２０００ボルトＲＭＳから６０００ボルトＲＭＳの範囲の電圧が前記第１および第２のキャパシタの端から端までに印加されたときに、該キャパシタ中に発生する電界密度が４００ボルト／ミクロンを超えないものである、請求項１に記載のシステム。
  21. 前記送信機または前記受信機の少なくとも一部分が、ＣＭＯＳプロセス、バイポーラＣＭＯＳプロセス、およびバイポーラ−ＣＭＯＳ−ＤＭＯＳ（ＢＣＤ）混在プロセスのうちの１以上のものを用いて組み立てられる、請求項１に記載のシステム。
  22. ポリイミドまたはプラスチックにより少なくとも部分的に封止される、請求項１に記載のシステム。
  23. 前記受信回路は、コモンモード除去（ＣＭＲ）回路をさらに備える、請求項１に記載のシステム。
  24. 前記駆動回路と前記受信回路との間で、最大３００メガビット毎秒のレートでデータを転送するように構成されている、請求項１に記載のシステム。
  25. 高電圧絶縁デュアルキャパシタ通信システムを作成する方法であって、
    距離ｄｔｘを隔てて、少なくとも第１の導電性金属化層に配置された、少なくとも第１および第２の通信駆動電極を備える第１のキャパシタを有する送信機を提供するステップであって、前記第１および第２の通信駆動電極は、それらの間に第１の容量Ｃｔｘを有し、第１の導電性接地面が、垂直方向に、第１の電気的絶縁層の分だけ、前記第１および第２の通信駆動電極から離され、前記第１の通信駆動電極は、第１のノードを介して駆動入力と動作可能に結合され、駆動回路が、前記駆動入力と動作可能に結合され、前記第１のキャパシタを介して通信駆動信号を送信するように構成されている、送信機を提供するステップと、
    距離ｄｒｘを隔てて、少なくとも第２の導電性金属化層に配置された、少なくとも第１および第２の通信センス電極を備える第２のキャパシタを有する受信機を提供するステップであって、前記第１および第２の通信センス電極は、それらの間に第２の容量Ｃｒｘを有し、第２の導電性接地面が、垂直方向に、第２の電気的絶縁層の分だけ、前記第１および第２の通信センス電極から離され、前記第２の通信センス電極は、第２のノードを介してセンス出力と動作可能に結合され、受信回路が、前記センス出力と動作可能に結合され、前記第２のキャパシタによって受信された前記通信駆動信号を受信するように構成されている、受信機を提供するステップと
    を含んでなり、
    前記送信機の前記第１のキャパシタおよび前記受信機の前記第２のキャパシタは、電気的に直列に接続されて、それらの間に配置された電気的接続を介して前記通信駆動信号が転送されることを可能にし、前記第１および第２のキャパシタは、前記送信機と前記受信機との間にガルバニック絶縁を与えるように構成され、前記システムの高電圧絶縁距離は、前記距離ｄｔｘおよびｄｒｘの和によって定義され、前記第１のノードと前記第２のノードとの間に発生した電圧が、前記第１のキャパシタと前記第２のキャパシタとの間で分担および分配されるものである、高電圧絶縁デュアルキャパシタ通信システムを作成する方法。
  26. 前記第１および第２の通信駆動電極は、垂直方向に積層され、前記第１の通信駆動電極は、前記第２の通信駆動電極の下方に配置され、前記第１の導電性接地面は、前記第１および第２の通信駆動電極の下方に配置される、請求項２５に記載の方法。
  27. 前記第１および第２の通信センス電極は、同一平面内にあり、同一面内に水平方向に配置され、前記第２の導電性接地面は、前記第１および第２の通信センス電極の下方に配置される、請求項２５に記載の方法。
  28. 前記第１および第２の通信センス電極は、垂直方向に積層され、前記第１の通信センス電極は、前記第２の通信センス電極の上方に配置され、前記第２の導電性接地面は、前記第１および第２の通信センス電極の下方に配置される、請求項２５に記載の方法。
  29. 前記第１および第２の通信駆動電極は、同一平面内にあり、同一面内に水平方向に配置され、前記第１の導電性接地面は、前記第１および第２の通信駆動電極の下方に配置される、請求項２５に記載の方法。
  30. 前記送信機および前記受信機は、複数の集積回路（ＩＣ）に組み込まれ、前記複数の集積回路（ＩＣ）は、少なくとも部分的に封止またはオーバーモールドされて単一パッケージとして形成されている、請求項２５に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8753464B2 (en) * 2004-09-17 2014-06-17 The Curators Of The University Of Missouri Transparent composites and laminates and methods for making

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITTO20070325A1 (it) * 2007-05-11 2008-11-12 St Microelectronics Srl Isolatore galvanico integrato utilizzante trasmissione wireless
US8576930B2 (en) * 2009-07-31 2013-11-05 Stmicoelectronics S.R.L. Receiver for signal communication apparatus and related signal communication apparatus
US20120153964A1 (en) * 2010-12-21 2012-06-21 Analog Devices, Inc. System and method for detecting isolation barrier breakdown
US8643138B2 (en) 2011-06-30 2014-02-04 Silicon Laboratories Inc. High breakdown voltage integrated circuit isolation structure
CN103049150B (zh) * 2011-10-14 2016-05-25 禾瑞亚科技股份有限公司 触摸屏的通信系统与方法
US8818265B2 (en) * 2012-04-24 2014-08-26 Nxp B.V. Interface for communication between voltage domains
US8867592B2 (en) 2012-05-09 2014-10-21 Nxp B.V. Capacitive isolated voltage domains
DE102012107818A1 (de) * 2012-08-24 2014-03-13 Endress + Hauser Flowtec Ag Schaltung zur Signalübertragung und zur galvanischen Trennung
US8975914B2 (en) * 2012-09-04 2015-03-10 Silicon Laboratories Inc. Isolation receiver
US9337253B2 (en) 2013-03-09 2016-05-10 Microchip Technology Incorporated Method and apparatus for constructing an isolation capacitor in an integrated circuit
US8963622B2 (en) 2013-03-10 2015-02-24 Microchip Technology Incorporated Method and apparatus for generating regulated isolation supply voltage
US8988142B2 (en) * 2013-03-10 2015-03-24 Microchip Technology Incorporated Integrated high voltage isolation using low value capacitors
US9177925B2 (en) 2013-04-18 2015-11-03 Fairfchild Semiconductor Corporation Apparatus related to an improved package including a semiconductor die
DE102015000317A1 (de) 2014-01-10 2015-07-16 Fairchild Semiconductor Corporation Isolierung zwischen Halbleiterkomponenten
JP2015162753A (ja) * 2014-02-26 2015-09-07 ソニー株式会社 回路、送受信機および通信システム
US9921252B2 (en) 2014-03-30 2018-03-20 Seeo, Inc. High voltage isolation measurement system
US9778325B2 (en) 2014-07-29 2017-10-03 Infineon Technologies Ag Sensor with micro break compensation
US10536309B2 (en) 2014-09-15 2020-01-14 Analog Devices, Inc. Demodulation of on-off-key modulated signals in signal isolator systems
US10270630B2 (en) 2014-09-15 2019-04-23 Analog Devices, Inc. Demodulation of on-off-key modulated signals in signal isolator systems
US9680528B2 (en) 2014-10-28 2017-06-13 Nxp B.V. Communication between capacitive-isolated devices
US9998301B2 (en) * 2014-11-03 2018-06-12 Analog Devices, Inc. Signal isolator system with protection for common mode transients
US9531376B2 (en) * 2015-05-29 2016-12-27 Silicon Laboratories Inc. Solid state relay using capacitive isolation
JP6773902B2 (ja) 2016-10-13 2020-10-21 アナログ・ディヴァイシス・グローバル・アンリミテッド・カンパニー 絶縁バリヤを越えて電力を伝送するためのシステムおよび方法
US10930604B2 (en) 2018-03-29 2021-02-23 Semiconductor Components Industries, Llc Ultra-thin multichip power devices
EP3598409B1 (en) 2018-07-16 2021-03-10 Melexis Technologies NV Transceiver with galvanic isolation means
US11018660B2 (en) 2018-09-07 2021-05-25 Analog Devices Global Unlimited Company Multi-mode feedback control through digital isolator
US11533027B2 (en) * 2019-10-18 2022-12-20 Analog Devices, Inc. Low power receiver circuit for isolated data communications
WO2022266505A1 (en) 2021-06-18 2022-12-22 Nunami Inc. Devices, systems, and methods for serial communication over a galvanically isolated channel

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8303441A (nl) 1983-10-07 1985-05-01 Philips Nv Geintegreerde schakeling met komplementaire veldeffekttransistors.
US4989127A (en) 1989-05-09 1991-01-29 North American Philips Corporation Driver for high voltage half-bridge circuits
US5561393A (en) 1992-02-03 1996-10-01 Fuji Electric Co., Ltd. Control device of semiconductor power device
US5444600A (en) 1992-12-03 1995-08-22 Linear Technology Corporation Lead frame capacitor and capacitively-coupled isolator circuit using the same
JPH07161992A (ja) 1993-10-14 1995-06-23 Fuji Electric Co Ltd 絶縁ゲート型バイポーラトランジスタ
US5693971A (en) 1994-07-14 1997-12-02 Micron Technology, Inc. Combined trench and field isolation structure for semiconductor devices
US5625265A (en) 1995-06-07 1997-04-29 Kollmorgen Corporation Compact, high efficiency electronic motor controller with isolated gate drive for power transistors
US5693871A (en) 1996-07-12 1997-12-02 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Low differential pressure generator
US6137827A (en) 1997-04-22 2000-10-24 Silicon Laboratories, Inc. Isolation system with digital communication across a capacitive barrier
US6215377B1 (en) 1998-05-26 2001-04-10 Microsubstrates Corporation Low cost wideband RF port structure for microwave circuit packages using coplanar waveguide and BGA I/O format
US6167475A (en) 1998-07-06 2000-12-26 International Business Machines Corporation Data transfer method/engine for pipelining shared memory bus accesses
JP3419369B2 (ja) 1999-02-15 2003-06-23 株式会社村田製作所 非可逆回路素子
US6320532B1 (en) 1999-05-27 2001-11-20 Rosemount Inc. Low power radar level transmitter having reduced ground loop errors
WO2001089090A1 (fr) * 2000-05-18 2001-11-22 Mitsubishi Denki Kabushiki Kaisha Composant a semiconducteur de puissance
JP4089143B2 (ja) 2000-08-30 2008-05-28 三菱電機株式会社 電力用半導体装置
US6489850B2 (en) 2001-03-16 2002-12-03 International Business Machines Corporation Crosstalk suppression in differential AC coupled multichannel IC amplifiers
US7016490B2 (en) 2001-05-21 2006-03-21 Conexant Systems, Inc. Circuit board capacitor structure for forming a high voltage isolation barrier
US6538313B1 (en) 2001-11-13 2003-03-25 National Semiconductor Corporation IC package with integral substrate capacitor
US6661079B1 (en) * 2002-02-20 2003-12-09 National Semiconductor Corporation Semiconductor-based spiral capacitor
EP1355316B1 (en) 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
JP3819807B2 (ja) 2002-05-22 2006-09-13 株式会社日立製作所 絶縁駆動型インバータ装置
WO2004073038A2 (en) 2003-02-11 2004-08-26 Oplink Communications, Inc. Ultra broadband capacitor assembly
US7763974B2 (en) 2003-02-14 2010-07-27 Hitachi, Ltd. Integrated circuit for driving semiconductor device and power converter
US7379037B2 (en) 2003-03-26 2008-05-27 Ngk Insulators, Ltd. Display apparatus, method of driving display apparatus, electron emitter, method of driving electron emitter, apparatus for driving electron emitter, electron emission apparatus, and method of driving electron emission apparatus
US6960945B1 (en) 2003-05-15 2005-11-01 Wayne Bonin High-performance drive circuitry for capacitive transducers
US6992387B2 (en) 2003-06-23 2006-01-31 Intel Corporation Capacitor-related systems for addressing package/motherboard resonance
US7136274B2 (en) * 2004-10-28 2006-11-14 Motorola, Inc. Embedded multilayer printed circuit
WO2006050446A1 (en) 2004-11-02 2006-05-11 Sun Microsystems, Inc. Structures and methods for proximity communication using bridge chips
JP2006211070A (ja) 2005-01-26 2006-08-10 Hirose Electric Co Ltd 多層配線基板
US7236041B2 (en) 2005-08-01 2007-06-26 Monolithic Power Systems, Inc. Isolated gate driver circuit for power switching devices
KR100814904B1 (ko) 2005-12-06 2008-03-19 한국전자통신연구원 칩 내부 회로 간의 데이터 전송을 위한 통신 시스템
KR100653653B1 (ko) 2005-12-12 2006-12-06 한국전자통신연구원 수십㎓ 대역에서 ｒｆ의 진행방향을 변경할 수 있도록개선된 코플래너 웨이브가이드 및 이를 적용한 광통신용모듈
US9019057B2 (en) 2006-08-28 2015-04-28 Avago Technologies General Ip (Singapore) Pte. Ltd. Galvanic isolators and coil transducers
US7741935B2 (en) * 2008-02-15 2010-06-22 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. High voltage isolation semiconductor capacitor digital communication device and corresponding package
US7741896B2 (en) * 2008-02-15 2010-06-22 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. High voltage drive circuit employing capacitive signal coupling and associated devices and methods

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8753464B2 (en) * 2004-09-17 2014-06-17 The Curators Of The University Of Missouri Transparent composites and laminates and methods for making

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