JP3195474B2 - 半導体装置 - Google Patents
半導体装置Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
静電荷放電（ＥＳＤ）耐性を向上したＳＯＩ（絶縁体上
の半導体）型半導体装置に関する。
静電荷放電（ＥＳＤ）耐性を向上したＳＯＩ（絶縁体上
の半導体）型半導体装置に関する。
【０００２】
【従来の技術】半導体集積回路において、静電気がピン
等を介して外部から侵入し、回路内で放電すると、半導
体集積回路はその機能を損ねることが多い。以下ＣＭＯ
Ｓ半導体集積回路を例に取って説明する。
等を介して外部から侵入し、回路内で放電すると、半導
体集積回路はその機能を損ねることが多い。以下ＣＭＯ
Ｓ半導体集積回路を例に取って説明する。
【０００３】図３（Ａ）〜（Ｃ）に、従来の技術による
ＥＳＤノイズ保護対策の例を示す。図３（Ａ）は、入力
信号を受けるパッド５０に対するＥＳＤノイズの対策回
路を示す。
ＥＳＤノイズ保護対策の例を示す。図３（Ａ）は、入力
信号を受けるパッド５０に対するＥＳＤノイズの対策回
路を示す。
【０００４】パッド５０は、内部回路に接続する前にｐ
チャネルＭＯＳトランジスタｐＭＯＳと、ｎチャネルＭ
ＯＳトランジスタｎＭＯＳの直列回路に接続されてい
る。電源電圧ＶDDとパッド５０に接続された信号線との
間にｐチャネルＭＯＳトランジスタｐＭＯＳが接続さ
れ、パッド５０に接続された信号線と電源電圧ＶSSとの
間にｎチャネルＭＯＳトランジスタｎＭＯＳが接続され
ている。
チャネルＭＯＳトランジスタｐＭＯＳと、ｎチャネルＭ
ＯＳトランジスタｎＭＯＳの直列回路に接続されてい
る。電源電圧ＶDDとパッド５０に接続された信号線との
間にｐチャネルＭＯＳトランジスタｐＭＯＳが接続さ
れ、パッド５０に接続された信号線と電源電圧ＶSSとの
間にｎチャネルＭＯＳトランジスタｎＭＯＳが接続され
ている。
【０００５】ｐＭＯＳのゲート電極は電源電圧ＶDD側
（ソースＳと呼ぶ）に接続され、ｎＭＯＳのゲート電極
は電源電圧ＶSS（ソースＳ）に接続されている。このよ
うな回路においては、パッド５０に入力する信号がＶSS
とＶDDの間にある間は、ｐＭＯＳとｎＭＯＳは共にオフ
されている。
（ソースＳと呼ぶ）に接続され、ｎＭＯＳのゲート電極
は電源電圧ＶSS（ソースＳ）に接続されている。このよ
うな回路においては、パッド５０に入力する信号がＶSS
とＶDDの間にある間は、ｐＭＯＳとｎＭＯＳは共にオフ
されている。
【０００６】パッド５０に正電荷が侵入し、その電位が
ＶDDよりも高くなると、ｐＭＯＳのソースＳとドレイン
Ｄの関係は逆転する。ｐＭＯＳのドレインＤ側からソー
スＳ側に正電荷が流れ、電源ＶDDに吸収される。
ＶDDよりも高くなると、ｐＭＯＳのソースＳとドレイン
Ｄの関係は逆転する。ｐＭＯＳのドレインＤ側からソー
スＳ側に正電荷が流れ、電源ＶDDに吸収される。
【０００７】パッド５０に負電荷が侵入し、パッド５０
の電位が電源電圧ＶSS以下になると、ｎＭＯＳのソース
ＳとドレインＤの関係が逆転し、負電荷はドレインＤか
らソースＳに流れ、電源配線ＶSSに吸収される。
の電位が電源電圧ＶSS以下になると、ｎＭＯＳのソース
ＳとドレインＤの関係が逆転し、負電荷はドレインＤか
らソースＳに流れ、電源配線ＶSSに吸収される。
【０００８】図３（Ｂ）は、図３（Ａ）に示すようなＥ
ＳＤ保護回路の構成例を示す断面図である。ｎ型Ｓｉ等
の基板５１の内に、ｐ型ウェル５２が形成され、このｐ
ウェル５２の内にｎチャネルＭＯＳトランジスタが形成
される。すなわち、ｐウェル５２の内にｎ+ 型領域５
３、５４が形成され、その間に画定されるチャネル領域
上に絶縁ゲート電極５５が形成される。
ＳＤ保護回路の構成例を示す断面図である。ｎ型Ｓｉ等
の基板５１の内に、ｐ型ウェル５２が形成され、このｐ
ウェル５２の内にｎチャネルＭＯＳトランジスタが形成
される。すなわち、ｐウェル５２の内にｎ+ 型領域５
３、５４が形成され、その間に画定されるチャネル領域
上に絶縁ゲート電極５５が形成される。
【０００９】また、ｐウェル５２の内にｐ+ 型領域５６
が形成される。ｐ+ 型領域５６とｎ + 型領域５３はゲー
ト電極５５と共に電源電圧ＶSSに接続される。一方他の
ｎ+型領域５４はパッド５０に接続される。この構成に
おいては、ｎ+ 型領域５３が図３（Ａ）に示すソースＳ
となり、ｎ+ 型領域５４がドレインＤとなる。
が形成される。ｐ+ 型領域５６とｎ + 型領域５３はゲー
ト電極５５と共に電源電圧ＶSSに接続される。一方他の
ｎ+型領域５４はパッド５０に接続される。この構成に
おいては、ｎ+ 型領域５３が図３（Ａ）に示すソースＳ
となり、ｎ+ 型領域５４がドレインＤとなる。
【００１０】なお、この構成によればｐウェル５２内に
ｎチャネルＭＯＳトランジスタが形成されるが、同時に
ｎ+ 型領域５４、ｐウェル５２、ｎ型基板５１の間にバ
イポーラトランジスタ構造も形成される。
ｎチャネルＭＯＳトランジスタが形成されるが、同時に
ｎ+ 型領域５４、ｐウェル５２、ｎ型基板５１の間にバ
イポーラトランジスタ構造も形成される。
【００１１】上述のように、パッド５０の電位がＶSS以
下になった時は、ソースＳとドレインＤの役割が反転
し、ドレイン５４からソース５３に負電荷が流れる。一
方、ｐウェル５２のｎ+ 型領域５４と基板５１に挟まれ
る領域の間の厚さおよび不純物濃度を調整することによ
り、ｎ+ 型領域５４からｎ型基板５１にパンチスルー電
流が流れるようにすることができる。
下になった時は、ソースＳとドレインＤの役割が反転
し、ドレイン５４からソース５３に負電荷が流れる。一
方、ｐウェル５２のｎ+ 型領域５４と基板５１に挟まれ
る領域の間の厚さおよび不純物濃度を調整することによ
り、ｎ+ 型領域５４からｎ型基板５１にパンチスルー電
流が流れるようにすることができる。
【００１２】すなわち、パッド５０に負電荷が侵入する
と、パッド５０の負電位の増大に伴い、ｎ+ 領域５４か
ら基板５１にパンチスルー電流が流れると共に、ｎＭＯ
Ｓがオンするとｎ+ 型領域５４からｎ+ 型領域５３を通
ってＶSSにも負電荷が流れる。
と、パッド５０の負電位の増大に伴い、ｎ+ 領域５４か
ら基板５１にパンチスルー電流が流れると共に、ｎＭＯ
Ｓがオンするとｎ+ 型領域５４からｎ+ 型領域５３を通
ってＶSSにも負電荷が流れる。
【００１３】なお、ｎウェル領域内にｐＭＯＳトランジ
スタを形成した場合も同様のＥＳＤ電流が流れる。ただ
し、極性は反転する。さらに、この他、ドレイン拡散層
５４とｐウェル５２との作るｐｎ接合を介して、逆方向
ダイオード電流としてウェル５２へ流れる経路もある。
この場合、ＥＳＤノイズが負電荷ならば、ｎＭＯＳのド
レイン部接合を介してＶSSまたは基板へ流れるか、ｐＭ
ＯＳのソース部接合を介してＶDDまたは基板へと流れ
る。正電荷のノイズのときは、ドレイン／ソースが入れ
替わるだけで同様である。
スタを形成した場合も同様のＥＳＤ電流が流れる。ただ
し、極性は反転する。さらに、この他、ドレイン拡散層
５４とｐウェル５２との作るｐｎ接合を介して、逆方向
ダイオード電流としてウェル５２へ流れる経路もある。
この場合、ＥＳＤノイズが負電荷ならば、ｎＭＯＳのド
レイン部接合を介してＶSSまたは基板へ流れるか、ｐＭ
ＯＳのソース部接合を介してＶDDまたは基板へと流れ
る。正電荷のノイズのときは、ドレイン／ソースが入れ
替わるだけで同様である。
【００１４】図３（Ｃ）は、超薄膜ＳＯＩ−ＣＭＯＳ集
積回路装置において、同様の構成を形成した場合を示
す。Ｓｉ基板等の支持基板５９の上にＳｉＯ2 等の絶縁
領域５８が形成され、この絶縁領域の上にｎＭＯＳトラ
ンジスタが構成されている。
積回路装置において、同様の構成を形成した場合を示
す。Ｓｉ基板等の支持基板５９の上にＳｉＯ2 等の絶縁
領域５８が形成され、この絶縁領域の上にｎＭＯＳトラ
ンジスタが構成されている。
【００１５】すなわち、ｎ+ 型領域５３、５４が対向配
置され、その間にｐチャネル５７が配置されている。ｐ
チャネル５７の上には絶縁ゲート電極５５が形成され
る。ｎ + 型領域５３と絶縁ゲート電極５５は電源ＶSSに
接続され、ｎ+ 型領域５４はパッド５０に接続される。
置され、その間にｐチャネル５７が配置されている。ｐ
チャネル５７の上には絶縁ゲート電極５５が形成され
る。ｎ + 型領域５３と絶縁ゲート電極５５は電源ＶSSに
接続され、ｎ+ 型領域５４はパッド５０に接続される。
【００１６】この構成においては、ＳＯＩ構造のためｎ
ＭＯＳから基板５９には電流が流れない。従って、ｎＭ
ＯＳは存在するが、図３（Ｂ）の場合に付随して存在す
るパイポーラトランジスタは存在しない。
ＭＯＳから基板５９には電流が流れない。従って、ｎＭ
ＯＳは存在するが、図３（Ｂ）の場合に付随して存在す
るパイポーラトランジスタは存在しない。
【００１７】さらに、ウェルがないので、ドレイン拡散
層下にｐｎダイオードも存在しない。
層下にｐｎダイオードも存在しない。
【００１８】ＥＳＤ試験を行う時、ＶDDまたはＶSSライ
ンをフローティング状態にしてコンデンサから電荷を入
力パッドに加えることがある。また、実際の使用条件の
なかでＥＳＤノイズが加わってＶDDラインまたはＶSSラ
インまで電荷が逃げた時、両ラインともフローティング
状態にあり、吸収されないままになることがある。この
ような場合、超薄膜ＳＯＩ−ＣＭＯＳ回路においては電
荷が逃げることができず、ＥＳＤ不良が生じ易い。
ンをフローティング状態にしてコンデンサから電荷を入
力パッドに加えることがある。また、実際の使用条件の
なかでＥＳＤノイズが加わってＶDDラインまたはＶSSラ
インまで電荷が逃げた時、両ラインともフローティング
状態にあり、吸収されないままになることがある。この
ような場合、超薄膜ＳＯＩ−ＣＭＯＳ回路においては電
荷が逃げることができず、ＥＳＤ不良が生じ易い。
【００１９】このようなＥＳＤ対策として、埋め込み酸
化膜の一部に開口部を設ける方法や、ＳＯＩ構造の一部
を非ＳＯＩ構造（すなわちバルクと同様のＣＭＯＳ構
造）にする方法が提案されている。これらの方法によれ
ば、電荷を支持基板に逃がすことが可能となる。
化膜の一部に開口部を設ける方法や、ＳＯＩ構造の一部
を非ＳＯＩ構造（すなわちバルクと同様のＣＭＯＳ構
造）にする方法が提案されている。これらの方法によれ
ば、電荷を支持基板に逃がすことが可能となる。
【００２０】しかし、埋め込み酸化膜の一部に開口部を
設けるためにはプロセスが増加し、余分な面積が必要と
なる。また、ＳＯＩ構造を非ＳＯＩ構造とするとＳＯＩ
構造の利点が減少し、プロセスが増加し、段差部での配
線の断線の可能性が生じる等の問題がある。
設けるためにはプロセスが増加し、余分な面積が必要と
なる。また、ＳＯＩ構造を非ＳＯＩ構造とするとＳＯＩ
構造の利点が減少し、プロセスが増加し、段差部での配
線の断線の可能性が生じる等の問題がある。
【００２１】
【発明が解決しようとする課題】ＳＯＩ型半導体装置に
おいては、ＥＳＤ対策に解決すべき課題が残っている。
本発明の目的は、ＥＳＤ耐性を向上したＳＯＩ型半導体
装置を提供することである。
おいては、ＥＳＤ対策に解決すべき課題が残っている。
本発明の目的は、ＥＳＤ耐性を向上したＳＯＩ型半導体
装置を提供することである。
【００２２】
【課題を解決するための手段】本発明のＳＯＩ型半導体
装置は、絶縁性支持基板上に半導体表面層を有するＳＯ
Ｉ型半導体装置であって、半導体表面層上に形成された
１対の電源供給線（５、６）と、前記１対の電源供給線
に接続され、表面層中に配置された１対の低抵抗率半導
体領域（２ａ、２ｂ）と、前記１対の低抵抗率半導体領
域間に配置された誘電体領域（１ａ）とを有し、前記１
対の低抵抗半導体領域が容量を形成する。
装置は、絶縁性支持基板上に半導体表面層を有するＳＯ
Ｉ型半導体装置であって、半導体表面層上に形成された
１対の電源供給線（５、６）と、前記１対の電源供給線
に接続され、表面層中に配置された１対の低抵抗率半導
体領域（２ａ、２ｂ）と、前記１対の低抵抗率半導体領
域間に配置された誘電体領域（１ａ）とを有し、前記１
対の低抵抗半導体領域が容量を形成する。
【００２３】
【作用】１対の電源供給線の間に容量が接続されるた
め、パッドにＥＳＤノイズが入射してもＥＳＤ不良は生
じ難い。
め、パッドにＥＳＤノイズが入射してもＥＳＤ不良は生
じ難い。
【００２４】
【実施例】図１に本発明の基本実施例によるＳＯＩ型半
導体装置の構成を示す。図１（Ａ）はＳＯＩ型半導体装
置の概略部分断面図、図１（Ｂ）はＳＯＩ半導体装置の
一部回路図である。
導体装置の構成を示す。図１（Ａ）はＳＯＩ型半導体装
置の概略部分断面図、図１（Ｂ）はＳＯＩ半導体装置の
一部回路図である。
【００２５】図１（Ａ）において、ＳＯＩ型半導体装置
の支持基板表面の絶縁領域１の内に低抵抗率半導体領域
２ａ、２ｂが形成されている。この低抵抗率半導体領域
２ａ、２ｂには、それぞれＶSSライン５およびＶDDライ
ン６が接続されている。
の支持基板表面の絶縁領域１の内に低抵抗率半導体領域
２ａ、２ｂが形成されている。この低抵抗率半導体領域
２ａ、２ｂには、それぞれＶSSライン５およびＶDDライ
ン６が接続されている。
【００２６】なお、低抵抗率半導体領域２ａ、２ｂの間
は誘電体領域１ａによって分離され、その表面は絶縁膜
４によって覆われている。なお、絶縁膜４にはコンタク
ト孔７ａ、７ｂが形成され、ＶSSライン５およびＶDDラ
イン６が低抵抗率半導体領域２ａ、２ｂにそれぞれ接触
する。
は誘電体領域１ａによって分離され、その表面は絶縁膜
４によって覆われている。なお、絶縁膜４にはコンタク
ト孔７ａ、７ｂが形成され、ＶSSライン５およびＶDDラ
イン６が低抵抗率半導体領域２ａ、２ｂにそれぞれ接触
する。
【００２７】低抵抗率半導体領域２ａ、２ｂの間には容
量Ｃが形成される。この容量は、低抵抗率半導体領域２
ａ、２ｂを近接配置し、誘電体領域１ａを挟んで直接形
成してもよく、また低抵抗率半導体領域２ａ、２ｂがそ
れぞれＳＯＩ絶縁領域１を介して支持用半導体基板と形
成する容量を介して形成してもよい。
量Ｃが形成される。この容量は、低抵抗率半導体領域２
ａ、２ｂを近接配置し、誘電体領域１ａを挟んで直接形
成してもよく、また低抵抗率半導体領域２ａ、２ｂがそ
れぞれＳＯＩ絶縁領域１を介して支持用半導体基板と形
成する容量を介して形成してもよい。
【００２８】なお、図１（Ａ）には示していないが、こ
のＳＯＩ型半導体装置の他の部分には従来技術同様のｐ
ＭＯＳとｎＭＯＳの直列接続が形成され、電源ラインＶ
SSとＶDDの間に接続される。
のＳＯＩ型半導体装置の他の部分には従来技術同様のｐ
ＭＯＳとｎＭＯＳの直列接続が形成され、電源ラインＶ
SSとＶDDの間に接続される。
【００２９】図１（Ｂ）はこのようなＥＳＤ保護回路の
等価回路を示す。パッド１０ａ、１０ｂ、１０ｃには、
それぞれ電源電圧ＶDD、入力信号、電源電圧ＶSSが印加
される。
等価回路を示す。パッド１０ａ、１０ｂ、１０ｃには、
それぞれ電源電圧ＶDD、入力信号、電源電圧ＶSSが印加
される。
【００３０】パッド１０ａに接続されるラインとパッド
１０ｂに接続されるラインの間にはｐＭＯＳ１１ａが接
続され、パッド１０ｂと１０ｃの間にはｎＭＯＳ１１ｂ
が接続される。さらに、パッド１０ａと１０ｃに接続さ
れるラインの間に容量Ｃが接続されている。
１０ｂに接続されるラインの間にはｐＭＯＳ１１ａが接
続され、パッド１０ｂと１０ｃの間にはｎＭＯＳ１１ｂ
が接続される。さらに、パッド１０ａと１０ｃに接続さ
れるラインの間に容量Ｃが接続されている。
【００３１】パッド１０ｂにＥＳＤノイズが入射する
と、その極性に応じ電荷がパッド１０ａまたはパッド１
０ｃに接続されたラインに流れる。ここで、パッド１０
ａと１０ｃに接続されたライン間には容量Ｃが接続され
ているため、入射した電荷は容量Ｃに吸収される。
と、その極性に応じ電荷がパッド１０ａまたはパッド１
０ｃに接続されたラインに流れる。ここで、パッド１０
ａと１０ｃに接続されたライン間には容量Ｃが接続され
ているため、入射した電荷は容量Ｃに吸収される。
【００３２】図２は、図１（Ａ）に示すような絶縁領域
中に埋め込まれた２つの半導体領域を形成する製造方法
の例を示す。図２（Ａ）において、半導体デバイス形成
するための貼り合わせ用基板１２の上にレジスト等によ
るマスク１３ａ、１３ｂが形成される。
中に埋め込まれた２つの半導体領域を形成する製造方法
の例を示す。図２（Ａ）において、半導体デバイス形成
するための貼り合わせ用基板１２の上にレジスト等によ
るマスク１３ａ、１３ｂが形成される。
【００３３】図２（Ｂ）に示すように、これらのマスク
１３ａ、１３ｂを用いて反応性イオンエッチイング（Ｒ
ＩＥ）等のエッチングを行うことにより、マスク１３
ａ、１３ｂの下に突起す半導体領域１２ａ、１２ｂを残
す。その後マスク１３ａ、１３ｂは除去する。
１３ａ、１３ｂを用いて反応性イオンエッチイング（Ｒ
ＩＥ）等のエッチングを行うことにより、マスク１３
ａ、１３ｂの下に突起す半導体領域１２ａ、１２ｂを残
す。その後マスク１３ａ、１３ｂは除去する。
【００３４】図２（Ｃ）に示すように、突起部を形成し
た貼り合わせ用基板１２の上に、ＣＶＤ等により、Ｓｉ
Ｏ2 等の絶縁膜１４および多結晶Ｓｉ等の多結晶半導体
層１５を堆積する。堆積直後の状態においては、多結晶
半導体層１５は凹凸を有する表面を有するが、この表面
を研磨することによって図に示すような平坦な表面を得
る。
た貼り合わせ用基板１２の上に、ＣＶＤ等により、Ｓｉ
Ｏ2 等の絶縁膜１４および多結晶Ｓｉ等の多結晶半導体
層１５を堆積する。堆積直後の状態においては、多結晶
半導体層１５は凹凸を有する表面を有するが、この表面
を研磨することによって図に示すような平坦な表面を得
る。
【００３５】次に図２（Ｄ）に示すように、Ｓｉ基板等
の支持基板１６を準備し、この支持基板１６の表面に多
結晶半導体層１５が接合されるように貼り合わせ基板１
２を配置する。
の支持基板１６を準備し、この支持基板１６の表面に多
結晶半導体層１５が接合されるように貼り合わせ基板１
２を配置する。
【００３６】この状態で、たとえば１０００°Ｃ程度の
高温に保持することにより、支持基板１６と貼り合わせ
用基板１２は接着される。なお、温度と共に電圧、圧力
等を併用することにより貼り合わせ工程は簡単化かつ安
定化される。
高温に保持することにより、支持基板１６と貼り合わせ
用基板１２は接着される。なお、温度と共に電圧、圧力
等を併用することにより貼り合わせ工程は簡単化かつ安
定化される。
【００３７】図２（Ｅ）に示すように、貼り合わせ後貼
り合わせ基板１２を図中上側から研磨することにより、
突起部１２ａ、１２ｂのみを残すようにする。この状態
においては、貼り合わせ用基板１２に形成された半導体
領域１２ａ、１２ｂが絶縁膜１４中に分離した状態で残
される。
り合わせ基板１２を図中上側から研磨することにより、
突起部１２ａ、１２ｂのみを残すようにする。この状態
においては、貼り合わせ用基板１２に形成された半導体
領域１２ａ、１２ｂが絶縁膜１４中に分離した状態で残
される。
【００３８】なお、半導体領域１２ａ、１２ｂはいずれ
かの段階で高濃度に不純物をドープしておく。このよう
にして、図１（Ａ）に示す低抵抗率半導体領域が形成さ
れる。
かの段階で高濃度に不純物をドープしておく。このよう
にして、図１（Ａ）に示す低抵抗率半導体領域が形成さ
れる。
【００３９】なお、同様の方法により絶縁膜中に埋め込
まれた半導体領域を多数形成し、それぞれにｐＭＯＳ、
ｎＭＯＳ等を形成することができる。このように形成し
たＳＯＩ構造の上に絶縁膜を形成し、コンタクト孔を形
成後配線層を形成すれば図１（Ａ）に示す半導体構造が
得られる。
まれた半導体領域を多数形成し、それぞれにｐＭＯＳ、
ｎＭＯＳ等を形成することができる。このように形成し
たＳＯＩ構造の上に絶縁膜を形成し、コンタクト孔を形
成後配線層を形成すれば図１（Ａ）に示す半導体構造が
得られる。
【００４０】なお、図２（Ｅ）に示す構造においては、
半導体領域１２ａ、１２ｂは絶縁膜１４を介して支持基
板１６の上に形成された多結晶半導体層１５と対向して
いる。すなわち、半導体領域１２ａ、１２ｂは支持基板
との間にも容量を形成する。
半導体領域１２ａ、１２ｂは絶縁膜１４を介して支持基
板１６の上に形成された多結晶半導体層１５と対向して
いる。すなわち、半導体領域１２ａ、１２ｂは支持基板
との間にも容量を形成する。
【００４１】ＥＳＤ保護用の容量を形成する半導体領域
の形状としては種々の形状が可能である。図４は本発明
の実施例によるＥＳＤ保護容量の平面構成例を示す。絶
縁領域２５内に配置された低抵抗率半導体領域２３は、
共通の基幹部分から３つの枝状部分２３ａ、２３ｂ、２
３ｃが張り出した形状を有する。絶縁領域２５内に配置
された他の半導体領域２４も同様に、共通の基幹部分か
ら３つの枝状部分２４ａ、２４ｂ、２４ｃが張り出した
形状を有する。
の形状としては種々の形状が可能である。図４は本発明
の実施例によるＥＳＤ保護容量の平面構成例を示す。絶
縁領域２５内に配置された低抵抗率半導体領域２３は、
共通の基幹部分から３つの枝状部分２３ａ、２３ｂ、２
３ｃが張り出した形状を有する。絶縁領域２５内に配置
された他の半導体領域２４も同様に、共通の基幹部分か
ら３つの枝状部分２４ａ、２４ｂ、２４ｃが張り出した
形状を有する。
【００４２】半導体領域２３と半導体領域２４は、互い
にその枝状部分２３ａ〜２３ｃと２４ａ〜２４ｃが互い
にかみ合うようにインターデジタル形状に配置される。
半導体領域２３はＶSSライン２１に接続され、半導体領
域２４はＶDDライン２２に接続される。
にその枝状部分２３ａ〜２３ｃと２４ａ〜２４ｃが互い
にかみ合うようにインターデジタル形状に配置される。
半導体領域２３はＶSSライン２１に接続され、半導体領
域２４はＶDDライン２２に接続される。
【００４３】このようなインターデジタル形状を採用す
ることにより、半導体領域２３と半導体２４の対向面積
が増大し、形成する容量のキャパシタンスが増大する。
図５は、図４に示すような構成の容量を、集積回路チッ
プに配置する配置例を示す。半導体チップ２０の中央部
には集積回路部分が形成され、周辺部にはパッドが形成
される。中央部の回路部分と周辺部のパッドとの間にＶ
SSライン２１とＶDDライン２２が中央領域を取り囲むよ
うに配置されている。
ることにより、半導体領域２３と半導体２４の対向面積
が増大し、形成する容量のキャパシタンスが増大する。
図５は、図４に示すような構成の容量を、集積回路チッ
プに配置する配置例を示す。半導体チップ２０の中央部
には集積回路部分が形成され、周辺部にはパッドが形成
される。中央部の回路部分と周辺部のパッドとの間にＶ
SSライン２１とＶDDライン２２が中央領域を取り囲むよ
うに配置されている。
【００４４】このＶSSライン２１とＶDDライン２２の間
に複数個所において図４に示すようなＥＳＤ保護回路２
６が配置される。図示の構成においては、３つのＥＳＤ
保護回路２６ａ、２６ｂ、２６ｃが示されている。容量
を分散配置することにより電源ライン全体に対する保護
機能が均一化される。
に複数個所において図４に示すようなＥＳＤ保護回路２
６が配置される。図示の構成においては、３つのＥＳＤ
保護回路２６ａ、２６ｂ、２６ｃが示されている。容量
を分散配置することにより電源ライン全体に対する保護
機能が均一化される。
【００４５】なお、必要に応じてＥＳＤ保護回路の数を
増減することができる。また、ＶSSライン２１、ＶDDラ
イン２２の対向する全長に渡ってＥＳＤ保護回路を形成
することもできる。
増減することができる。また、ＶSSライン２１、ＶDDラ
イン２２の対向する全長に渡ってＥＳＤ保護回路を形成
することもできる。
【００４６】超薄膜ＳＯＩ型ＣＭＯＳ回路においては、
半導体デバイスを形成する半導体層は、たとえば約０．
１μｍと極め薄くされる。このような場合、容量を形成
する半導体領域の側面の面積は厚さに応じて小さくな
る。容量を増大させるためには、半導体領域間の誘電体
層の厚さを薄くすればよいが、あまり薄くすると耐圧が
不足してしまう。
半導体デバイスを形成する半導体層は、たとえば約０．
１μｍと極め薄くされる。このような場合、容量を形成
する半導体領域の側面の面積は厚さに応じて小さくな
る。容量を増大させるためには、半導体領域間の誘電体
層の厚さを薄くすればよいが、あまり薄くすると耐圧が
不足してしまう。
【００４７】たとえば、ＳｉＯ2 の誘電体層を利用する
場合、対向する半導体領域間には厚さ約０．５μｍ程度
の誘電体領域を残す。この半導体領域間の誘電体層の厚
さは、リーク電流が無視できる程度となり、かつ絶縁破
壊されない程度の厚さを確保する必要がある。１つの目
安として、最小露光線幅程度の誘電体層を用いる。
場合、対向する半導体領域間には厚さ約０．５μｍ程度
の誘電体領域を残す。この半導体領域間の誘電体層の厚
さは、リーク電流が無視できる程度となり、かつ絶縁破
壊されない程度の厚さを確保する必要がある。１つの目
安として、最小露光線幅程度の誘電体層を用いる。
【００４８】ＥＳＤノイズは人体等から発生するが、典
型的には５００Ｖ程度の電圧が生じる。このようなＥＳ
Ｄ電圧を緩和するためには、容量は大きい方が望まし
い。図６は、半導体領域間に形成される容量のキャパシ
タンスをさらに増大するのに適した平面形状を示す。
型的には５００Ｖ程度の電圧が生じる。このようなＥＳ
Ｄ電圧を緩和するためには、容量は大きい方が望まし
い。図６は、半導体領域間に形成される容量のキャパシ
タンスをさらに増大するのに適した平面形状を示す。
【００４９】半導体領域２３は、２つの枝状部分２３
ａ、２３ｂを有し、同様の２つの枝状部分２４ａ、２４
ｂを有する半導体領域２４と対向配置されている。これ
らの枝状部分２３ａ、２３ｂと２４ａ、２４ｂはインタ
ーデジタル形状にかみ合って配置されている。
ａ、２３ｂを有し、同様の２つの枝状部分２４ａ、２４
ｂを有する半導体領域２４と対向配置されている。これ
らの枝状部分２３ａ、２３ｂと２４ａ、２４ｂはインタ
ーデジタル形状にかみ合って配置されている。
【００５０】さらに、対向する各枝状部分において、枝
状部分２３ａからさらに突出する突起部２８が形成さ
れ、枝状部分２４からも突起する突起領域２７が形成さ
れ、突起部２８と交互にかみ合うように配置されてい
る。これらの突起２７、２８により、半導体領域２３、
２４の対向部分の周縁の長さは増大する。
状部分２３ａからさらに突出する突起部２８が形成さ
れ、枝状部分２４からも突起する突起領域２７が形成さ
れ、突起部２８と交互にかみ合うように配置されてい
る。これらの突起２７、２８により、半導体領域２３、
２４の対向部分の周縁の長さは増大する。
【００５１】すなわち、半導体領域２３、２４の側面の
面積が増大している。この増大した側面が互いに対向配
置されることにより、その間に形成される容量のキャパ
シタンスも増大する。
面積が増大している。この増大した側面が互いに対向配
置されることにより、その間に形成される容量のキャパ
シタンスも増大する。
【００５２】図７は、本発明の他の実施例によるＥＳＤ
保護容量の配置例を示す。半導体領域２３と２４が２次
元状にかつ交互に配置され、市松模様のパターンを形成
している。各半導体領域２３、２４の周囲には誘電体領
域が配置されている。
保護容量の配置例を示す。半導体領域２３と２４が２次
元状にかつ交互に配置され、市松模様のパターンを形成
している。各半導体領域２３、２４の周囲には誘電体領
域が配置されている。
【００５３】これらの半導体領域の上に、図に示すよう
に斜め方向に電源配線２１ａ、２１ｂ、２１ｃ、２１ｄ
と２２ａ、２２ｂ、２２ｃ、…が交互に配置されてい
る。すなわち、半導体領域２３はＶSSライン２１に接続
され、半導体領域２４はＶDDライン２２に接続される。
従って、各半導体領域２３、２４はその周囲を他の電源
ラインに接続される半導体領域に囲まれており、その全
側面で容量を形成する。
に斜め方向に電源配線２１ａ、２１ｂ、２１ｃ、２１ｄ
と２２ａ、２２ｂ、２２ｃ、…が交互に配置されてい
る。すなわち、半導体領域２３はＶSSライン２１に接続
され、半導体領域２４はＶDDライン２２に接続される。
従って、各半導体領域２３、２４はその周囲を他の電源
ラインに接続される半導体領域に囲まれており、その全
側面で容量を形成する。
【００５４】本実施例においては、各半導体領域の主表
面における面積を小さくし、主表面側から電源ラインに
コンタクトを取ることにより、容量を増加させると共に
半導体領域内での電圧降下をほとんど無視できるように
することも可能である。
面における面積を小さくし、主表面側から電源ラインに
コンタクトを取ることにより、容量を増加させると共に
半導体領域内での電圧降下をほとんど無視できるように
することも可能である。
【００５５】ＥＳＤノイズは電圧が高いので、導電性領
域に鋭角なエッジがあると、そこにおいて放電を生じや
すい。図８は、本発明の他の実施例による、耐圧の高い
ＥＳＤ保護容量の構成例を示す。絶縁領域中に円形の半
導体領域２４とそれを囲むリング状の半導体領域２３が
形成され、その間に容量を形成する。
域に鋭角なエッジがあると、そこにおいて放電を生じや
すい。図８は、本発明の他の実施例による、耐圧の高い
ＥＳＤ保護容量の構成例を示す。絶縁領域中に円形の半
導体領域２４とそれを囲むリング状の半導体領域２３が
形成され、その間に容量を形成する。
【００５６】これらの半導体領域の上に絶縁膜を介して
ＶSSライン２１、ＶDDライン２２が配置され、絶縁膜中
に形成したコンタクト孔２８を介してリング状半導体領
域２３および円形状半導体領域２４にオーミックコンタ
クトする。
ＶSSライン２１、ＶDDライン２２が配置され、絶縁膜中
に形成したコンタクト孔２８を介してリング状半導体領
域２３および円形状半導体領域２４にオーミックコンタ
クトする。
【００５７】この構成においては、半導体領域２３と２
４の対向面において突起が全く存在せず、耐圧が向上す
る。このため、半導体領域２３、２４間の誘電領域の厚
さを減少させることが可能になる。
４の対向面において突起が全く存在せず、耐圧が向上す
る。このため、半導体領域２３、２４間の誘電領域の厚
さを減少させることが可能になる。
【００５８】なお、これらの半導体領域は必ずしも円形
にする必要はなく、楕円形状または長円形状などなだら
かな曲線を形成するいかなる形状としてもよい。電源配
線の一方が接地電位の場合は、接地電位を外側に配置す
るのが好ましい。
にする必要はなく、楕円形状または長円形状などなだら
かな曲線を形成するいかなる形状としてもよい。電源配
線の一方が接地電位の場合は、接地電位を外側に配置す
るのが好ましい。
【００５９】ＳＯＩ型構造において、表面層に形成され
る半導体層は相互間に容量を形成できる他、支持基板と
して半導体基板を用いる場合、支持基板との間にも容量
を形成する。
る半導体層は相互間に容量を形成できる他、支持基板と
して半導体基板を用いる場合、支持基板との間にも容量
を形成する。
【００６０】図９は、本発明の他の実施例によるＳＯＩ
型半導体装置のＥＳＤ保護容量の構成例を示す。支持用
Ｓｉ基板２９の上に絶縁膜２５が配置され、この絶縁膜
２５中に半導体領域２３、２４が配置されている。半導
体領域２３、２４は絶縁膜２５の一部を介して支持基板
２９と対向し、容量Ｃ１、Ｃ２を形成する。
型半導体装置のＥＳＤ保護容量の構成例を示す。支持用
Ｓｉ基板２９の上に絶縁膜２５が配置され、この絶縁膜
２５中に半導体領域２３、２４が配置されている。半導
体領域２３、２４は絶縁膜２５の一部を介して支持基板
２９と対向し、容量Ｃ１、Ｃ２を形成する。
【００６１】半導体領域２３、２４の表面は、絶縁膜３
１によって覆われる。絶縁膜３１中にはコンタクト孔２
８が形成され、半導体領域２３、２４の一部を露出す
る。これらのコンタクト孔を覆うようにＶSSライン２
１、ＶDDライン２２が形成される。すなわち、ＶSSライ
ン２１とＶDDライン２２の間には、半導体領域２３、支
持基板２９、半導体領域２４によって形成されるＥＤＳ
保護容量が接続される。
１によって覆われる。絶縁膜３１中にはコンタクト孔２
８が形成され、半導体領域２３、２４の一部を露出す
る。これらのコンタクト孔を覆うようにＶSSライン２
１、ＶDDライン２２が形成される。すなわち、ＶSSライ
ン２１とＶDDライン２２の間には、半導体領域２３、支
持基板２９、半導体領域２４によって形成されるＥＤＳ
保護容量が接続される。
【００６２】なお、図１（Ａ）、図４〜図９には、ＥＳ
Ｄ保護回路用の容量部分のみを図示したが、同一の半導
体チップ上に図３（Ｃ）に示すようなＭＯＳトランジス
タ構造を形成し、図１（Ｂ）に示すようなＥＳＤ保護回
路を形成する。ＥＳＤ保護容量として図１、４〜８に示
す構成と図９に示す構成を組み合わせるまたは兼用させ
ることもできる。
Ｄ保護回路用の容量部分のみを図示したが、同一の半導
体チップ上に図３（Ｃ）に示すようなＭＯＳトランジス
タ構造を形成し、図１（Ｂ）に示すようなＥＳＤ保護回
路を形成する。ＥＳＤ保護容量として図１、４〜８に示
す構成と図９に示す構成を組み合わせるまたは兼用させ
ることもできる。
【００６３】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
【００６４】
【発明の効果】以上説明したように、本発明によれば、
製造工程を複雑化させることなく、ＥＳＤ耐性を向上し
たＳＯＩ型半導体装置が提供される。
製造工程を複雑化させることなく、ＥＳＤ耐性を向上し
たＳＯＩ型半導体装置が提供される。
【図１】本発明の基本実施例を示す断面図および回路図
である。
である。
【図２】図１に示す半導体装置の製造方法を説明するた
めの概略断面図である。
めの概略断面図である。
【図３】従来の技術を説明するための回路図および断面
図である。
図である。
【図４】本発明の実施例によるＥＳＤ保護容量の平面形
状を示す平面図である
状を示す平面図である
【図５】チップ内におけるＥＳＤ保護容量の配置を示す
平面図である。
平面図である。
【図６】本発明の実施例によるＥＳＤ保護容量の平面形
状を示す平面図である。
状を示す平面図である。
【図７】本発明の実施例によるＥＳＤ保護容量の平面形
状を示す平面図である。
状を示す平面図である。
【図８】本発明の実施例によるＥＳＤ保護容量の平面形
状を示す平面図である。
状を示す平面図である。
【図９】本発明の実施例によるＥＳＤ保護容量の構成を
概略的に示す断面図である。
概略的に示す断面図である。
１ 絶縁領域 ２ 低抵抗率半導体領域 ３ 絶縁膜 ５ ＶSSライン ６ ＶDDライン ７ コンタクト孔 １０ パッド １１ ＭＯＳトランジスタ １２ 貼り合わせ用基板 １３ マスク １４ 絶縁膜 １５ 多結晶半導体層 １６ 支持基板 ２１、２２ 電源配線 ２３、２４ 半導体領域
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822 H01L 21/8238 H01L 27/092
Claims (9)
- 【請求項１】 絶縁性支持基板上に半導体表面層を有す
るＳＯＩ型半導体装置であって、 半導体表面層上に形成された１対の電源供給線（５、
６）と、 前記１対の電源供給線に接続され、表面層中に配置され
た１対の低抵抗率半導体領域（２ａ、２ｂ）と、 前記１対の低抵抗率半導体領域間に配置された誘電体領
域（１ａ）とを有し、前記１対の低抵抗半導体領域が容
量を形成するＳＯＩ型半導体装置。 - 【請求項２】 前記支持基板は、半導体基板を含み、半
導体基板表面に前記誘電体領域に連続する絶縁層が形成
されている請求項１記載のＳＯＩ型半導体装置。 - 【請求項３】 前記１対の低抵抗率半導体領域（２ａ、
２ｂ）はその側面で前記誘電体領域（１ａ）を介して対
向し、容量を形成する請求項２記載のＳＯＩ型半導体装
置。 - 【請求項４】 前記１対の低抵抗率半導体領域が複数対
設けられ、共通の１対の電源供給線に接続されている請
求項３記載のＳＯＩ型半導体装置。 - 【請求項５】 前記１対の低抵抗率半導体領域は、支持
基板表面に射影した形状が、インターデジタル部を含む
請求項３ないし４記載のＳＯＩ型半導体装置。 - 【請求項６】 前記１対の低抵抗率半導体領域の外縁は
９０度以下の角度をなす屈曲部を有さない請求項３〜５
のいずれかに記載のＳＯＩ型半導体装置。 - 【請求項７】 前記１対の低抵抗率半導体領域は、１方
が他方を取り囲む形状を有する請求項３〜６のいずれか
に記載のＳＯＩ型半導体装置。 - 【請求項８】 前記１対の低抵抗率半導体領域は市松模
様状に配置され、前記１対の電源供給線が交互に接続さ
れている請求項４記載のＳＯＩ型半導体装置。 - 【請求項９】 前記１対の低抵抗率半導体領域は前記半
導体基板を介して容量を形成する請求項２記載のＳＯＩ
型半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23395193A JP3195474B2 (ja) | 1993-09-20 | 1993-09-20 | 半導体装置 |
| KR1019940023089A KR0134418B1 (ko) | 1993-09-20 | 1994-09-13 | 정전하 방전(esd) 내성의 soi장치 |
| FR9411169A FR2710454B1 (fr) | 1993-09-20 | 1994-09-20 | Dispositif semiconducteur, du type semiconducteur sur isolant, avec tolérance vis-à-vis des décharges électrostatiques. |
| US08/915,140 US5828106A (en) | 1993-09-20 | 1997-08-20 | ESD tolerated SOI device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23395193A JP3195474B2 (ja) | 1993-09-20 | 1993-09-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0794679A JPH0794679A (ja) | 1995-04-07 |
| JP3195474B2 true JP3195474B2 (ja) | 2001-08-06 |
Family
ID=16963185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23395193A Expired - Lifetime JP3195474B2 (ja) | 1993-09-20 | 1993-09-20 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5828106A (ja) |
| JP (1) | JP3195474B2 (ja) |
| KR (1) | KR0134418B1 (ja) |
| FR (1) | FR2710454B1 (ja) |
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| JPH09331072A (ja) * | 1996-06-12 | 1997-12-22 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4005145B2 (ja) * | 1997-03-31 | 2007-11-07 | 株式会社ルネサステクノロジ | 容量性絶縁バリヤを用いるモデム装置及び絶縁カプラ並びにモデム装置に用いられる集積回路 |
| US6084285A (en) * | 1997-10-20 | 2000-07-04 | The Board Of Trustees Of The Leland Stanford Junior University | Lateral flux capacitor having fractal-shaped perimeters |
| US6137671A (en) * | 1998-01-29 | 2000-10-24 | Energenius, Inc. | Embedded energy storage device |
| KR19990072936A (ko) | 1998-02-27 | 1999-09-27 | 가나이 쓰도무 | 아이솔레이터및그것을사용하는모뎀장치 |
| US6558998B2 (en) * | 1998-06-15 | 2003-05-06 | Marc Belleville | SOI type integrated circuit with a decoupling capacity and process for embodiment of such a circuit |
| US6617681B1 (en) | 1999-06-28 | 2003-09-09 | Intel Corporation | Interposer and method of making same |
| US6245600B1 (en) | 1999-07-01 | 2001-06-12 | International Business Machines Corporation | Method and structure for SOI wafers to avoid electrostatic discharge |
| US6657275B1 (en) * | 1999-08-02 | 2003-12-02 | Intel Corporation | Pad and via placement design for land side capacitors |
| US6384452B1 (en) | 2000-07-17 | 2002-05-07 | Agere Systems Guardian Corp | Electrostatic discharge protection device with monolithically formed resistor-capacitor portion |
| US8319313B1 (en) | 2004-10-26 | 2012-11-27 | Marvell Israel (M.I.S.L) Ltd. | Circuits, systems, and methods for reducing effects of cross talk in I/O lines and wire bonds |
| DE102005047409A1 (de) * | 2005-10-04 | 2007-04-12 | Infineon Technologies Ag | Halbleiterbauelement mit integrierter Kapazitätsstruktur |
| JP4320038B2 (ja) * | 2007-03-16 | 2009-08-26 | Ｏｋｉセミコンダクタ株式会社 | 半導体集積回路 |
| US8106474B2 (en) * | 2008-04-18 | 2012-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57206060A (en) * | 1981-06-12 | 1982-12-17 | Nec Corp | Manufacturing method for semiconductor device |
| JPS5989450A (ja) * | 1982-11-15 | 1984-05-23 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0612805B2 (ja) * | 1983-03-31 | 1994-02-16 | 富士通株式会社 | 半導体記憶装置の製造方法 |
| US5202751A (en) * | 1984-03-30 | 1993-04-13 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| JPS6132561A (ja) * | 1984-07-25 | 1986-02-15 | Sanyo Electric Co Ltd | 静電破壊防止素子 |
| JPS63124542A (ja) * | 1986-11-14 | 1988-05-28 | Nec Corp | 半導体集積回路 |
| US4989057A (en) * | 1988-05-26 | 1991-01-29 | Texas Instruments Incorporated | ESD protection for SOI circuits |
| JPH0283967A (ja) * | 1988-09-20 | 1990-03-26 | Fujitsu Ltd | 半導体記憶装置 |
| DE4041271C2 (de) * | 1989-12-25 | 1998-10-08 | Toshiba Kawasaki Kk | Halbleitervorrichtung mit einem ferroelektrischen Kondensator |
| JPH03222361A (ja) * | 1990-01-26 | 1991-10-01 | Hitachi Ltd | 半導体集積回路装置 |
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| JP3071278B2 (ja) * | 1991-12-11 | 2000-07-31 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP3241789B2 (ja) * | 1991-12-18 | 2001-12-25 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
| US5499207A (en) * | 1993-08-06 | 1996-03-12 | Hitachi, Ltd. | Semiconductor memory device having improved isolation between electrodes, and process for fabricating the same |
-
1993
- 1993-09-20 JP JP23395193A patent/JP3195474B2/ja not_active Expired - Lifetime
-
1994
- 1994-09-13 KR KR1019940023089A patent/KR0134418B1/ko not_active IP Right Cessation
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-
1997
- 1997-08-20 US US08/915,140 patent/US5828106A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR0134418B1 (ko) | 1998-04-20 |
| FR2710454A1 (fr) | 1995-03-31 |
| FR2710454B1 (fr) | 1996-03-29 |
| JPH0794679A (ja) | 1995-04-07 |
| US5828106A (en) | 1998-10-27 |
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