[go: up one dir, main page]

KR910001419B1 - 수지봉합형 집적회로장치 - Google Patents

수지봉합형 집적회로장치 Download PDF

Info

Publication number
KR910001419B1
KR910001419B1 KR1019880003591A KR880003591A KR910001419B1 KR 910001419 B1 KR910001419 B1 KR 910001419B1 KR 1019880003591 A KR1019880003591 A KR 1019880003591A KR 880003591 A KR880003591 A KR 880003591A KR 910001419 B1 KR910001419 B1 KR 910001419B1
Authority
KR
South Korea
Prior art keywords
integrated circuit
resin
conductor wiring
circuit device
insulating substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
KR1019880003591A
Other languages
English (en)
Other versions
KR880011910A (ko
Inventor
히로미치 사와야
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP62076175A external-priority patent/JP2633557B2/ja
Priority claimed from JP7617687A external-priority patent/JPS63244654A/ja
Priority claimed from JP62078550A external-priority patent/JPS63244747A/ja
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
Publication of KR880011910A publication Critical patent/KR880011910A/ko
Application granted granted Critical
Publication of KR910001419B1 publication Critical patent/KR910001419B1/ko
Expired legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

내용 없음.

Description

수지봉합형 집적회로장치
제1도 및 제2도는 종래의 수지봉합형 집적회로장치의 단면도.
제3도는 본 발명에 따른 수지봉합형 집적회로장치의 실시예의 구성을 나타낸 단면도.
제4도 내지 제7도는 본 발명에 따른 수지봉합형 집적회로장치의 다른 실시예의 구성을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
11, 21, 31 : 아일란드(ISLAND) 12, 22, 32 : 리이드
13, 23, 33, 34 : 집적회로 14, 24, 351 : 수지봉합패키기
25 : 수납부 35 : 지지대
38 : 전극취출부
41∼44, 131, 231, 331. 341 : 절연기판
132, 232, 330, 333, 343 : 반도체칩 133, 234, 332, 342 : 도체배선
36, 134, 235, 335, 345 : 와이어 26, 135, 233, 334, 344 : 구멍
39, 250 : 절연피막 251 : 측벽
252 : 덮개 340 : 패드
본 발명은 리이드프레임(lead frame)을 구성하는 아일란드(island)상에 고정된 집적회로를 수지로 봉합하여 형성하는 수지봉합형 집적회로장치에 관한 것이다.
리이드프레임을 구성하는 아일란드상에 집적회로를 고정해서 형성시키는 집적회로장치에 있어서는 일반적으로 반도체칩을 먼지로부터 보호할 목적으로 상기 집적회로를 봉합하도록 되어 있는바, 이러한 봉합의 방법으로서는 기밀봉합 방법이나 수지봉합방법이 있다.
제1도는 종래의 수지봉합형 집적회로장치의 일예를 도시한 단면도로서, 제1도에 있어서 참조번호 11은 리이드프레임을 구성하는 아일란드이며 12는 동일한 리이드프레임을 구성하는 리이드이고, 13은 상기 아일란드상에 고정된 집적회로이다. 또 참조부호 14는 아일란드(11)와 리이드(12) 및 집적회로(13)를 일체적으로 봉합하는 수지봉합패키지이다.
여기시 상기 집적회로(13)는 예컨대 하이브리드(hybrid)형 집적회로이다. 즉, 이 집적회로(13)은 아일란드(11)상에 접착제 등으로 고정된 절연기판(131)과 이 절연기판(131)상에 접착제등으로 고정된 다수의 반도체칩(132) 및 상기 절연기판(131)상에 형성된 도체배선(133)을 갖추고 있다.
더구나 하이브리드 단위체는 상기 도체배선(133)과 반도체칩(132)에 형성된 반도체소자의 전극 및 리이드(12)를 적절하게 접속하는 와이어(134)를 구비하고 있다.
또한 제2도는 종래의 수지봉합형 집적회로장치의 다른 실시예의 구성을 나타낸 단면도로서, 이 수지봉합형 집적회로장치는 절연기판(131)에 구멍(135)을 형성시키고, 다수의 반도체칩(132)내의 일부 반도체칩(132)을 이 구멍 (135)을 통해서 접착제 등으로 아일란드(11)에 직접 고정시킨 점을 제외하면 앞의 제1도에 도시한 장치와 거의 동일한 구성을 갖는다. 따라서 제2도에 있어서 앞의 제1도와 동일기능을 수행하는 부분에는 동일부호를 첨부했다.
그런데 상기한 바와같은 수지봉합형 집적회로장치에 있어서는 최근 기능의 종류가 증대함에 따라서 얹어지는 반도체칩(132)의 수가 증가하고, 또 반도체칩(132) 자신의 크기도 크게 되며, 절연기판(131)이 대형화되고 있다. 그 결과 다음과 같은 문제가 발생하게 된다.
(1) 절연기판(131)의 대형화에 따라 절연기판(131)상에 형성된 다수의 회로블록의 입출력 특성의 확인이 어렵게 되고 있다. 그 결과 집적회로장치의 설계가 어렵게 되고 있는바, 이것은 특히 고객이 필요로 하는 사양이 다양한 하이브리드형 장치에 있어서는 단납기(短納期), 저가격을 실현하는데 장해로 되고 있다. 이러한 문제에 대처하기 위해 패턴을 셀화하는 것이 고안되어 있지만 하이브리드형 장치에 이것을 실현하는 것은 매우 곤란하다.
(2) 또한 집적회로장치를 제조하는 장치로서는 큰장치가 필요하게 된다. 즉, 아일란드(11)와 절연기판(131)을 접합한후 접합부의 신뢰성을 높이기 위해서는 절연기판(131)을 아일란드(11)에 붙혀 고정할때 소정의 압력과 온도에 의해서 접착제를 경화시킬 필요가 있다. 여기서 필요로 하는 압력의 값은 기판면적의 크기에 비례하게 된다. 따라서 절연기판(131)이 대형화 되면, 필요로 하는 압력의 값도 커지게 되며, 압력을 발생하기 위한 제조장치도 당연히 대형화 된다. 예컨대 현재 상기한 압력의 값으로서는 10Kg/Cm2정도의 것이 필요하게 되고 이와같은 압력을 얻기에는 대단히 큰 제조장치가 필요하게 된다. 따라서 금후 절연기판(131)이 대형화하고 있으면 제조장치의 설치스페이스나 설치경비 등의 면에서 큰 문제가 생길 가능성이 극히 높다.
(3) 더구나 완성품의 품질이 떨어질 가능성이 높아지게 되는바, 구체예의 하나를 들면, 예컨대 절연기판(131)을 아일란드(11)에 고정시키는 경우 절연기판(131)이 크기 때문에 기판전체에 압력이 균일하게 가해지지 않아 충분힌 신뢰성을 갖는 고정상태를 얻을 수 없다. 또 접착제를 경화시킨 다음 보이드(boid)가 발생하거나 온도나 습도의 변화에 대한 신축량이 커지게 된다. 이 때문에 수지봉합후 사용환경에 따라서는 사용에 견딜 수 없는 일이 발생할 가능성이 극히 높아지게 된다.
(4) 반도체칩(132)의 기능의 종류가 증대함으로써 반도체 소자의 집적도가 증대하고, 도체배선(133)의 점유면적이 감소하며, 도체배선(133)이 미세한 결과 수지(14)가 직접 반도체칩(132)에 접착되어 있으면, 열스트레스(stress)에 의해 도체배선(133)이 단선되거나 쇼트회로(short circuit)로 되고 만다.
또 종래의 수지봉합형 집적회로장치에 있어서는 집적회로(13)를 먼지등으로 부터 보호할 수 있는 반면 다음과 같은 문제가 있다.
(1) 패키지내로 수분이 침입해서 누설전류에 의한 기능 파괴가 발생하는등 내습특성이 불량하게 된다. 특히 평면패키지나 4면평면패키지(Quad Flat Package) 스몰 아웃라인 패키지(Small Outline Package), 플라스틱 리이드 칩 캐리어(Plastic Leaded Chip Carrier)등 프린트기판에 구멍을 뚫고 그 구멍에 리이드를 끼워 넣어 납땜에 의해 장착하지 않고, 프린트기판의 한쪽면만을 이용하여 장착되도록 하는 등의 표면실장(surface mount device)형 패키지에 있어서는 프린트기판에 장착할때 즉, 납땜실장때 열스트레스에 의해 장치에 이상(수지봉합패키지(14)와 반도체칩(132)의 밀착성 악화등)이 발생하기 때문에 그후 수분침입이 촉진되어 불량에 도달하는 시간이 빠르게 된다.
(2) 이것은 패키지내로의 수분의 침입에 의한 집적회로장치의 기능이 파괴될때까지의 시간이 짧아지게 된다. 즉, 수분이 패키지내로 침입하게 되면 수지봉합패키지(14)와 절연기판(131)의 경계면에 있어서, 도체배선(133)사이에 누설전류가 흐르고 있지만, 이 누설전류가 많으면 집적회로장치의 기능이 파괴된다. 수지봉합형 집적회로장치의 경우, 수분의 침입량이 많기 때문에 상기 기능파괴가 단시간에 일어날 가능성이 높아지게 된다. 이 문제는 집적회로의 고집적화에 따라서 도체배선(133)의 사이가 좁게된 경우에 특히 현저하게 나타나게 된다. 예컨대 듀얼 인라인 패키지(DIP ; Dual inline Package)형의 수지봉합형 집적회로장치의 경우, 배선간격 0.2mm∼1.0mm, 배선간 인가전압 약 30V인 조건에서 증기가 압처리에 의한 장기 신뢰성 시험을 행하게 되면, 100시간 전후에 누설전류가 10㎂ 정도에 도달하여 장치의 기능파괴가 발생하는 것이 확인되었다. 이 장치가 파괴될때 까지의 시간은 표면실장의 얇은 수지봉합형 집적회로장치에 있어서는 시장에서의 신뢰성에 있어서 문제로 되는 시간이다. 따라서 수지봉합형 접적회로장치가 보다 더 많이 이용되고 보급되면, 장치가 파괴될때 까지의 시간을 늘리는 것이 필수의 요건으로 된다.
(3) 반도체칩(132)의 대형화나 절연기판(131)에 장착되는 반도체칩(132)의 증대에 따라 수지의 밀착율이 낮아지게 된다. 밀착율은 경화후의 수지로부터 반도체칩(132)의 단위면적당 받는 내부압력(응력)이다. 즉, 메모리 등의 반도체칩(132)에 있어서는
Figure kpo00001
선에 의한 회로소자의 오동작을 회피하기 위해 반도체칩(132)을 폴리미드(Polyimide)등의 절연물로 코팅하는 수가 많으므로 수지봉합패키지(14)와의 밀착성이 좋다. 이에 반해 저항이나 콘덴서 등의 디스크리이드 부품의 반도체칩(132)은 판매가 등의 관계상 상기 코팅을 하지 않은 경우가 많다. 따라서 이들의 반도체칩(132)은 수지봉합패키지(14)와의 밀착성이 나쁘게 된다. 그 결과 디스크리이드부품 등의 반도체칩(132)의 대형화, 수의 증가에 따라 수지봉합패키지(14)의 밀착율이 낮아지게 되는바, 이러한 밀착율의 저하에 따라 내습특성도 악화된다.
(4) 열스트레스에 의해 도체배선(133)이 단선되며, 심한 경우는 쇼트되어 장치의 기능파괴가 발생될 가능성이 높아지게 된다. 장치의 기능파괴는 도체배선(133)의 폭이 미세하고 간격이 좁은 경우, 더구나 도체배선(133)이 부드러운 재료일 경우에 특히 일어나기 쉽다. 예컨대 배선폭이 100㎛ 이하인 경우, -65°/2000℃의 온도 싸이클을 30분 반복함으로써 단선이 발생되는 것이 확인되었다.
(5) 도체배선(133)을 가로지르는 와이어(134)에 아래로 드리워지는 등의 변화가 발생해서 쇼트가 발생할 위험성이 높아지게 된다.
(6) 절연기판(131)상에서의 반도체배선(133)의 비율이 높아지게 되면, 절연기판(131)은 수지, 반도체배선(133)은 금속으로 이루어지므로 밀착이 어렵고, 따라서 절연기판(131)과 수지봉합패키지(14)의 밀착율이 낮아지게 된다. 그리고 밀착율이 낮아지게 되면, 상기한 (1)의 문제 등이 발생하게 된다.
(7) 반도체칩(132)과 수지봉합패키지(14)가 직접 접촉되어 있기 때문에 SAW(surface acsustic wave)공진자 등을 진동시켜서 사용하는 부품의 반도체칩(132)을 탑재시킨다.
종래의 수지봉합형 집적회로장치에 있어서는 절연기판의 대형화에 따라 설계의 곤란화, 제조장치의 대형화, 완성품의 품질저하 등의 문제가 생기고 있었다.
또한 종래의 수지봉합형 집적회로장치에 있어서는 수분의 침입에 의한 기능파괴 시간이 짧아진다는 문제, 열스트레스에 의해 단선이나 쇼트가 발생되는 문제, 와이어의 변형에 의한 쇼트가 발생한다고 하는 문제, 도체배선의 면적비율의 증대에 따라 수지의 밀착율이 낮아진다고 하는 문제를 갖고 있었다.
본 발명은 절연기판의 대형화에 따른 설계의 곤란화, 제조장치의 대형화, 완성품의 품질저하 등의 문제발생을 방지할 수 있을 뿐만 아니라 높은 신뢰성을 얻을 수 있는 수지봉합형 집적회로장치를 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 다수의 절연기판을 리이드프레임의 아일란드상에 다수배치함과 더불어 각 절연기판에 하이브리드 단위체를 설치하여 이들 하이브리드 단위체를 수지봉합패키지로 일체적으로 봉합시키도록 된 것이다.
상기 구성에 의하면, 탑재하는 반도체칩의 수가 증가하여도 내장하는 절연기판의 수를 적당하게 설정함으로써 하나하나의 절연기판을 소형화 할수 있어 결국 각 회로블록을 각절연기판에 분산할 수 있으므로 상기한 문제를 해결할 수 있다.
본 발명은 집적회로를 그 내부에 비접촉으로 수납되는 수납부를 절연물로 형성시키고 이 수납부의 외측에서 집적회로를 수지봉합시키도록 된것이다.
상기한 구성에 의하면, 패키지내로 침입한 수분이 도체배선으로 도달하는 것을 상기 집적회로를 수납하는수납부에 의해서 저지시킬 수 있으므로 침입수분에 의한 기능파괴를 최대한 억제할 수 있다.
또한 상기 수납부에 의해 열스트레스가 도체배선에 직접 전해지는 것을 방지할 수 있으므로 열스트레스에 의한 도체배선의 단선이나 쇼트를 최대한 억제시킬 수 있다. 또 집적회로를 수납부에 비접촉으로 수납되어 있으므로 표면 SAW 공진자 등을 진동시켜 사용하는 반도체칩의 탑재가 가능하게 된다. 그리고 수납부가 절연물로 형성되어 있으므로 비코팅의 반도체칩의 대형화와 수의 증가가 진행되어도 수지의 밀착율 저하를 방지할 수 있다.
본 발명은 도체층의 전극취출부에 대응하는 부분에 구멍을 갖춘 절연피막에 의해 도체층이 피복되도록 구성되어 있는 것이다.
또한 본 발명은 상기한 구성을 얻기 위해 우선 도체층의 전극취출부에 대응하는부분에 구멍을 갖는 절연피막을 도체층에 피복시키고 그 다음에 도체층의 전극취출부에 구멍을 통해서 와이어를 접속시키도록 된 것이다.
상기한 구성에 의하면 패키지내로 침입된 수분이 도체층으로 도달하는 것을 상기 도체층을 피복하는 절연피막에 의해 저지시킬 수 있다. 따라서 침입수분에 의한 기능파괴를 억제시킬 수 있다. 또 절연피막에 의해 열스트레스가 도체층으로 직접 전달되는 것을 방지할 수 있으므로 열스트레스에 의한 도체배선의 단선이나 쇼트를 최대한 억제시킬 수 있다. 그리고 절연막에 의해 와이어가 도체층 등에 접촉되는 것을 방지할 수 있으므로 와이어의 변형에 의한 쇼트를 최대한 억제시킬 수 있다. 더구나 절연피막은 금속 등으로 이루어지는 도체층에 비해 수지와의 밀착성이 양호하므로 도체층의 면적비율이 높게 되어도 수지와의 밀착율 저하를 억제시킬 수 있다.
이하 도면을 참조해서 본 발명의 실시예를 상세하게 설명한다.
제3도는 본 발명의 제1 실시예의 구성을 도시한 단면도로서, 제3도에 있어서 참조부호 31은 리이드프레임을 구성하는 아일란드이며, 32는 동일한 리이드프레임을 구성하는 리이드이고, 33, 34는 아일란드(31)상에 구성된 하이브리드형 집적회로이다. 또 참조부호 351은 아일란드(31), 하이브리드형 집적회로(33, 34), 리이드(32)의 일부분을 일체적으로 봉합하는 수지봉합패키지이다.
그리고 하이브리드형 집적회로(33)는 절연기판(331), 절연기판(331)에 형성된 하이브리드 단위체를 갖추고 있는 바, 이 절연기판(331)은 예컨대 접착제에 의해 아일란드(31)에 고정되어 있고, 하이브리드 단위체는 절연기판(331)상에 형성된 도체배선(332), 다수의 반도체칩(333), 와이어(335)를 갖추고 있다. 이 다수의 반도체칩(333)내의 일부는 예컨대 접착제에 의해 절연기판(331)상에 고정되어 있다. 또 다수의 반도체칩(333)내의 일부는 절연기판(331)에 형성된 구멍(334)을 통해서 아일란드(31)상에 예컨대 접착제에 의해 고정되어 있다. 또한 반도체칩(333)에 형성된 전극, 도체배선(332), 리이드(32)는 와이어 (335)에 의해서 적당하게 접속되어 있다.
더구나 하이브리드형 집적회로(34)도 마찬가지로 절연기판(341), 도체배선(342), 다수의 반도체칩(343), 와이어(345)로 구성되는 하이브리드 단위체를 갖추고 있다. 또 다수의 반도체칩(343)내의 일부는 절연기판(341)에 형성된 구멍(344)을 통해서 아일란드(31)에 고정되어 있다. 그리고 절연기판(341)은 하이브리드형 집적회로(33)의 절연기판(331)과는 별개 유니트로 아일란드(31)상에 형성되어 있는바, 집적회로(33, 34)는 아일란드(31)에 고정된 다음 모두 수지봉합패키지(351)에 의해서 일체적으로 봉합되어 있다. 절연기판(331, 341)에 형성된 하이브리드단위체는 다른 회로기능을 갖도록 설정되어 있다.
상기한 바와같이 본 실시예는 별도의 절연기판(331, 341)에 형성된 하이브리드단위체를 일체적으로 수지봉합하도록 된 것이다.
이와같은 구성에 의하면 다음과 같은 효과를 얻을 수 있다.
(1) 단일의 절연기판을 이용하지 않고 다수의 절연기판을 이용함으로써 각 회로블록을 각 절연기판(331, 341)으로 분산해서 형성시킬 수 있으므로 각 회로블록과의 입출력특성의 확인이 용이하게 되며, 입출력특성을 측정하는 테스트장치의 설계가 용이하게 된다. 또 다수의 절연기판을 이용함으로써 미리 셀등의 분류된 라이브러리(library)를 갖추어 둘 수 있으므로 셀등을 적당하게 조합시킬 수 있어 용이하게 시스템을 조작 할 수 있다. 상기한 바와같은 이유때문에 설계 단계에서 저가격화 실현성 여부가 결정되고 고객사양의 경우는 단납기, 저가격을 실현할 수 있다.
(2) 절연기판의 수를 적당하게 설정함으로써 하나하나의 절연기판(331, 341)을 소형화 할 수 있다. 그 결과 부착 고정에 필요한 압력을 발생하는 장치의 소형화를 도모할 수 있다. 그에 따라 본 장치의 설치스페이스의 축소나 설치경비의 저렴화를 도모할 수 있다. 또 장치를 제조라인의 필요한 부분에 용이하게 설치할 수 있기 때문에 기존의 제조라인을 사용한 자동화가 가능하다.
(3) 절연기판(331, 341)의 소형화가 가능하므로 아일란드(31)로의 부착고정시, 하나의 기판전체에 균등하게 압력을 줄수 있어 신뢰성이 높은 접합을 얻을 수 있다. 더구나 신뢰성에 관해서는 이 다음에도 다음과 같은 것을 들수 있다.
(4) 절연기판(331, 341)을 소형화하므로 온도변화에 대해서 각 절연기판(331, 341)의 신축량이 적기때문에 배선단, 기판분해 및 스트레스부가에 다른 반도체칩의 특성변화를 방지할 수 있다.
(5) 절연기판(331, 341)을 소형화하므로 도체배선(342)을 짧게할 수 있다. 따라서 임피던스의 증가에 의한 전력손실의 증가 및 동작속도의 지연을 방지할 수 있다.
이상 본 발명의 1실시예를 상세하게 설명했지만, 본 발명은 이와같은 실시예에 한정되는 것은 아니다. 예컨대 절연기판은 두개 이상이어도 좋다. 제4도는 4개의 절연기판(41∼44)을 설치한 경우를 도시한 것이다.
다음에 본 발명에 따른 수지봉합형 집적회로장치의 제2 실시예를 상세하게 설명한다.
제5도는 본 발명에 따른 제2 실시예의 구성을 도시한 단면도로서, 도면에 있어서, 참조부호 21은 리이드프레임의 아일란드이며, 22은 동일한 리이드이다. 또 참조부호 23은 상기 아일란드(21)상에 고정된 집적회로이고, 24는 아일란드(21), 리이드(22)의 기단부 및 집적회로(23)를 일체적으로 봉합하는 수지봉합패키지이다.
상기 집적회로(23)는 예컨대 하이브리드형 집적회로인 바, 즉 집적회로(23)는 아일란드(21)상에 접착제등에 의해 고정된 절연기판(231)과 다수의 반도체칩(232)을 갖추고 있다. 이들 다수의 반도체칩(232)내의 일부는 접착제등에 의해 절연기판(231)상에 고정되어 있다. 또 다수의 반도체칩(232)내의 일부는 절연기판(231)에 형성된 구멍(233)을 통해서 접착제 등에 의해 아일란드(21)에 직접 고정되어 있는데, 절연기판(231)상에는 도체배선(234)이 형성되어 있는 이 도체배선(234)과 반도체칩(232)에 형성된 전극 및 리이드(22)는 와이어(235)에 의해서 적당하게 접속되어 있다.
다음에 본 발명의 특징을 이루는 부분에 관해서 설명한다.
제5도에 있어서, 집적회로(23)는 폴리미드나 폴리미드 유니등의 절연물로 이루어지는 수납부(25)에 수납되어 있는바, 수납부(25)의 측벽(251)은 절연기판(231)상에 절연기판(231)의 패키지에 따라서 형성되어 있다. 그리고 이 측벽(251)의 위에 덮개(252)를 접착제 등에 의해 고정시킨 구성으로 되어 있다. 수납부(25)의 치수는 그 내면이 적어도 반도체칩(232)이나 도체배선(234)에 접촉되도록된 치수로 설정되어 있다.
이와같이 수납부(25)에 수납된 집적회로(23)는 수납부(25)의 외측으로부터 수지봉합패키지(24)에 의해 봉합되도록 되어 있다.
이상 상기한 본 실시예에 의하면 다음과 같은 효과가 있다.
(1) 패키지내로 침입한 수분이 수납부(25)에 의해서 집적회로(23)로 도달하는 것을 저지할 수 있으므로 내습특성을 향상시킬 수 있다. 종래의 듀얼인라인패키지(DIP)형인 수지봉합형 집적회로장치의 경우, 증기 가압처리에 의한 장기 신뢰성시험을 행하면, 100시간 전후에 도체배선과 반도체 칩사이의 누설전류가 10㎂에 도달하여 기능파괴가 발생하는데, 본 실시예에 의하면 그배인 200시간에도 기능파괴가 발생하지 않는 것이 확인되었다.
(2) 집적회로(23)가 수납부(25)에 비접촉으로 수납되어 있으므로 SAW 공진자 등을 진동시켜 사용하는 부품의 반도체칩(232)을 용이하게 탑재할 수 있다.
(3) 집적회로(23)가 수납부(25)내측에 비접촉으로 수납되어 있으므로 장치의 외측으로부터 공급되는 열에 의한 열스트레스가 도체배선(234)에 직접 전달되지 않아 단선이나 쇼트를 최대한 억제할 수 있다. 종래의 수지봉합형 집적회로장치의 경우, 65℃(30분)→125℃(5분)→1200℃(30분)→‥‥의 싸이클로 장기 신뢰성시험을 행하면, 100싸이클에서 단선이나 쇼트가 발생하는데 대해 본 실시예 장치에서는 그배인 200싸이클에서도 단선이나 쇼트가 발생하지 않는 것이 확인되었다.
(4) 수납부(25)가 폴리미드 등의 절연물로 형성되어 있으므로 반도체칩(232)의 대형화, 사용되는 반도체칩(232)의 수가 증가되어도 수지봉합패키지(24)의 밀착율 저하를 방지할 수 있다. 그에따라 표면실장패키지에 있어서도 납땜실장때의 수지봉합패키지(24)의 밀착율 저하를 방지할 수 있어 내습특성을 향상시킬 수 있다.
(5) 수납부(25)를 형성시키기 위한 장치는 통상의 제조라인에 탑재가능하므로 생산성을 떨어뜨림이 없이 수지봉합형 집적회로장치를 제조할 수 있어 장치의 저가격화를 도모할 수 있다.
다음에 본 발명에 따른 수지봉합형 집적회로장치의 제3실시예를 상세하게 설명한다.
제6도는 본 발명에 따른 제3 실시예의 구성을 도시한 단면도로서, 도면에 있어서, 참조부호 21은 리이드프레임으로 구성되는 아일란드이며, 22는 동일한 리이드프레임을 구성하는 리이드이다. 또 참조부호 23은 상기 아일란드(21)상에 고정된 집적회로이고, 24는 아일란드(21), 리이드(22)의 기단부 및 집적회로(23)을 일체적으로 봉합하는 수지봉합패키지이다.
상기 집적회로(23)은 예컨대 하이브리드형 집적회로인 바, 즉 집적회로(23)는 아일란드(21)상에 접착제등에 의해 고정된 절연기판(231)과 다수의 반도체칩(232)을 갖추고 있다. 이들 다수의 반도체칩(232)내의 일부는 접착제등에 의해 절연기판(231)상에 고정되어 있다. 또 다수의 반도체칩(232)내의 일부는 절연기판(231)에 형성된 구멍을 통해서 접착제 등에 의해 아일란드(21)에 직접 고정되어 있다. 이러한 절연기판(231)상에는 도체배선(234)이 형성되어 있다. 이 도체배선(234)과 반도체칩 (232)에 형성된 전극 및 리이드 (22)는 와이어 (235)에 의해서 적당하게 접속되어 있다.
다음에 본 발명의 특징을 이루는 부분에 관해서 설명한다
제6도에 있어서, 참조부호 250은 도체배선(234)을 피복하는 절연피막인데, 이 절연피막(250)은 도체배선(234)의 전극취출부에 대응하는 부분에 구멍(26)을 갖추고 있다. 그리고 이 구멍(26)을 통해서 도체배선(234)의 전극취출부에 와이어(235)가 접속되어 있다. 더구나 절연피막(250)은 예컨대 폴리미드 등의 절연물에 의해서 50㎛∼100㎛ 정도의 막두께를 갖도록 형성되어 있다. 또한 절연피막(250)에 의한 도체배선(234)의 피복 및 와이어 (235)의 접속은 다음과 같은 방법으로 이루어지게 된다.
우선 절연피막(250)은 도체배선(234)의 전극취출부에 대응하는 부분에 구멍(26)을 형성시킨 막으로서 미리 준비된다. 그리고 이 절연막을 전극취출부와 구멍(26)과의 위치를 맞추어 절연기판(234)으로 피복시켜 접착제 등에 의해 고정시킴으로써 도체배선(234)의 피복이 종료하게 된다. 그후 구멍(26)을 통해서 와이어(235)를 도체배선(234)의 전극취출부에 접속시킨다.
이상과 같이 도체배선(234)의 피복 및 와이어(235)의 접속이 종료하게 된다. 더구나 절연막으로의 구멍(26)의 형성에는 예컨대 약품에 의한 에칭처리와 기계적인 가압처리(press) 및 광반응을 이용한 처리를 이용할 수 있다. 또 절연막으로 도체배선(234)에 고착하기 위한 접착제는 에컨대 미리 절연막에 도포해 두면 된다.
이상 설명한 바와 같은 본 실시예에 의하면 다음과 같은 효과를 얻을 수 있다.
(1) 절연피막(250)에 의해서 패키지내로 침입한 수분이 도체배선(234)에 도달하는 것을 최대한 저지할 수 있다. 그 결과 도체배선(234)사이의 누설전류를 적게할 수 있어 침입수분에 의한 집적회로장치의 기능파괴를 억압할 수 있다. 시험의 결과 현재 누설전류가 ㎂인 것에 대해 본 실시예에서는 이것을 nμ 더구나 PA까지 억제할 수 있음을 확인되었다. 이와같은 수지봉합형 집적회로장치의 적용범위 및 응용범위를 대폭으로 확대할 수 있다. 또 수분의 저지는 누설전류의 감소만큼으로 되고, 인가전압의 고압화도 실현할 수 있어 본의미에 있어서도 수지봉합형 집적회로장치의 적용범위 및 응용범위를 확대할 수 있다.
(2) 절연피막(250)에 의해 집적회로장치의 외부로부터의 열에 의한 열스트레스가 도체배선(234)에 직접 전달되는 것을 방지할 수 있으므로 열스트레스에 의한 도체배선(234)의 단선이나 쇼트를 최대한 억제할 수 있다. 또한 절연피막(250)에 의해 와이어(235)가 도체배선(234)에 접촉되는 것을 방지할 수 있으므로 와이어(235)의 변형에 의한 쇼트를 최대한 억제할 수 있다.
(3) 절연피막(250)은 금속 등으로 이루어지는 도체배선(234)에 비해 수지봉합패키지(24)와의 밀착성이 좋으므로 도체배선(234)의 면적비율이 높아져도 수지 봉합패키지(24)의 밀착율 저하를 억제할 수 있다.
(4) 절연물에 의해서 도체배선(234)을 피복시키고, 절연피막(250)을 형성시키는 것을 통상의 피막형성처리로 간단하게 처리할 수 있으므로 생산성을 떨어뜨림이 없이 수지봉합형 집적회로를 제조할 수 있다.
(5) 도체배선(234)을 구멍(26)사이 절연피막(250)에 피복하는데도 미리 구멍(26)사이 절연막을 준비하고 이것을 도체배선(234)에 덮어씌우게 되므로 도체배선(234)을 손상시킴이 없고 복잡한 예칭제어를 필요로 하지 않는다는 이점이 있다. 즉, 구멍(26)사이 절연피막(250)에 도체배선(234)을 피복시키는 방법으로서는 이와 다르게 예컨대 절연피막(250)에 도체배선(234)을 피복시킨후 구멍(26)을 형성시키는 방법이 고안되어 있다. 그러나 이 방법에서는 구멍(26)을 형성시킬때 도체배선(234)을 손상시키므로 에칭으로 구멍(26)을 형성시키는 경우에는 도체배선(234)을 손상시키지 않도록 하기 위한 에칭율의 제어가 곤란하게 된다. 그것에 대해 본 실시예에서는 미리 구멍(26)이 형성된 절연막을 덮어 씌우므로 이와같은 문제가 생기지 않게 된다.
(6) 와이어(235)를 도체배선(234)의 전극취출부에 접속시키는데도 구멍(26)이 형성된 절연피막(250)에 의해 도체배선(234)을 피복해서 접속하도록 함으로써 와이어(235)의 단선등을 방지할 수 있다. 즉, 절연피막에 피복시킨 도체배선(234)을 얻는데도 우선 와이어(235)를 도체배선(234)의 전극취출부에 접속시켜 도체배선(234)에 절연물을 도포하는 방법이 고안되어 있다. 그러나 이 방법에서는 절연물을 도포시킬때 와이어(235)의 단선등이 발생한 위험성이 높고, 이에대해 본 실시예에서는 구멍(26)을 갖춘 절연피막(250)으로 도체배선(234)을 피복시키켜 와이어(235)를 접속하게 되므로 이와같은 문제가 발생되지 않는다.
다음에 제7도의 단면도를 이용해서 본 발명에 따른 제4 실시예를 설명한다.
제3 실시예에서는 하이브리드형인 집적회로를 갖춘 수지봉합형인 집적회로를 갖춘 수지봉합형 집적회로장치에 본 발명을 적용시킨 경우를 설명했지만, 제4 실시예는 모놀리딕형인 집적회로를 구비한 수지봉합형 집적회로장치에 본 발명을 적용시킨 것이다.
제7도에 있어서, 참조부호 31은 리이드프레임의 아일란드이며, 32는 동일한 리이드이고, 33은 아일란드(31)상에 접착제 등에 의해 고정된 반도체칩이다.
상기 반도체칩(33)에 형성된 전극은 리이드(32)와 전기적으로 접속되는바, 이 경우 일반적으로 반도체칩(33)에 형성된 전극과 리이드(32)의 거리가 길다. 따라서 전극과 리이드(32)는 직접 접속되지 않고 아일란드(31)와 리이드(32)사이에 설치된 패드(340 ; Pad)를 통해서 접속되어 있다. 이 패드(340)는 예컨대 절연물로 이루어지는 지지대(35)상에 형성되어 와이어(36)를 통해서 리이드(32) 및 반도체칩(330)에 형성된 전극에 접속되어 있다. 그리고 이 패드(340)는 반도체칩(330)등과 함께 수지봉합패키지(37)에 의해서 일체적으로 봉합되어 있다.
상기한 바와같은 구성에 있어서, 제4 실시예에서는 패드(340)를 전극취출부(38)를 남겨서 절연피막(39)으로 피복시키도록 된 것이다. 이와같은 구성에 의하면, 수분에 의한 인접패드(340)사이의 쇼트방지등 제3 실시예와 동일한 효과를 얻을 수 있다.
상기한 바와같이 본 발명의 특징을 이루는 절연피막에 의한 피복은 절연기판상의 도체배선만으로 되어 상기한 패드등, 수지봉합되는 반도체 층에도 일반적으로 적용가능한 것이다.
또한 이상의 설명에서는 도체층에 있어서, 전극취출부를 제외하고 모든 부분을 절연막에 의해 피복시킨 경우를 설명했지만, 발명의 목적을 달성할 수 있는 범위에서 피복부분을 적게 하여도 좋다.

Claims (6)

  1. 리이드프레임을 구성하는 아일란드상에 형성된 다수의 하이브리드단위체와, 상기 아일란드와 상기 하이브리드단위체를 일체적으로 봉합하는 수지를 구비한 것을 특징으로 하는 수지봉합형 집적회로장치.
  2. 제1항에 있어서, 상기 하이브리드단위체를 비접촉으로서 절연물로 형성된 수납체에 의해서 수납되어 있음을 특징으로 하는 수지봉합형 집적회로장치.
  3. 제1항에 있어서, 상기 하이브리드단위체의 도체배선은 상기 도체배선의 전극취출부에 대응하는 부분에 구멍을 갖는 절연피막에 의해 피복되어 있는 것을 특징으로 하는 수지봉합형 집적회로장치.
  4. 제1항에 있어서, 다수의 상기 하이브리드단위체는 서로 다른 회로기능을 갖는 단위체인 것을 특징으로 하는 수지봉합형 집적회로장치.
  5. 제1항에 있어서, 상기 하이브리드단위체는 하이브리드형 집적회로인 것을 특징으로 하는 수지봉합형 집적회로장치.
  6. 제1항에 있어서, 상기 하이브리드단위체를 상기 아일란드상에 형성된 절연기판과, 상기 절연기판상에 형성된 도체배선, 반도체칩 및, 상기 도체배선과 상기 반도체칩 및 상기 도체배선과 리이드를 전기적으로 접속하는 와이어를 포함하게 됨을 특징으로 하는 수지봉합형 집적회로장치.
KR1019880003591A 1987-03-31 1988-03-31 수지봉합형 집적회로장치 Expired KR910001419B1 (ko)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
JP62-78550 1987-03-31
JP62-076175 1987-03-31
JP62-76176 1987-03-31
JP62-076176 1987-03-31
JP62-76175 1987-03-31
JP62076175A JP2633557B2 (ja) 1987-03-31 1987-03-31 樹脂封止型集積回路装置
JP7617687A JPS63244654A (ja) 1987-03-31 1987-03-31 樹脂封止型集積回路装置
JP62-078550 1987-03-31
JP62078550A JPS63244747A (ja) 1987-03-31 1987-03-31 樹脂封止型集積回路装置及びその製造方法

Publications (2)

Publication Number Publication Date
KR880011910A KR880011910A (ko) 1988-10-31
KR910001419B1 true KR910001419B1 (ko) 1991-03-05

Family

ID=27302083

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880003591A Expired KR910001419B1 (ko) 1987-03-31 1988-03-31 수지봉합형 집적회로장치

Country Status (2)

Country Link
US (1) US5083189A (ko)
KR (1) KR910001419B1 (ko)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5196992A (en) * 1989-08-25 1993-03-23 Kabushiki Kaisha Toshiba Resin sealing type semiconductor device in which a very small semiconductor chip is sealed in package with resin
SG52794A1 (en) * 1990-04-26 1998-09-28 Hitachi Ltd Semiconductor device and method for manufacturing same
JPH04273451A (ja) * 1991-02-28 1992-09-29 Nippon Steel Corp 半導体装置
JP2829188B2 (ja) * 1992-04-27 1998-11-25 株式会社東芝 樹脂封止型半導体装置
US5379187A (en) * 1993-03-25 1995-01-03 Vlsi Technology, Inc. Design for encapsulation of thermally enhanced integrated circuits
US5561085A (en) * 1994-12-19 1996-10-01 Martin Marietta Corporation Structure for protecting air bridges on semiconductor chips from damage
DE29515521U1 (de) * 1995-09-28 1996-01-18 TELBUS Gesellschaft für elektronische Kommunikations-Systeme mbH, 85391 Allershausen Multi-Chip-Modul
KR100203934B1 (ko) * 1996-02-17 1999-06-15 윤종용 패턴닝된 리드프레임을 이용한 멀티 칩 패키지
US5814884C1 (en) * 1996-10-24 2002-01-29 Int Rectifier Corp Commonly housed diverse semiconductor die
JPH1168031A (ja) * 1997-08-11 1999-03-09 Mitsubishi Electric Corp Ｉｃモジュールおよび半導体部品
JPH11283593A (ja) * 1998-03-27 1999-10-15 Mitsumi Electric Co Ltd 電池パック
US6144093A (en) * 1998-04-27 2000-11-07 International Rectifier Corp. Commonly housed diverse semiconductor die with reduced inductance
DE10004410A1 (de) * 2000-02-02 2001-08-16 Infineon Technologies Ag Halbleiterbauelement mit an der Unterseite befindlichen Kontakten und Verfahren zur Herstellung
JP4037589B2 (ja) * 2000-03-07 2008-01-23 三菱電機株式会社 樹脂封止形電力用半導体装置
JP3839267B2 (ja) * 2001-03-08 2006-11-01 株式会社ルネサステクノロジ 半導体装置及びそれを用いた通信端末装置
DE10125697B4 (de) * 2001-05-25 2019-01-03 Infineon Technologies Ag Leistungshalbleitermodul und Verfahren zum Herstellen eines Leistungshalbleitermoduls
TW585015B (en) * 2001-06-28 2004-04-21 Sanyo Electric Co Hybrid integrated circuit device and method for manufacturing same
JP2005286057A (ja) * 2004-03-29 2005-10-13 Sanyo Electric Co Ltd 回路装置およびその製造方法
US7053414B2 (en) * 2004-04-12 2006-05-30 Lite-On Technology Corporation Optical semiconductor component to prevent electric leakage and provide different driving voltages
JP2006093238A (ja) * 2004-09-21 2006-04-06 Fuji Xerox Co Ltd 半導体集積回路、半導体集積回路配置装置及び方法
JP4592413B2 (ja) * 2004-12-27 2010-12-01 三洋電機株式会社 回路装置
JP2006229190A (ja) * 2005-01-24 2006-08-31 Sanyo Electric Co Ltd 半導体装置
TW200642550A (en) * 2005-05-25 2006-12-01 Cyntec Co Ltd Power module package structure
WO2007026945A1 (ja) * 2005-08-31 2007-03-08 Sanyo Electric Co., Ltd. 回路装置およびその製造方法
US20090051019A1 (en) * 2007-08-20 2009-02-26 Chih-Feng Huang Multi-chip module package
US8547709B2 (en) * 2010-02-12 2013-10-01 Cyntec Co. Ltd. Electronic system with a composite substrate
US20150075849A1 (en) * 2013-09-17 2015-03-19 Jia Lin Yap Semiconductor device and lead frame with interposer
CN112768425B (zh) * 2019-10-21 2022-08-09 苏州能讯高能半导体有限公司 一种多芯片模块
CN112768426B (zh) * 2019-10-21 2022-07-26 苏州能讯高能半导体有限公司 一种多芯片模块

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3388301A (en) * 1964-12-09 1968-06-11 Signetics Corp Multichip integrated circuit assembly with interconnection structure
US3469148A (en) * 1967-11-08 1969-09-23 Gen Motors Corp Protectively covered hybrid microcircuits
US4074342A (en) * 1974-12-20 1978-02-14 International Business Machines Corporation Electrical package for lsi devices and assembly process therefor
JPS5771166A (en) * 1980-10-22 1982-05-01 Nec Corp Semiconductor device
US4506238A (en) * 1981-12-14 1985-03-19 Toko, Inc. Hybrid circuit device
JPS5923531A (ja) * 1982-07-30 1984-02-07 Hitachi Ltd 半導体装置
JPS60189958A (ja) * 1984-03-09 1985-09-27 Nec Kansai Ltd 半導体装置
JPS60226649A (ja) * 1984-04-25 1985-11-11 Hitachi Ltd ヒ−トポンプ式ル−ムエアコン
JPS6124255A (ja) * 1984-07-13 1986-02-01 Hitachi Ltd 半導体パツケ−ジ構造
JPS61272956A (ja) * 1985-05-29 1986-12-03 Toshiba Corp ハイブリツド型半導体装置

Also Published As

Publication number Publication date
US5083189A (en) 1992-01-21
KR880011910A (ko) 1988-10-31

Similar Documents

Publication Publication Date Title
KR910001419B1 (ko) 수지봉합형 집적회로장치
KR100256293B1 (ko) 반도체장치 및 그 제조방법
US6507107B2 (en) Semiconductor/printed circuit board assembly
US7008823B2 (en) Die stacking scheme
EP0459493B1 (en) A semiconductor device comprising a TAB tape and its manufacturing method
KR950704838A (ko) 영역 어레이 상호접속칩의 tab시험(tab testing of area array interconnected chips)
US20020127771A1 (en) Multiple die package
US20050011672A1 (en) Overmolded MCM with increased surface mount component reliability
US7816777B2 (en) Semiconductor-element mounting substrate, semiconductor device, and electronic equipment
US20190081015A1 (en) Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
US7374969B2 (en) Semiconductor package with conductive molding compound and manufacturing method thereof
US5844305A (en) Lead frame for semiconductor devices
US5327009A (en) Miniaturized integrated circuit package
US6573595B1 (en) Ball grid array semiconductor package with resin coated metal core
US7217597B2 (en) Die stacking scheme
US7378723B2 (en) Method and apparatus for decoupling conductive portions of a microelectronic device package
JPH0511660B2 (ko)
JPS63244631A (ja) 混成集積回路装置の製造方法
JP2633557B2 (ja) 樹脂封止型集積回路装置
JPH02135764A (ja) 電子部品搭載用基板
JP2775262B2 (ja) 電子部品搭載用基板及び電子部品搭載装置
US20050121801A1 (en) Component
JP2000068405A (ja) 半導体装置およびその製造方法
JP3024046B2 (ja) 半導体パッケージ
KR100206961B1 (ko) 칩 사이즈 패키지

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

St.27 status event code: A-2-2-Q10-Q13-nap-PG1605

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

FPAY Annual fee payment

Payment date: 20030228

Year of fee payment: 13

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 13

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20040306

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20040306

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000