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JP4592413B2 - 回路装置 - Google Patents

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JP4592413B2
JP4592413B2 JP2004376147A JP2004376147A JP4592413B2 JP 4592413 B2 JP4592413 B2 JP 4592413B2 JP 2004376147 A JP2004376147 A JP 2004376147A JP 2004376147 A JP2004376147 A JP 2004376147A JP 4592413 B2 JP4592413 B2 JP 4592413B2
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pad
semiconductor element
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幸嗣 高橋
英夫 松木
正美 伊藤
直行 青木
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Sanyo Electric Co Ltd
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Sanyo Electric Co Ltd
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Description

本発明は回路装置および携帯機器に関し、特に、規則的に配置された外部電極または開口部を有する回路装置および携帯機器に関するものである。
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。最近では、ＣＳＰ（チップサイズパッケージ）と呼ばれる、チップのサイズと同等のウェハスケールＣＳＰが開発されている。
図１０は、支持基板として基板６５を採用した、チップサイズよりも若干大きいＣＳＰ６６を示すものである。ここでは基板６５にトランジスタチップＴが実装されたものとして説明する。
この基板６５の表面には、第１の電極６７、第２の電極６８およびダイパッド６９が形成され、裏面には第１の裏面電極７０Ａと第２の裏面電極７０Ｂが形成されている。そしてスルーホールＴＨを介して、第１の電極６７と第１の裏面電極７０Ａが接続されている。更にスルーホールＴＨを介して、第２の電極６８と第２の裏面電極７０Ｂが電気的に接続されている。
ダイパッド６９にはトランジスタチップＴが固着され、トランジスタのエミッタ電極と第１の電極６７が金属細線７２を介して接続される。更に、トランジスタのベース電極と第２の電極６８が金属細線７２を介して接続されている。トランジスタチップＴを覆うように基板６５に樹脂層７３が設けられている。
また、上記したようなＣＳＰ等の回路装置では、外部との電気信号の授受を行うために、装置の裏面に半田等から成る外部電極７６が形成される（例えば、下記特許文献１を参照。）。そして、ＣＳＰ６６は、実装基板７７の表面に形成された導電路７８に、外部電極７６を介して固着されていた。
特開平１１−２７４３６１号公報
しかしながら、上述したＣＳＰ６６では、外部電極７６の平面的な位置は、ユーザーの仕様等に応じて、所定の場所に形成されていた。即ち、外部電極７６は平面的に規則的な位置に配置されていなかった。このことから、ＣＳＰ６６を実装基板７７に実装する際は、実装方向の制約を考慮してＣＳＰ６６を配置する必要があった。このことが、ＣＳＰ６６の実装に係るコストを高くしていた。特に、携帯電話等の携帯機器に於いては、実装に用いられるスペースに制約がある。このことから、回路素子の実装方向に制約があることが、携帯機器の小型化を阻害していた。
本発明は、上述した問題点を鑑みて成されたものである。本発明の主な目的は、外部電極の位置を規則的に配置することにより、実装方向の制約を低減させた回路装置を提供することにある。更に、本発明の他の目的は、このような回路装置を備えた携帯機器を提供することにある。
本発明の回路装置は、半導体素子と、前記半導体素子と電気的に接続されて外部との電気信号の授受を行う外部電極とを具備し、前記外部電極を、中心点に対して回転対称に配置することを特徴とする。
更に本発明の回路装置では、前記外部電極を、９０度単位で回転対称に配置することを特徴とする。
更に本発明の回路装置では、前記外部電極は、前記半導体素子の第１主電極に接続された第１外部電極と、前記半導体素子の第２主電極に接続された第２外部電極と、前記半導体素子の制御電極に接続された第３外部電極とを具備し、前記第１外部電極を中心部に配置し、前記第２外部電極および前記第３外部電極を、前記第１外部電極を囲むように回転対称に配置することを特徴とする。
更に本発明の回路装置では、前記半導体素子は、ＭＯＳＦＥＴであり、前記第１主電極はソース電極であり、前記第２主電極はドレイン電極であり、前記制御電極はゲート電極であることを特徴とする。
更に本発明の回路装置では、多層の配線構造を有することを特徴とする。
更に本発明の回路装置では、前記半導体素子に電気的に接続された受動素子が内蔵されることを特徴とする。
更に本発明の回路装置では、表面に第１の導電パターンが形成され、裏面に第２の導電パターンが形成された支持基板を具備し、前記第１の導電パターンが前記半導体素子に接続され、前記第２の導電パターンが前記外部電極に接続されることを特徴とする。
更に本発明の回路装置は、導電パターンと、前記導電パターンに固着された半導体素子と、前記導電パターンの裏面を露出させて前記半導体素子および前記導電パターンを被覆する封止樹脂と、前記封止樹脂から露出する前記導電パターンの裏面を被覆する被覆樹脂とを具備し、前記被覆樹脂に設けた開口部から前記導電パターンの裏面を露出させ、前記開口部を、中心点に対して回転対称に配置することを特徴とする。
更に本発明の回路装置では、前記開口部を、９０度単位で回転対称に配置することを特徴とする。
更に本発明の回路装置では、前記開口部は、前記半導体素子の第１主電極に接続された前記導電パターンが露出する第１開口部と、前記半導体素子の第２主電極に接続された前記導電パターンが露出する第２開口部と、前記半導体素子の制御電極と接続された前記導電パターンが露出する第３開口部とを具備し、前記第１開口部を中心部に配置し、前記第２開口部および前記第３開口部を、前記第１開口部を囲むように配置することを特徴とする。
更に本発明の回路装置では、前記半導体素子は、ＭＯＳＦＥＴであり、前記第１主電極はソース電極であり、前記第２主電極はドレイン電極であり、前記制御電極はゲート電極であることを特徴とする。
更に本発明の回路装置では、前記第１の開口部および前記第２の開口部を円形に形成し、前記第３の開口部を矩形に形成することを特徴とする。
更に本発明の回路装置では、前記第２の開口部の幅は、前記半導体素子の第２主電極に接続された前記導電パターンよりも小さく形成し、前記第３の開口部の幅は、前記半導体素子の制御電極に接続された前記導電パターンよりも広くすることを特徴とする。
更に、本発明の携帯機器は、上述した回路装置を備えることを特徴とする。
本発明の回路装置に依れば、外部電極または開口部が、中心点に対して回転対称に配置されている。従って、９０度単位で任意の角度で回転して回路装置を実装しても、所定の電気回路やシステムを構築できる実装構造が実現できる。このことから、回路装置を実装する際の実装方向に制約を低減させることができる。
更に本発明の携帯機器に依れば、上記回路装置を具備することにより小型化を実現できる。
＜第１の実施の形態＞
図１を参照して、本形態の回路装置１０Ａの構成を説明する。図１（Ａ）は回路装置１０の平面であり、図１（Ｂ）は図１（Ａ）に於けるＢ−Ｂ’断面に於ける断面図である。図１（Ｃ）は、回路装置１０に内蔵される電気回路を示す回路図である。
図１（Ａ）および図１（Ｂ）を参照して、本形態の回路装置１０Ａでは、ダイパッドおよびボンディングパッドを構成する導電パターン１１と、この導電パターン１１と電気的に接続された半導体素子ＴＲと、導電パターン１１の裏面を露出させて半導体素子ＴＲと導電パターン１１を被覆する封止樹脂１３とを具備する。更に、本形態では、回路装置１０の中心点に対して、導電パターン１１、開口部１８および外部電極１５が回転対称に配置されている。ここでは、半導体素子ＴＲとしてＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）を例に説明する。
導電パターン１１は、半導体素子ＴＲが固着されるダイパッド１１Ａと、金属細線１４を介して半導体素子ＴＲと接続される第１ボンディングパッド１１Ｂおよび第２ボンディングパッド１１Ｃとから成る。更に、導電パターン１１は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択される。具体的には、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が、導電パターン１１の材料として採用される。ここでは、導電パターン１１は裏面を露出させて封止樹脂１３に埋め込まれた構造になっており、分離溝１７により電気的に分離されている。導電パターン１１はエッチングにより形成され、その側面は湾曲面に形成されている。また、導電パターン１１同士が離間する距離は、例えば１００μｍ程度である。
ダイパッド１１Ａは、回路装置１０の角部に４個が配置され、その上部には半導体素子ＴＲが固着される。ダイパッド１１Ａは、正方形の平面的形状を有し、上部に載置される半導体素子ＴＲよりも若干大きく形成される。更に、各々のダイパッド１１Ａは、同等の大きさに形成される。
第１ボンディングパッド１１Ｂは、回路装置１０の中心部に配置されており、金属細線１４を介して、半導体素子ＴＲのゲート電極と接続されている。また、第１ボンディングパッド１１Ｂは、正方形等の対称な平面的形状を有する。
第２ボンディングパッド１１Ｃは、４角部に配置されたダイパッド１１Ａの間に位置するように４つが形成され、金属細線１４を介して、半導体素子ＴＲのソース極と電気的に接続されている。また、第２ボンディングパッド１１Ｃは、回路装置１０の中心方向に対して長手方向が延在する長方形の平面的形状を有する。また、短手方向の第２ボンディングパッド１１Ｃの幅は、ダイパッド１１Ａよりも狭く形成されている。このことにより、回路装置１０全体の平面的な大きさを小さくすることができる。更に、第２ボンディングパッド１１Ｃは、各々の側辺の中央部に位置し、互いに同等の大きさに形成される。
半導体素子ＴＲは、ここではＭＯＳＦＥＴが採用され、裏面のドレイン電極がダイパッド１１Ａに固着されている。また、半田や導電性ペーストを用いて半導体素子ＴＲをダイパッド１１Ａに固着しても良い。半導体素子ＴＲとしては、ＭＯＳＦＥＴ以外のトランジスタを採用することもできる。例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やバイポーラトランジスタを、半導体素子ＴＲとして採用することもできる。
封止樹脂１３は、導電パターン１１の裏面を露出させて半導体素子１２Ａ、金属細線１４および導電パターン１１を被覆している。封止樹脂１３としては、熱硬化性樹脂または熱可塑性樹脂を採用することができる。本発明の回路装置１０Ａは、封止樹脂１３により全体が支持されている。また、各導電パターン１１を分離する分離溝１７には封止樹脂１３が充填されている。
分離溝１７は、各導電パターン１１の間に設けられて、各導電パターン１１を電気的に分離する働きを有する。そして、分離溝１７の幅は、基本的にどの箇所でもその幅が均一に形成され、例えば、１００μｍ程度以上である。換言すると、各導電パターン１１は、等間隔に離間されている。
外部電極１５は、封止樹脂１３から露出する導電パターン１１の裏面に付着されている。外部電極１５の材料としては、鉛共晶半田、鉛フリー半田、銀ペースト、銅ペースト等を採用することができる。
ここでは、外部電極１５によるＢＧＡ（Ball Grid Array）が形成されているが、外部電極１５を省いた構成でも良い。外部電極１５が省かれた場合は、裏面に露出する導電パターン１１によるＬＧＡ（Land Grid Array）が形成される。
被覆樹脂１６は、導電パターン１１が露出する回路装置１０Ａの裏面を被覆している。そして、外部電極１５が形成される領域の被覆樹脂１６は部分的に除去されて開口部１８が形成されている。
本形態の回路装置１０では、周辺部に位置するダイパッド１１Ａおよび第２ボンディングパッド１１Ｃが、中心点に対して９０度単位で回転対称に配置されている。更に、各導電パターン１１の裏面に形成される外部電極１５も、回路装置１０の中心点に対して９０度単位で回転対称に配置されている。従って、回路装置１０を平面的に９０度、１８０度、２７０度、３６０度に回転しても、導電パターン１１および外部電極１５は同じ場所に位置する。このことから、回路装置１０を実装する際には、実装方向の制約が大幅に低減される。
図１（Ｃ）を参照して、回路装置１０の内部に組み込まれる回路を説明する。回路装置１０には４つの半導体素子ＴＲが内蔵される。そして、各半導体素子ＴＲのゲート電極は、金属細線１４を介して個別に第２ボンディングパッド１１Ｃに接続されている。また、各半導体素子ＴＲのソース電極は、第１ボンディングパッド１１Ｂに共通に接続されている。更に、各半導体素子ＴＲのドレイン電極は、固着されたダイパッド１１Ａに個別に接続されている。従って、各半導体素子ＴＲは、第２ボンディングパッド１１Ｃから個別に入力された制御信号に基づいて、第１ボンディングパッド１１Ｂと第２ボンディングパッド１１Ｃとの間を流れる電流を制御する。本形態では、ダイパッド１１Ａおよび第２ボンディングパッド１１Ｃの裏面に形成された外部電極１５が、回路装置１０の中心点に対して回転対称に配置されている。
図２を参照して、回路装置１０の裏面の構成を説明する。図２（Ａ）は回路装置１０を裏面から見た平面図である。図２（Ｂ）は、図１（Ａ）のＢ−Ｂ’線に於ける断面図である。図２（Ｃ）は、図１（Ａ）のＣ−Ｃ’に於ける断面図である。ここでは、導電パターン１１の裏面に付着される外部電極１５を省いて図示している。
図２（Ａ）を参照して、４角に配置したダイパッド１１Ａの裏面は、被覆樹脂１６に設けた円形の第２開口部１８Ｂから部分的に露出している。また、第２開口部１８Ｂの大きさは、ダイパッド１１Ａよりも小さく形成される。従って、第２開口部１８Ｂに半田等から成る外部電極を形成した場合は、被覆樹脂１６により外部電極の位置および平面的大きさが形成される。この構成は一般的にsolder mask defined（以下、ＳＭＤ構造と称する）と呼ばれている。また、ダイパッド１１Ａの裏面は、開口部１８Ｂが形成された箇所を除いて、被覆樹脂１６により被覆されている。従って、ダイパッド１１Ａの裏面が被覆樹脂１６により被覆されることにより、ダイパッド１１Ａの剥離等が抑止されている。
第１ボンディングパッド１１Ｂの裏面は、被覆樹脂１６に設けた円形の第１開口部１８Ａから露出している。また、第１開口部１８Ａは回路装置１０の中心部に位置し、その大きさは第２開口部１２Ｂと同等でよい。第１開口部１８Ａは、第１ボンディングパッド１１Ｂよりも小さく形成されるので、第１ボンディングパッド１１Ｂの裏面に付着される外部電極の構成は、ＳＭＤ構造となる。
第２ボンディングパッド１１Ｃの裏面は、封止樹脂１６に設けた矩形の第３開口部１８Ｃから露出している。また、第３開口部１８Ｃは、各々が隣接する辺の中央部に位置している。第２ボンディングパッド１１Ｃは、回路装置１０の平面的な大きさを小さくするために、ダイパッド１１Ａ等と比較して細長く形成される。従って、円形の第２の開口部１０Ａと同等の大きさの開口部を第２ボンディングパッド１１Ｃの裏面に形成するのは困難である。そこで本形態では、第３開口部１８Ｃを矩形に形成することにより、第２ボンディングパッド１１Ｃの裏面が露出する面積を大きくしている。
本形態では、第１開口部１８Ａが回路装置１０の中央部に配置されている。更に、第２開口部１８Ｂおよび第３開口部１８Ｃは、回路装置１０の中心点に対して９０度単位で回転対称に配置されている。このことから、回路装置１０を平面的に９０度単位で回転させた場合でも、第２開口部１８Ｂは常に角部に位置する。更に、第３開口部１８Ｃは、常に各測辺の中央部に位置する。従って、回路装置１０を実装する際には、実装方向の制約が大幅に低減される。
図２（Ｂ）および図２（Ｃ）を参照して、第２ボンディングパッド１１Ｃおよび第３開口部１８Ｃの関連構成を具体的に説明する。
図２（Ｂ）を参照して、断面Ｂ−Ｂ’においては、第２ボンディングパッド１１Ｃの裏面は、全面的に第３開口部１８Ｃから露出している。即ち、第３開口部の幅Ｄ２は、第２ボンディングパッド１１Ｃの幅Ｄ１よりも大きく形成される。例えば、Ｄ２は０．２５ｍｍ程度であり、Ｄ１は０．２３ｍｍ程度である。即ち、Ｄ２はＤ１に対して０．０２ｍｍ程度大きく形成される。従って、第２ボンディングパッド１１Ｃの裏面に半田から成る外部電極を付着した場合は、第２ボンディングパッド１１Ｃの裏面の濡れ性により、外部電極の形状が規制される。この構造は、一般的にnon solder mask defined（以下、ＮＳＭＤ構造と称する）と呼ばれている。この構造により、断面Ｂ−Ｂ’に於いては、第２ボンディングパッド１１Ｃの裏面の全域に対して、外部電極を付着させることができる。従って、第２ボンディングパッド１１Ｃの裏面に、できるだけ大きな外部電極を形成することが可能となる。
図２（Ｃ）を参照して、断面Ｃ−Ｃ’においては、第２ボンディングパッド１１Ｃの両端部は、被覆樹脂１６により被覆されている。即ち、この断面方向においては、第２ボンディングパッド１１Ｃの幅Ｄ４は、第３開口部１８Ｃの幅よりも長く形成されている。例えば、Ｄ４は０．５０ｍｍ程度であり、Ｄ３は０．３０ｍｍ程度である。第２ボンディングパッド１１Ｃの両端部が被覆樹脂１６に覆われて押さえ込まれることにより、第２ボンディングパッド１１Ｃの剥離を抑止することが可能になる。
また、断面Ｃ−Ｃ’においては、第２ボンディングパッド１１Ｃの裏面に半田から成る外部電極を付着させると、被覆樹脂１６に設けた第３開口部１８Ｃにより外部電極の平面的な大きさが規制される。即ち、断面Ｃ−Ｃ’に於いては、ＳＭＤ構造により外部電極の形状が形成される。
上述のような構成を有する回路装置１０は、携帯電話、ＰＤＡ（Personal Digital Assistant）またはノートパソコン等の携帯機器に内蔵される。本形態の回路装置１０は、実装方向に関する制約が少ないことから、その実装に占有される面積を狭くすることができる。このことが、携帯機器の小型化に寄与する。
図３を参照して、他の形態の回路装置１０Ａを説明する。
図３（Ａ）に示す回路装置１０Ａの基本的な構成は上述した回路装置１０と同様であり、相違点は配線１２を具備している点にある。配線１２は導電パターン１１の一部からなり、回路装置１０Ａに内蔵される回路素子同士を電気的に接続させる経路として機能している。具体的には、上部に位置するダイパッド１１Ａ同士を接続するように、配線１２Ａがダイパッド１１Ａから一体に延在している。また、配線１２Ｂは、ダイパッド１１Ａと第２ボンディングパッド１１Ｃとを接続するように延在している。更に、配線１２Ｃは、第２ボンディングパッド１１Ｃ同士を接続するように延在している。
図３（Ｂ）に示す回路装置１０Ｂでは、支持基板３１を具備する構成になっている。そして、支持基板３１の表面には第１の導電パターン２１Ａが形成され、裏面には第２の導電パターン２１Ｂが形成されている。また、第１の導電パターン２１Ａと第２の導電パターン２１Ｂとは、支持基板３１を貫通して所望の箇所にて接続されている。更に、ここでは、複数の回路素子が装置内部に組み込まれている。具体的には、半導体素子ＴＲと受動素子ＣＨとが回路装置に内蔵されている。受動素子ＣＨとしては、チップコンデンサやチップ抵抗等を採用することができる。複数の回路素子から成る複雑なシステムが装置内部に構築されても良い。また、支持基板３１の材料としては、アルミニウム等の金属、シリコン等の半導体、樹脂等を全般的に採用することができる。
図３（Ｃ）に示す回路装置１０Ｃは、厚さが数十μｍ程度の薄い絶縁層３２を介して、第１の導電パターン２１Ａおよび第２の導電パターン２１Ｂが積層されている。即ち、２層の多層配線構造が実現されている。ここで、３層以上の多層配線が形成されても良い。他の構成は、回路装置１０Ｂと同様である。
＜第２の実施の形態＞
次に、図４から図９を参照して、上記した回路装置１０の製造方法を説明する。
本発明の第１の工程は、図４から図５に示すように、導電箔４０に分離溝１７を形成することにより凸状に突出する導電パターン１１を形成することにある。
本工程では、図４（Ａ）の如く、シート状の導電箔４０を用意する。この導電箔４０は、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が採用される。導電箔の厚さは、後のエッチングを考慮すると１００μｍ〜３００μｍ程度が好ましい。具体的には、図４（Ｂ）に示す如く、短冊状の導電箔４０に多数のユニットが形成されるブロック４２が４〜５個離間して並べられる。各ブロック４２間にはスリット４３が設けられ、モールド工程等での加熱処理で発生する導電箔４０の応力を吸収する。また導電箔４０の上下周端にはインデックス孔４４が一定の間隔で設けられ、各工程での位置決めに用いられる。
まず、図４（Ａ）に示す如く、導電箔４０の上に、耐エッチングマスクであるレジストＰＲを形成する。レジストＰＲは、形成予定の分離溝に対応する領域の導電箔４０の表面が露出するようにパターンニングされている。このレジストＰＲをエッチングマスクとしてウェットエッチングを行うことにより、レジストＰＲから露出する導電箔４０がエッチングされて分離溝が形成される。
図５を参照して、この工程で形成される具体的な導電パターン１１の形状を説明する。図５（Ａ）は分離溝１７が形成された導電箔４０の断面図であり、図５（Ｂ）はその平面図である。
図５（Ａ）を参照して、導電箔４０の表面に分離溝１７が形成されることにより、凸状に突出した導電パターン１１が形成されている。
図５（Ｂ）に具体的な導電パターン１１を示す。本図は図４（Ｂ）で示したブロック４２の１個を拡大したもの対応する。点線で囲まれた部分の１個が１つのユニット４５である。１つのブロック４２にはマトリックス状に複数のユニット４５が配列され、各ユニット４５毎に同一の導電パターン１１が設けられている。ここでは、ダイパッド１１Ａ、第１ボンディングパッド１１Ｂおよび第２ボンディングパッド１１Ｃから成る導電パターン１１が形成される。ここでは、２行２列の４個のユニット４５が形成されているが、更に多数個のユニット４５を形成することも可能である。また、本工程が終了した後に、レジストＰＲは剥離される。
本発明の第２の工程は、図６（Ａ）の断面図および図６（Ｂ）の平面図に示す如く、半導体素子ＴＲを導電パターン１１に固着することにある。
ここでは、各ユニット４５の各々のダイパッド１１Ａに半導体素子ＴＲが固着される。ここでは、金シリコン共晶接合により半導体素子ＴＲの裏面（ドレイン電極）がダイパッド１１Ａの上面に接合される。また、半田や導電性ペーストを用いて半導体素子ＴＲを固着しても良い。
上記工程が終了した後に、金属細線１４を介して、半導体素子ＴＲの電気的接続を行う。具体的には、ユニット４５の中心に位置する第１ボンディングパッド１１Ｂと、半導体素子ＴＲのソース電極とを、金属細線１４を介して接続する。更に、ダイパッド１１Ａの間に配置された第２ボンディングパッド１１Ｃと、半導体素子ＴＲのゲート電極とを、金属細線１４を介して接合する。
本発明の第３の工程は、図７に示す如く、封止樹脂１３を形成し、各導電パターン１１を分離した後に、被覆樹脂１６を形成することにある。
先ず、図７（Ａ）を参照して、封止樹脂１３を形成する。封止樹脂１３は、半導体素子ＴＲおよび金属細線１４を被覆して分離溝１７に充填されるように形成される。ここで、封止樹脂１３は、導電パターン１１側面の湾曲構造と嵌合して強固に結合する。
図７（Ｂ）を参照して、次に、分離溝１７に充填された封止樹脂１３が露出するまで、導電箔４０を裏面から全面的にエッチングする。この工程により、各導電パターン１１は電気的に分離される。
図７（Ｃ）を参照して、次に、封止樹脂１３から露出する導電パターン１１が被覆されるように被覆樹脂１６を形成する。被覆樹脂１６は、露出する導電パターン１１が覆われるように液状の樹脂を塗布し、硬化させることにより形成される。
本発明の第４の工程は、図８に示すように被覆樹脂１６を部分的に除去することにより開口部１８を形成することにある。図８（Ａ）は開口部１８を露光させる工程を示す断面図であり、図８（Ｂ）は開口部１８を形成した後のブロック４２を示す平面図である。また、図８（Ａ）の断面図は、図８（Ｂ）のＡ−Ａ’断面に対応している。
図８（Ａ）を参照して、先ず、開口部１８が形成されるように、被覆樹脂１６を露光させる。ここでは、被覆樹脂１６として、露光された部分が除去されるポジ型レジストを用いている。従って、光線５２が露光された部分の被覆樹脂１６がアルカリ性の溶剤により除去される。また、被覆樹脂１６としては、ネガ型のレジストも採用可能である。この場合は、図８（Ａ）に於ける露光パターン５１と露光部５３の位置が逆転する。
露光マスク５０は、被覆樹脂１６の上方に位置しており、開口部１８が形成される領域以外の被覆樹脂１６が遮光されるように、露光パターン５１がその表面に形成されている。また、開口部１８に対応する露光マスク５０には、露光パターン５１により被覆されない露光部５３が形成されている。この状態で、露光マスク５１の上方から平行な光線５２を照射すると、露光部５３の下方に位置する部分の被覆樹脂１６が選択的に露光される。露光を行った後に、被覆樹脂１６をアルカリ溶液に浸漬すると、感光した部分の被覆樹脂１６が溶融して剥離され、開口部１８が形成される。
露光部５３Ａおよび露光部５３Ｃは、ダイパッド１１Ａの裏面に形成される円形の第２開口部１８Ｂに対応している。そして、露光部５１Ａおよび露光部５３Ｃの径Ｄ３は、ダイパッド１１Ａの幅Ｄ４よりも短く形成される。具体的には、露光部５３Ｃの径Ｄ３は０．３ｍｍ程度であり、ダイパッド１１Ａの幅Ｄ４は０．５ｍｍ程度である。従って、この工程によりダイパッド１１Ａの裏面は、開口部１８から部分的に被覆樹脂１６から露出する。
露光部５３Ｂは、第２ボンディングパッド１１Ｃの裏面に形成される矩形の第３開口部１８Ｃに対応している。また、露光部５３Ｂの幅は、第２ボンディングパッド１１Ｃの幅よりも大きく形成されている。具体的には、露光部５３Ｂの幅Ｄ２は０．２５ｍｍ程度であり、第２ボンディングパッド１１Ｃの幅Ｄ１は０．２３ｍｍ程度である。従って、第２ボンディングパッド１１Ｃの裏面は、この断面に於いては全面的に第３開口部１８Ｃから露出する。
上記のように、露光部５３Ｂの幅を、第２ボンディングパッド１１Ｃよりも大きくすることにより、第２ボンディングパッド１１Ｃの裏面を全面的に被覆樹脂１６から露出させることができる。例えば、露光マスク５０が平面的に数十μｍ程度誤差を伴って配置された場合、露光部５３Ｂも第２ボンディングパッド１１Ｃに対して相対的な位置がずれて配置される。この場合でも、露光部５３Ｂの幅Ｄ２はボンディングパッド１１Ｃの幅Ｄ１に対して大きく形成されているので、第２ボンディングパッド１１Ｃの裏面全域を被覆樹脂１６から露出させることができる。
第２ボンディングパッド１１Ｃの裏面全域を被覆樹脂１６から露出させることにより、第２ボンディングパッド１１Ｃの裏面全域に対して半田から成る外部電極を付着させることが可能となる。
本発明の第５の工程は、図９に示す如く、封止樹脂１３を各ユニット４５毎にダイシングにより分離することにある。図９（Ａ）は本工程の断面図であり、図９（Ｂ）は本工程の平面図である。
図９（Ａ）を参照して、開口部１８から露出する導電パターン１１の裏面には外部電極１５が付着される。外部電極１５の材料としては、半田等や導電性ペーストが採用される。
図９（Ｂ）を参照して、本工程では、ブレード４９で各ユニット４５間のダイシングラインＤに沿って封止樹脂１３をダイシングし、個別の回路装置に分離する。ダイシングラインには分離溝に充填された封止樹脂１３しか存在しないので、ブレード４９の摩耗は少ない。更に、金属バリも発生せず極めて正確な外形にダイシングできる。
本発明の回路装置を示す（Ａ）平面図、（Ｂ）断面図、（Ｃ）回路図である。 本発明の回路装置を示す（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。 本発明の回路装置を示す（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。 本発明の回路装置の製造方法を示す（Ａ）断面図、（Ｂ）平面図である。 本発明の回路装置の製造方法を示す（Ａ）断面図、（Ｂ）平面図である。 本発明の回路装置の製造方法を示す（Ａ）断面図、（Ｂ）平面図である。 本発明の回路装置の製造方法を示す（Ａ）断面図、（Ｂ）断面図、（Ｃ）断面図である。 本発明の回路装置の製造方法を示す（Ａ）断面図、（Ｂ）平面図である。 本発明の回路装置の製造方法を示す（Ａ）断面図、（Ｂ）平面図である。 従来の回路装置を示す断面図である。
符号の説明
１０ 回路装置
１１ 導電パターン
１１Ａ ダイパッド
１１Ｂ 第１ボンディングパッド
１１Ｃ 第２ボンディングパッド
１３ 封止樹脂
１４ 金属細線
１５ 外部電極
１６ 被覆樹脂
１７ 分離溝
１８Ａ 第１開口部
１８Ｂ 第２開口部
１８Ｃ 第３開口部

Claims (4)

  1. ダイパッドおよびボンディングパッドを有する導電パターンと、前記導電パターンと電気的に接続された半導体素子と、前記ダイパッドおよびボンディングパッドの裏面を露出し、前記導電パターンおよび前記半導体素子を被覆する封止樹脂からなるパッケージと、前記パッケージの裏面を被覆し、外部電極の設置領域を開口部として取り除いて設けた被覆樹脂とを有する回路装置であり、
    前記パッケージを平面的に見た時、前記ダイパッドは、それぞれの角部に設けられ、同じ大きさの正方形で４つ設けられ、
    前記ボンディングパッドは、前記パッケージを平面的に見た時、前記パッケージの中心点に設けられた１つの正方形の第１のボンディングパッドと、前記角部に設けられたダイパッドの内、隣接する２つのダイパッドと前記第１のボンディングパッドで囲まれた領域に配置された長方形の、同じ大きさの四つの第２のボンディングパッドとを有し、
    前記ダイパッドには、それぞれ、前記半導体素子と成るトランジスタチップの裏面が電気的に接続されて固着され、
    前記トランジスタチップを制御する電極は、金属細線を介して、前記トランジスタチップと隣接する前記第２のボンディングパッドと接続され、
    前記トランジスタの残った電極は、金属細線を介して前記第１のボンディングパッドと接続され、
    前記ダイパッド、前記ボンディングパッドおよび開口部は、前記中心点を中心に、９０度毎に回転しても同じパターンで、
    且つ、パッケージに内蔵された電気回路も同じ回路となる事を特徴とした回路装置。
  2. 前記トランジスタチップは、ＭＯＳＦＥＴ、ＩＧＢＴまたはバイポーラトランジスタである請求項１に記載の回路装置。
  3. 前記導電パターンは、前記ダイパッドまたは前記ボンディングパッドと一体で延在される配線を有する請求項１または請求項２に記載の回路装置。
  4. 前記第１のボンディングパッドは、正方形の代わりに、対称な平面的形状を採用する請求項１または請求項２に記載の回路装置。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5232460B2 (ja) * 2007-12-12 2013-07-10 新光電気工業株式会社 半導体パッケージ
US8125086B2 (en) * 2008-05-28 2012-02-28 Hynix Semiconductor Inc. Substrate for semiconductor package
US8148823B1 (en) * 2009-12-14 2012-04-03 Picor Corporation Low loss package for electronic device
JP5685012B2 (ja) * 2010-06-29 2015-03-18 新光電気工業株式会社 半導体パッケージの製造方法
WO2016157394A1 (ja) * 2015-03-30 2016-10-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2017094091A1 (ja) * 2015-11-30 2017-06-08 株式会社ＰＥＺＹ Ｃｏｍｐｕｔｉｎｇ ダイ及びパッケージ、並びに、ダイの製造方法及びパッケージの生成方法
TWI661476B (zh) * 2018-02-14 2019-06-01 頎邦科技股份有限公司 半導體基板及其加工方法
US11935878B2 (en) * 2021-09-10 2024-03-19 Vanguard International Semiconductor Corporation Package structure and method for manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6073257U (ja) * 1983-10-24 1985-05-23 ローム株式会社 半導体装置
JPH04307975A (ja) * 1991-04-05 1992-10-30 Sharp Corp 光学装置
JP2004039679A (ja) * 2002-06-28 2004-02-05 Sanyo Electric Co Ltd 回路装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910001419B1 (ko) * 1987-03-31 1991-03-05 가부시키가이샤 도시바 수지봉합형 집적회로장치
TW368745B (en) * 1994-08-15 1999-09-01 Citizen Watch Co Ltd Semiconductor device with IC chip highly secured
US5844168A (en) * 1995-08-01 1998-12-01 Minnesota Mining And Manufacturing Company Multi-layer interconnect sutructure for ball grid arrays
MY123146A (en) * 1996-03-28 2006-05-31 Intel Corp Perimeter matrix ball grid array circuit package with a populated center
FR2747876B1 (fr) * 1996-04-18 2003-12-05 Int Rectifier Corp Repartition des composants d'un systeme de commande de moteur
JP3053010B2 (ja) * 1997-11-21 2000-06-19 日本電気株式会社 半導体装置
JP3831109B2 (ja) 1998-03-25 2006-10-11 シチズン時計株式会社 半導体パッケージ
JP3679687B2 (ja) * 2000-06-08 2005-08-03 三洋電機株式会社 混成集積回路装置
US6841852B2 (en) * 2002-07-02 2005-01-11 Leeshawn Luo Integrated circuit package for semiconductor devices with improved electric resistance and inductance
JP4166065B2 (ja) * 2002-09-27 2008-10-15 三洋電機株式会社 回路装置の製造方法
JP2005129900A (ja) * 2003-09-30 2005-05-19 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP4446772B2 (ja) * 2004-03-24 2010-04-07 三洋電機株式会社 回路装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6073257U (ja) * 1983-10-24 1985-05-23 ローム株式会社 半導体装置
JPH04307975A (ja) * 1991-04-05 1992-10-30 Sharp Corp 光学装置
JP2004039679A (ja) * 2002-06-28 2004-02-05 Sanyo Electric Co Ltd 回路装置

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