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JPH10313074A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH10313074A
JPH10313074A JP9124112A JP12411297A JPH10313074A JP H10313074 A JPH10313074 A JP H10313074A JP 9124112 A JP9124112 A JP 9124112A JP 12411297 A JP12411297 A JP 12411297A JP H10313074 A JPH10313074 A JP H10313074A
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JP
Japan
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semiconductor device
wiring
via hole
forming
semiconductor
Prior art date
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Application number
JP9124112A
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English (en)
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JP3351706B2 (ja
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Akio Katsumata
章夫 勝又
Takuya Takahashi
拓也 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US09/076,725 priority patent/US5977641A/en
Publication of JPH10313074A publication Critical patent/JPH10313074A/ja
Priority to US09/377,864 priority patent/US6153448A/en
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Abstract

(57)【要約】 【課題】チップサイズパッケージ構造の半導体装置を実
現する際、電極パッドからの配線引き出し長を極力短く
し、ペレット中央付近の電極パッドからの配線引き出し
を容易にし、外部電極数が多いペレットにも対応可能に
する。 【解決手段】半導体素子、配線、複数の電極パッド１０
ａ、最終保護膜を備えた半導体ペレット１０と、ペレッ
ト上の全面を覆うように形成され、各電極パッドの上方
に対応してビアホール部１２ａを有する封止層兼用の絶
縁層１２と、絶縁層の各ビアホール部内の底面部で電極
パッドに電気的に接続されたビアホール配線部１３ａお
よびそれに連なるとともにビアホール部からオフセット
した位置にランド部１３ｂを有するように形成された複
数の配線パターン１３と、各配線パターンのランド部上
に設けられたボール状の外部電極１４とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特にウエハー状態で個々のチップ
領域の樹脂封止から外部電極形成までがなされたウエハ
ースケールパッケージ構造の半導体装置から分割された
チップサイズパッケージ構造の半導体装置およびその製
造方法に関する。
【０００２】
【従来の技術】近年、携帯電子機器の普及に伴う小型化
競争の激化、あるいは、コンピュータ機器の高速化に伴
い、それに搭載する半導体装置との配線の長さを短くし
て信号伝搬遅延量を削減するために、チップサイズパッ
ケージと称されるペレットサイズ（それより若干大きな
サイズも含む）の半導体パッケージを有する半導体装置
の開発が盛んに行われている。
【０００３】図９は従来のチップサイズパッケージ構造
の半導体装置の一例を概略的に示す斜視図、図１０は図
９の半導体装置の周辺部を拡大して一例を概略的に示す
断面図である。
【０００４】図９および図１０において、８０は半導体
基板１上に半導体素子、配線、電極パッド、最終保護膜
などが形成された状態の半導体ペレット、２は前記ペレ
ット８０の最終保護膜上の周辺部以外の部分を覆うよう
に接着されたテープ絶縁層、３は前記テープ絶縁層２上
に形成された複数の配線パターンであり、その一部は前
記半導体ペレットに形成されている複数の電極パッドの
一部に電気的に接続されている。
【０００５】６は前記配線パターン３の一部上に電気的
に接続された状態で設けられているボール状の半田から
なる外部電極である。８は前記ペレット８０のテープ絶
縁層２で覆われていない周辺部に形成されている電極パ
ッド７とその近傍の前記テープ絶縁層２上の配線パター
ン３との間を接続するボンディングワイヤー、９は前記
ボンディングワイヤー８とその両端がボンディング接続
されている電極パッド７および配線パターン３を封止す
るようにポッティングされて硬化された樹脂である。
【０００６】上記したようなチップサイズパッケージ構
造の半導体装置は、ペレット８０からの配線の引き出し
をペレット周辺部の配線パターン３からボンディングワ
イヤー８により引き出しているので、ペレット中央付近
の電極パッド７からの配線引き出し長が長くなってしま
い、信号遅延の原因となる。
【０００７】また、ペレット８０の周辺部からのみ配線
を引き出すように制限されており、配線パターン３の配
線幅／配線間隔の制約により最大ピン数（外部電極６の
最大数）が決まるので、小型で外部電極数が多いペレッ
トには対応できないという問題がある。
【０００８】さらに、ペレット上の配線引き出し領域に
は外部電極６を設けることができず、外部電極間隔を小
さくする必要があり、チップサイズパッケージ構造の半
導体装置をプリント回路基板に実装する場合の半田接続
の難易度が上がる。
【０００９】一方、ペレットサイズの半導体装置を製造
する際、ウエハー状態で個々のチップ領域（ペレット領
域）の樹脂封止から外部電極形成までを行ってウエハー
スケールパッケージ構造の半導体装置を製造した後、ペ
レットサイズの個々の半導体装置単体に分割（切断）す
る手法が提案されている。
【００１０】このような製造方法によれば、製造工程を
簡略化でき、安価で小型なチップサイズパッケージ構造
の半導体装置を実現することができるが、より信頼性を
向上させ、コストを削減することが要望されている。
【００１１】
【発明が解決しようとする課題】上記したように従来の
チップサイズパッケージ構造の半導体装置は、ペレット
中央付近の電極パッドからの配線引き出し長が長くなっ
てしまい、信号遅延の原因となる、小型で外部電極数が
多いペレットには対応できない、プリント回路基板に実
装する場合の半田接続の難易度が上がるという問題があ
った。
【００１２】本発明は上記の問題点を解決すべくなされ
たもので、ペレットサイズの外形、パッケージの厚さを
従来と同等に維持したまま、電極パッドからの配線引き
出し長を極力短くすることが可能になり、ペレット中央
付近の電極パッドからの配線引き出しが容易になり、外
部電極間隔を必要以上に小さくすることなく、外部電極
数が多いペレットにも対応可能になるチップサイズパッ
ケージ構造を実現し得る半導体装置およびその製造方法
を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
半導体素子、配線、複数の電極パッド、最終保護膜を備
えた半導体ペレットと、前記半導体ペレット上の全面を
覆うように形成され、前記各電極パッドの上方に対応し
てビアホール部を有する封止層兼用の絶縁層と、前記絶
縁層の各ビアホール部内の底面部で前記電極パッドに電
気的に接続されたビアホール配線部およびそれに連なる
とともに前記ビアホール部からオフセットした位置にラ
ンド部を有するように形成された複数の配線パターン
と、前記各配線パターンのランド部上に設けられたボー
ル状の外部電極とを具備することを特徴とする。
【００１４】また、本発明の半導体装置の製造方法は、
半導体ウエハ上に半導体素子、配線、複数の電極パッ
ド、最終保護膜を備えた複数のチップ領域を形成する工
程と、前記半導体ウエハ上にバリアメタル層を成膜し、
前記各チップ領域における電極パッド上およびその周辺
部の所定領域にバリアメタルを選択的に残すようにエッ
チングを行う工程と、この後、前記半導体ウエハの各チ
ップ領域間に基板厚さの途中までの深さを有するライン
溝を形成する工程と、前記バリアメタルの配列に対応し
てビアホール用の開口部を有する封止層兼用の絶縁層を
形成する工程と、この後、前記ビアホール用の開口部の
底面部で前記バリアメタルに接続されるとともに前記テ
ープ絶縁層上における前記ビアホール部からオフセット
した位置で行列状の規則的に配列されたランド部を有す
る配線パターンを形成する工程と、前記配線パターンの
ランド部上にボール状の外部電極を取り付ける工程と、
前記ライン溝の中心線付近に沿ってダイシングソーによ
りカッティングを行うことによりボールグリッドアレイ
電極を有するチップサイズパッケージ構造の半導体装置
に分割する工程とを具備することを特徴とする。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係るウエハースケールパッケージ構造の半導
体装置から個々に分割されたチップサイズパッケージ構
造の半導体装置の一例を概略的に示す斜視図、図２は図
１の半導体装置の周辺部を拡大して一例を概略的に示す
断面図である。
【００１６】１０は半導体基板（例えばシリコン基板）
上に半導体素子、配線、最終保護膜などが形成された状
態の半導体ペレットである。１１ａは前記ペレット１０
の最終保護膜の複数の開口部下にそれぞれ存在する例え
ばＡｌＳｉＣｕならなる電極パッド１０ａに対応してそ
の上面を含む一定領域を覆うように例えばＴｉ／Ｎｉが
積層されてなる複数のバリアメタルである。
【００１７】１２は前記各バリアメタル１１ａおよび最
終保護膜上の全面を覆うように形成された封止層兼用の
絶縁層であり、前記各バリアメタル１１上に対応してビ
アホール部を有する。本例では、前記絶縁層１２は、前
記複数のバリアメタル１１ａの配列に対応してビアホー
ル部がパンチング法により形成された熱硬化性エポキシ
テープが熱圧着法により貼り付けられたものである。
【００１８】１３は前記絶縁層１２上に厚膜法あるいは
薄膜法により形成された複数の配線パターンであり、そ
れぞれ対応して前記絶縁層１２のビアホール部内に形成
されたビアホール配線部１３ａおよび前記バリアメタル
１１ａを介して電極パッド１０ａに電気的に接続されて
いる。本例では、前記配線パターン１３は、例えばＡｕ
／Ｎｉ／Ｃｕの３層構造の配線からなる。
【００１９】１４は前記配線パターン１３のうちで前記
ビアホール部からオフセットした位置のランド部１３ｂ
に設けられている半田ボール（ボール状の半田）からな
る外部電極であり、例えば図１に示すように行列状に規
則的に配列されている。
【００２０】なお、前記ペレット１０に形成されている
デバイスの種類（メモリ、ロジックなど）によって電極
パッド１０ａの配列が異なる場合でも、デバイスの種類
に関係なく前記ランド部１３ｂおよびその上の外部電極
１６の配列を標準化するように、前記絶縁層１２上に配
線パターン１３を引き回すことが可能である。
【００２１】上記したようなチップサイズパッケージ構
造の半導体装置によれば、半導体ペレット１０上の全面
を覆うように形成され、ペレット上の各電極パッド１０
ａの上方に対応してビアホール部を有する封止層兼用の
絶縁層１２と、前記絶縁層１２の各ビアホール部内の底
面のバリアメタル１１ａを介して電極パッドに電気的に
接続されたビアホール配線部１３ａおよびそれに連なる
とともに前記ビアホール部からオフセットした位置にラ
ンド部１３ｂを有するように形成された複数の配線パタ
ーン１３と、各配線パターンのランド部１３ｂ上に設け
られたボール状の外部電極１４とを具備するので、ペレ
ット上の電極パッド１０ａと外部電極１４との接続部を
平面的に配置することが可能である。
【００２２】従って、ピン数が従来例のチップサイズパ
ッケージ構造の半導体装置と同じ場合には、従来例の半
導体装置と比べて外部電極間隔をより大きく設定するこ
とができる。これにより、半導体装置を実装する印刷配
線回路板の製作時の負担を軽くするほか、耐熱サイクル
の信頼性が向上するという効果がある。
【００２３】また、従来例のチップサイズパッケージ構
造の半導体装置と比べて、外部電極１４の間隔が従来例
のチップサイズパッケージ構造の半導体装置と同じ場合
には、従来例の半導体装置と比べてピン数をより多く設
けることができる。
【００２４】さらに、従来例のチップサイズパッケージ
構造の半導体装置で必要としたポッティング樹脂による
電極パッド部の封止工程も省略できるので、工程数の削
減、コストの削減が可能になる。
【００２５】また、一般的に用いられる高温放置等の信
頼性向上を目的とした高温プロセスの必要があるバリア
メタルを絶縁層の下に配置しているので、絶縁層は製造
工程中で約２００℃を越える高温にさらされることがな
く、絶縁層の材料選択の幅が拡大する効果がある。材料
選択の幅が広がると、高信頼性、低誘電率など高性能半
導体装置に求められる性能の実現を容易に、かつ、低コ
ストで実現することができる。
【００２６】また、バリアメタル１１ａを絶縁層の下に
配置するので、より平坦に近い状態でバリアメタルを形
成することが可能になり、バリアメタルの厚さをより均
一に形成することができ、信頼性が向上する。
【００２７】また、配線パターン１３は、その露出部分
が防錆効果のある金属層で覆われている２層以上の金属
層により形成しているので、低抵抗、高信頼性、良好な
半田濡れ性を確保することができる。
【００２８】また、個々のペレットの表面および最終保
護膜側面が樹脂封止層により覆われている（換言すれ
ば、ペレットの側面部にはペレット上面側が下面側より
も幅が段状に狭くなるように切り欠き部が形成されてお
り、この切り欠き部が前記封止層兼用の絶縁層１２によ
り覆われている）ので、外部からチップ領域の素子形成
部までの水分侵入経路が長くなり、耐湿信頼性が向上す
る。
【００２９】次に、前記チップサイズパッケージ構造の
半導体装置に分割される前のウエハースケールパッケー
ジ構造の半導体装置の製造工程の実施例について図面を
参照しながら説明する。
【００３０】（製造工程の実施例１）（図３乃至図４） まず、図３（ａ）に示すように、半導体ウエハ（基板）
１上に、半導体素子、配線、最終保護膜などを形成した
後、スパッタリング法により例えばＴｉ／Ｎｉの２層構
造からなるバリアメタル１１を成膜する。
【００３１】これにより、前記最終保護膜の開口部下に
存在する例えばＡｌＳｉＣｕならなる電極パッド１０ａ
上にバリアメタル１１が薄く積層されることになる。こ
の後、図３（ｂ）に示すように、フォトリソグラフィ法
を用いてレジストパターン２１を形成する。
【００３２】そして、図３（ｃ）に示すように、複数の
所定領域（前記各電極パッド１０ａ上およびその周辺
部）にバリアメタル１１を選択的に残すようにエッチン
グを行い、前記レジストパターン２１を除去する。この
後、半導体ウエハ１の各チップ領域間に基板厚さの途中
までの深さを有するハーフカット状のライン溝１０ｂを
形成する。
【００３３】次に、図４（ａ）に示すように、前記複数
のバリアメタル１１の配列に対応してビアホール用の開
口部１２ａがパンチング法により形成された熱硬化性エ
ポキシテープを熱圧着法により貼り付けることにより、
封止層兼用の絶縁層１２を形成する。これにより、個々
のチップ領域の表面および最終保護膜側面が絶縁層１２
により覆われる。なお、高信頼性が要求される場合に
は、前記熱硬化性エポキシテープに金属のコア材を追加
すると効果的である。
【００３４】次に、図４（ｂ）に示すように、無電解メ
ッキ法により半導体ウエハ１上の全面にメッキ法により
Ｃｕ膜２２を形成した後、フォトリソグラフィ法を用い
てレジストパターン２３を形成する。
【００３５】そして、前記絶縁層１２の開口部１２ａ内
およびその周辺部にＣｕパターンを選択的に残すように
エッチングを行う。さらに、上記Ｃｕパターンの腐蝕を
防止するために、電解メッキ法によりＣｕパターン上に
Ａｕ／Ｎｉの金属層を形成し、前記レジストパターン２
３を除去する。
【００３６】これにより、図４（ｃ）に示すように、前
記絶縁層１２の開口部１２ａ内およびその周辺部にＡｕ
／Ｎｉ／Ｃｕの３層構造の配線パターン１３が形成され
る。この配線パターン１３は、前記絶縁層１２の各ビア
ホール部内の底面部で前記バリアメタル１１にコンタク
トすることによって電極パッド１０ａに電気的に接続さ
れたビアホール配線部１３ａおよびそれに連なるととも
に前記ビアホール部からオフセットした位置にランド部
１３ｂを有する。この場合、前記ランド部１３ｂが例え
ば図１に示したように行列状の規則的な配列となるよう
に形成する。
【００３７】次に、図４（ｃ）に示すように、前記配線
パターン１３のランド部１３ｂ上に外部電極用の半田ボ
ール（材質は限定されない）１４を取り付けることによ
り、ウエハースケールパッケージ構造の半導体装置を実
現する。
【００３８】この後、図４（ｃ）中に点線で示すよう
に、前記ハーフカット状のライン溝の中心線付近に沿っ
てダイシングソーによりカッティングを行う。これによ
り、ＢＧＡ（ボールグリッドアレイ）電極を有するチッ
プサイズパッケージ構造の半導体装置に分割する。
【００３９】上記実施例１の製造工程によれば、前記し
たような本発明の半導体装置（つまり、半導体ペレット
１０上の全面を覆うように形成され、ペレット上の各電
極パッド１０ａの上方に対応してビアホール部を有する
封止層兼用の絶縁層１２と、絶縁層の各ビアホール部内
の底面部で前記電極パッドに電気的に接続されたビアホ
ール配線部１３ａおよびそれに連なるとともにビアホー
ル部からオフセットした位置にランド部１３ｂを有する
ように形成された複数の配線パターン１３と、各配線パ
ターン１３のランド部１３ｂ上に設けられたボール状の
外部電極１４とを具備する。）を効率よく製造すること
が可能になる。
【００４０】（製造工程の実施例２）実施例２の製造工
程では、前記実施例１の製造工程と比べて、封止層兼用
の絶縁層１２を形成するためのテープ貼り付け工程の代
わりに、感光性エポキシ等の液体材料をコーティングし
て絶縁層を形成した後、フォトリソグラフィ法を用いた
パターニングにより前記絶縁層にビアホール用の開口部
を形成する点が異なり、その他はほぼ同じであるのでそ
の説明を省略する。
【００４１】このようにウエハ状態で絶縁層にビアホー
ル用の開口部を形成することにより、ビアホール用の開
口部の位置の合わせ精度が向上し、配線パターン層のよ
り微細なパターン形成が可能になる。
【００４２】（製造工程の実施例３）（図５、図６） まず、図５（ａ）に示すように、半導体ウエハ１上に、
半導体素子、配線、最終保護膜などを形成した後、スパ
ッタリング法により例えばＴｉ／Ｎｉの２層構造からな
るバリアメタル１１を成膜する。これにより、前記最終
保護膜の開口部下に存在する例えばＡｌＳｉＣｕならな
る電極パッド１０ａ上にバリアメタル１１が薄く積層さ
れることになる。
【００４３】次に、図５（ｂ）に示すように、フォトリ
ソグラフィ法を用いてレジストパターン２１を形成す
る。そして、図５（ｃ）に示すように、複数の所定領域
（前記各電極パッド１０ａ上およびその周辺部）にバリ
アメタル１１を選択的に残すようにエッチングを行い、
前記レジストパターン２１を除去する。
【００４４】次に、図６（ａ）に示すように、前記各バ
リアメタル１１上に所定の厚さの金属バンプ（例えば半
田バンプ）５１を形成する。この後、図６（ｂ）に示す
ように、半導体ウエハ１の各チップ領域間に基板厚さの
途中までの深さを有するハーフカット状のライン溝１０
ｂを形成する。なお、このライン溝形成工程は、前記半
田バンプ５１を形成する工程の前に行ってもよい。
【００４５】この後、図６（ｃ）に示すように、半導体
ウエハ１上に樹脂封止用の絶縁性樹脂をスピンコーティ
ングした後、硬化させる。これにより、個々のチップ領
域の表面および最終保護膜側面が樹脂封止層５２により
覆われる。
【００４６】この後、図６（ｄ）に示すように、樹脂封
止層５２の表面を例えば機械的に研磨して前記半田バン
プ５１の上面を露出させる。この後、図６（ｅ）に示す
ように、前記半田バンプ５１上に外部電極用の半田ボー
ル５３を取り付けることによりＢＧＡ電極を形成する。
【００４７】この後、前記ハーフカット状のライン溝の
中心線付近に沿ってダイシングソーによりカッティング
を行うことにより、図６（ｆ）に示すような概略的な断
面構造を持つチップサイズパッケージ構造の半導体装置
に分割する。
【００４８】また、ハーフカット状のライン溝１０ｂの
中心線付近に沿ってカッティングを行って個々に分割さ
れたチップサイズパッケージ構造の半導体装置は、製造
工程の実施例１で述べたと同様に、ペレットの側面部に
はペレット上面側が下面側よりも幅が段状に狭くなるよ
うに切り欠き部が形成されており、この切り欠き部が前
記封止層兼用の絶縁層により覆われているので、外部か
らチップ領域の素子形成部までの水分侵入経路が長くな
り、耐湿信頼性が向上する。
【００４９】なお、図６（ｄ）に示したように半田バン
プ５１の上面を露出させた後、半田バンプ５１上に半田
ボール５３を取り付ける前に、例えば図４（ａ）乃至
（ｂ）に示した工程と同様の工程により、前記樹脂封止
層１２上でビアホール部からオフセットした位置に例え
ば図１に示したような行列状の規則的な配列となるよう
にランド部１３ｂを有する配線パターン１３を形成して
おき、このランド部１３ｂ上に半田ボール５３を取り付
けるようにしてもよい。
【００５０】また、図６（ｅ）に示したように半田バン
プ５１上に外部電極用の半田ボール５３を取り付ける工
程の２つの具体例を、図７（ａ）、（ｂ）および図８
（ａ）、（ｂ）に示している。
【００５１】即ち、図７（ａ）、（ｂ）に示す工程は、
半導体ウエハ１上に半田フラックス６１を塗布した後に
半田ボール５３をマウントし、リフローを行って半田バ
ンプ５１に半田ボールを接続させる。
【００５２】また、図８（ａ）、（ｂ）に示す工程は、
半導体ウエハ１上に半田マスク７１を設けてスクリーン
印刷により半田ペースト７２を供給し、リフローを行っ
て半田ボール５３を形成する。
【００５３】
【発明の効果】上述したように本発明の半導体装置およ
びその製造方法によれば、ペレットサイズの外形、パッ
ケージの厚さを従来と同等に維持したまま、電極パッド
からの配線引き出し長を極力短くすることが可能にな
り、ペレット中央付近の電極パッドからの配線引き出し
が容易になり、外部電極間隔を必要以上に小さくするこ
となく、外部電極数が多いペレットにも対応可能になる
チップサイズパッケージ構造を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るチップサイズ
パッケージ構造の半導体装置の一例を概略的に示す斜視
図。
【図２】図１の半導体装置の周辺部を拡大して一例を概
略的に示す断面図。
【図３】図１のチップサイズパッケージ構造の半導体装
置の製造工程の実施例１の一部を示す断面図。
【図４】図３の工程に続く工程を示す断面図。
【図５】本発明の第２の実施の形態に係るチップサイズ
パッケージ構造の半導体装置の製造工程の実施例２の一
部を示す断面図。
【図６】図５の工程に続く工程を示す断面図。
【図７】図６に示した工程において半田ボールを取り付
ける方法の一例を示す断面図。
【図８】図６に示した工程において半田ボールを取り付
ける方法の他の例を示す断面図。
【図９】従来のチップサイズパッケージ構造の半導体装
置の一例を概略的に示す斜視図。
【図１０】図９の半導体装置の周辺部を拡大して一例を
概略的に示す断面図。
【符号の説明】
１…半導体ウエハ、 １０…半導体ペレット、 １０ａ…電極パッド、 １１…バリアメタル、 １２…封止層兼用の絶縁層、 １２ａ…ビアホール部、 １３…配線パターン、 １３ａ…ビアホール配線部、 １３ｂ…ランド部、 １４…外部電極。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子、配線、複数の電極パッド、
    最終保護膜を備えた半導体ペレットと、 前記半導体ペレット上の全面を覆うように形成され、前
    記各電極パッドの上方に対応してビアホール部を有する
    封止層兼用の絶縁層と、 前記絶縁層の各ビアホール部内の底面部で前記電極パッ
    ドに電気的に接続されたビアホール配線部およびそれに
    連なるとともに前記ビアホール部からオフセットした位
    置にランド部を有するように形成された複数の配線パタ
    ーンと、 前記各配線パターンのランド部上に設けられたボール状
    の外部電極とを具備することを特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 前記絶縁層の下層側で前記各電極パッドに対応してその
    上面を含む領域を覆うように形成され、前記ビアホール
    部の底面部で前記配線パターンがコンタクトするバリア
    メタル領域をさらに具備することを特徴とする半導体装
    置。
  3. 【請求項３】 請求項１または２記載の半導体装置にお
    いて、 前記配線パターンは、その露出表面が防錆効果のある金
    属層により覆われていることを特徴とする半導体装置。
  4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
    半導体装置において、 前記配線パターンは、そのランド部が行列状に規則的に
    配列されるように前記絶縁層上で引き回されていること
    を特徴とする半導体装置。
  5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
    半導体装置において、 前記半導体ペレットの側面部にはペレット上面側が下面
    側よりも幅が段状に狭くなるように切り欠き部が形成さ
    れており、この切り欠き部が前記絶縁層により覆われて
    いることを特徴とする半導体装置。
  6. 【請求項６】 半導体ウエハ上に半導体素子、配線、複
    数の電極パッド、最終保護膜を備えた複数のチップ領域
    を形成する工程と、 前記半導体ウエハ上にバリアメタル層を成膜し、前記各
    チップ領域における電極パッド上およびその周辺部の所
    定領域にバリアメタルを選択的に残すようにエッチング
    を行う工程と、 この後、前記半導体ウエハの各チップ領域間に基板厚さ
    の途中までの深さを有するライン溝を形成する工程と、 前記バリアメタルの配列に対応してビアホール用の開口
    部を有する封止層兼用の絶縁層を形成する工程と、 この後、前記ビアホール用の開口部の底面部で前記バリ
    アメタルにコンタクトするビアホール配線部およびそれ
    に連なるとともに前記ビアホール部からオフセットした
    位置で行列状の規則的に配列されたランド部を有する配
    線パターンを形成する工程と、 前記配線パターンのランド部上にボール状の外部電極を
    取り付ける工程と、 前記ライン溝の中心線付近に沿ってダイシングソーによ
    りカッティングを行うことによりボールグリッドアレイ
    電極を有するチップサイズパッケージ構造の半導体装置
    に分割する工程とを具備することを特徴とする半導体装
    置の製造方法。
  7. 【請求項７】 請求項６記載の半導体装置の製造方法に
    おいて、 前記封止層兼用絶縁層を形成する工程は、前記ビアホー
    ル用の開口部がパンチング法により形成された熱硬化性
    エポキシテープを前記半導体ウエハ上に熱圧着法により
    貼り付けることを特徴とする半導体装置の製造方法。
  8. 【請求項８】 請求項７記載の半導体装置の製造方法に
    おいて、 前記熱硬化性エポキシテープに金属のコア材を追加する
    ことを特徴とする半導体装置の製造方法。
  9. 【請求項９】 請求項６記載の半導体装置の製造方法に
    おいて、 前記封止層兼用絶縁層を形成する工程は、前記半導体ウ
    エハ上に感光性エポキシ等の液体材料をコーティングし
    た後、フォトリソグラフィ法を用いたパターニングによ
    り前記ビアホール用の開口部を形成することを特徴とす
    る半導体装置の製造方法。
  10. 【請求項１０】 請求項６記載の半導体装置の製造方法
    において、 前記配線パターンを形成する工程は、無電解メッキ法に
    より半導体ウエハ上の全面にＣｕメッキを施し、フォト
    リソグラフィ法を用いて所定のＣｕパターンを残すよう
    にエッチングを行った後、電解メッキ法によりＣｕパタ
    ーン上にＡｕ／Ｎｉの金属層を形成することを特徴とす
    る半導体装置の製造方法。
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