[go: up one dir, main page]

KR101066944B1 - 전자소자 패키지 - Google Patents

전자소자 패키지 Download PDF

Info

Publication number
KR101066944B1
KR101066944B1 KR1020080099316A KR20080099316A KR101066944B1 KR 101066944 B1 KR101066944 B1 KR 101066944B1 KR 1020080099316 A KR1020080099316 A KR 1020080099316A KR 20080099316 A KR20080099316 A KR 20080099316A KR 101066944 B1 KR101066944 B1 KR 101066944B1
Authority
KR
South Korea
Prior art keywords
chip
package substrate
package
substrate
electronic device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020080099316A
Other languages
English (en)
Other versions
KR20100040198A (ko
Inventor
김흥규
신영환
이종진
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020080099316A priority Critical patent/KR101066944B1/ko
Priority to US12/357,643 priority patent/US7795719B2/en
Publication of KR20100040198A publication Critical patent/KR20100040198A/ko
Application granted granted Critical
Publication of KR101066944B1 publication Critical patent/KR101066944B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/16—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/18—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of the types provided for in two or more different main groups of the same subclass of H10B, H10D, H10F, H10H, H10K or H10N
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/222—Completing of printed circuits by adding non-printed jumper connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/1053—Mounted components directly electrically connected to each other, i.e. not via the PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

전자소자 패키지가 개시된다. 관통비아가 형성된 제1 칩이 상면에 실장된 제1 패키지기판; 제1 패키지기판과 이격되어 배치되며, 관통비아가 형성된 제2 칩이 상면에 실장된 제2 패키지기판; 및 일측은 제1 칩의 상면에 연결되며, 타측은 제2 칩의 상면에 연결되어, 제1 칩과 제2 칩을 전기적으로 연결하는 접속기판을 포함하는 전자소자 패키지는, 칩과 칩 사이의 불연속지점이 줄어들어 고속신호 전송에 유리하며, 고 대역폭의 신호를 전송할 수 있게 된다.
관통비아, 접속기판, 전자소자, 패키지

Description

전자소자 패키지{electro component package}
본 발명은 전자소자 패키지에 관한 것이다.
디지털 제품이 고성능화됨에 따라, 반도체 소자간 주고 받는 신호의 주파수가 상승하고 있다. 이러한 신호의 전송은 기판에 형성된 배선을 통해 이루어지게 되는데, 배선의 특성에 따라 신호의 전송품질이 정해지게 되며, 전송품질이 나쁜 경우 전달할 수 있는 신호의 최대 대역폭이 제한된다.
종래기술에 따른 전자소자 패키지의 경우, CPU 칩과 메모리 칩 간의 통신은, 도 1에 도시된 바와 같이, CPU 칩(1)의 범프 -> CPU 패키지기판(3)의 배선 -> 솔더볼 -> 메인보드의 배선 -> 솔더볼 -> 메모리 패키지기판(4)의 배선 -> 메모리 칩(2)의 범프와 같은 경로를 통하여 이루어진다.
이러한 불연속지점은 고주파 신호전달 과정에서 반사를 일으켜, 고주파신호 전달에 장애를 초래하게 되며, 이러한 반사로 인한 장애를 보상하기 위해서는 반도체 회로가 더 많은 전력을 소모해야만 하는 문제가 뒤따르게 된다.
고주파 신호는 단순한 전기적인 신호가 아닌, 파(wave)의 개념으로 보아야 하는데, 파의 전송로 측면에서 이러한 불연속적인 환경은 고속신호의 전달속도를 제한하게 된다.
　이러한 단점을 극복하고자 칩 내의 드라이버에서 출력을 국부적으로 증가시키는 방법을 쓰고 있으나, 시스템의 전력 사용량을 증가시키게 되는 문제를 가지고 있다.
도 1에 도시된 구조보다 개선된 형태로, 도 2에 도시된 바와 같은 전자소자 패키지가 제시되었다. 도 2에 도시된 전자소자 패키지는 CPU 패키지기판(3)에서 메모리 패키지기판(4)으로 메인보드(5)와 분리된 기판(6)을 사용하여 신호를 전달하는 방식을 채택하고 있다. 그러나 이러한 구조 역시 고주파 신호전달 과정에서 발생하는 반사를 최소화 하는 데에는 한계가 있는 실정이다.
본 발명은 칩과 칩 사이의 고속신호 전송에 유리하며, 고 대역폭의 신호를 전송할 수 있는 전자소자 패키지를 제공하는 것이다.
본 발명의 일 측면에 따르면, 관통비아가 형성된 제1 칩이 상면에 실장된 제1 패키지기판; 제1 패키지기판과 이격되어 배치되며, 관통비아가 형성된 제2 칩이 상면에 실장된 제2 패키지기판; 및 일측은 제1 칩의 상면에 연결되며, 타측은 제2 칩의 상면에 연결되어, 제1 칩과 제2 칩을 전기적으로 연결하는 접속기판을 포함하 는 전자소자 패키지를 제공할 수 있다.
이 때, 접속기판의 일측 하면에는 돌출된 형상의 접속수단이 형성되며, 접속수단은 제1 칩에 형성된 관통비아와 직접 접촉할 수 있다.
제1 패키지기판과 제2 패키지기판은 메인보드에 실장된 형태일 수도 있다.
본 발명의 바람직한 실시예에 따르면, 칩과 칩 사이의 불연속지점이 줄어들어 고속신호 전송에 유리하며, 고 대역폭의 신호를 전송할 수 있게 된다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명에 따른 전자소자 패키지의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 3은 본 발명의 일 실시예에 따른 전자소자 패키지를 나타내는 단면도이고, 도 4는 도 3의 'A'를 확대하여 나타내는 단면도이다. 도 3 및 도 4를 참조하면, 제1 칩(10), 제2 칩(20), 범프(12, 22), 관통비아(14, 24), 제1 패키지기판(30), 제2 패키지기판(40), 메인보드(50), 접속기판(60), 접속수단(62, 64)이 도시되어 있다.
본 실시예에 따른 전자소자 패키지는, 서로 이격되어 배치되는 제1 패키지기판(30)과 제2 패키지기판(40)에 각각 실장된 제1 칩(10)과 제2 칩(20)을 전기적으로 연결하기 위하여, 일측은 제1 칩(10)의 상면에 연결되고, 타측은 제2 칩(20)의 상면에 연결되는 접속기판(60)을 이용하는 것을 특징으로 한다.
메인보드(50)에는 각종 능동/수동소자(미도시)들이 실장되며, 여러 형태의 패키지들 역시 실장된다. 이렇게 실장된 소자 및 패키지들은 메인보드(50)에 형성되는 여러 배선패턴(미도시)들에 의해 서로 전기적인 신호를 주고 받을 수 있게 된다. 이러한 메인보드(50)에는 이하에서 설명되는 제1 패키지기판(30) 및 제2 패키지기판(40)이 서로 이격되어 실장된다.
제1 패키지기판(30)은 메인보드(50)에 실장되며, 그 상면에는 CPU 칩과 같은 제1 칩(10)이 실장된다. CPU 칩 이 외에도, CPU 칩을 구동하기 위한 전원과 각종 수동소자(미도시) 및 이들을 연결하기 위한 배선패턴(미도시) 등이 형성될 수 있다. 제1 칩(10)은, 하면에 형성된 도전성 범프(12)를 통하여 제1 패키지기판(30)에 플립칩 방식으로 접속된다.
상기 제1 패키지기판(30)과 이격되어 메인보드(50) 상에 배치되는 제2 패키지기판(40)에는 메모리 칩과 같은 제2 칩(20)이 실장되며, 제1 패키지기판(30)과 마찬가지로 각종 수동소자(미도시) 및 배선패턴(미도시)이 형성된다. 제2 칩(20) 역시 하면에 형성된 도전성 범프(22)를 통하여 제2 패키지기판(40)에 플립칩 방식으로 접속된다.
제1 패키지기판(30)에 실장된 제1 칩(10)과, 제2 패키지기판(40)에 실장된 제2 칩(20) 사이의 전기적인 연결을 위하여, 제1 칩(10)의 상면과 제2 칩(20)의 상면에는 접속기판(60)이 안착된다. 즉, 도 3 및 도 4에 도시된 바와 같이, 접속기판(60)의 일측은 제1 칩(10)의 상면에 안착되어 솔더볼 또는 범프 등과 같은 접속수단(62)에 의해 제1 칩(10)의 상면과 전기적으로 연결되고, 타측은 제2 칩(20)의 상면에 안착되어 접속수단(64)에 의해 제2 칩(20)의 상면과 전기적으로 연결되는 구조를 갖는 것이다.
한편, 접속기판(60)과 제1 패키지기판(30) 사이의 신호전달 경로가 단축될 수 있도록 하기 위하여, 제1 칩(10)에는 관통비아(14)가 형성된다. 즉, 도 4에 도시된 바와 같이, 제1 칩(10)을 관통하여 양면을 도통시키는 관통비아(14)가 형성되도록 함으로써, 제1 칩(10)의 상면에 위치하는 접속기판(60)으로부터 제1 칩(10)의 하면에 위치하는 제1 패키지기판(30)에 이르는 신호전달 경로가 단축될 수 있도록 하는 것이다.
이 때, 접속기판(60)의 하면에 형성되는 솔더볼 또는 범프 등과 같은 접속수단(62)이 제1 칩(10)에 형성되는 관통비아(14, 24)와 직접 접촉하게 함으로써, 신호전달 경로가 단축되는 효과를 극대화할 수 있다.
제1 칩(10)의 경우와 마찬가지로 제2 칩(20)에도 관통비아(24)가 형성되며, 접속기판(60)의 하면에 형성되는 접속수단(64)이 제2 칩(20)에 형성되는 관통비아(24)와도 직접 접촉하는 구조를 가질 수 있음은 물론이다.
이상에서 설명한 구조가 적용되는 경우, 도 4에 도시된 바와 같이, 제1 칩(10)으로부터 제2 칩(20)으로의 신호전달 경로 상에서 신호가 굴절되는 지점, 즉 불연속 지점이 최소화될 수 있게 되며, 그 결과 고속신호의 전달에 유리한 효과를 나타낼 수 있게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
도 1 및 도 2는 종래기술에 따른 전자소자 패키지를 나타내는 단면도.
도 3은 본 발명의 일 실시예에 따른 전자소자 패키지를 나타내는 단면도.
도 4는 도 3의 'A'를 확대하여 나타내는 단면도.
<도면의 주요부분에 대한 부호의 설명>
10: 제1 칩
12: 범프
14: 관통비아
20: 제2 칩
22: 범프
24: 관통비아
30: 제1 패키지기판
40: 제2 패키지기판
50: 메인보드
60: 접속기판
62, 64: 접속수단

Claims (3)

  1. 관통비아에 의해 관통되는 제1 칩이 상면에 실장된 제1 패키지기판;
    상기 제1 패키지기판과 이격되어 배치되며, 관통비아에 의해 관통되는 제2 칩이 상면에 실장된 제2 패키지기판; 및
    일측은 상기 제1 칩의 상면에 연결되고, 타측은 상기 제2 칩의 상면에 연결되어, 상기 제1 칩에 형성된 관통비아와, 상기 제2 칩에 형성된 관통비아를 전기적으로 연결하는 접속기판을 포함하며,
    상기 접속기판의 일측 하면과 타측 하면에는 돌출된 형상의 접속수단이 형성되고,
    상기 접속수단은 상기 제1 칩에 형성된 관통비아 및 상기 제2 칩에 형성된 관통비아 각각과 직접 접촉하는 것을 특징으로 하는 전자소자 패키지.
  2. 삭제
  3. 제1항에 있어서,
    일면에 상기 제1 패키지기판과 상기 제2 패키지기판이 실장되는 메인보드를 더 포함하는 전자소자 패키지.
KR1020080099316A 2008-10-09 2008-10-09 전자소자 패키지 Active KR101066944B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080099316A KR101066944B1 (ko) 2008-10-09 2008-10-09 전자소자 패키지
US12/357,643 US7795719B2 (en) 2008-10-09 2009-01-22 Electro component package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080099316A KR101066944B1 (ko) 2008-10-09 2008-10-09 전자소자 패키지

Publications (2)

Publication Number Publication Date
KR20100040198A KR20100040198A (ko) 2010-04-19
KR101066944B1 true KR101066944B1 (ko) 2011-09-23

Family

ID=42098136

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080099316A Active KR101066944B1 (ko) 2008-10-09 2008-10-09 전자소자 패키지

Country Status (2)

Country Link
US (1) US7795719B2 (ko)
KR (1) KR101066944B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8569882B2 (en) * 2011-03-24 2013-10-29 Stats Chippac Ltd. Integrated circuit packaging system with collapsed multi-integration package and method of manufacture thereof
KR20160096739A (ko) * 2015-02-05 2016-08-17 삼성디스플레이 주식회사 표시 장치
KR102396760B1 (ko) * 2015-04-08 2022-05-11 삼성디스플레이 주식회사 표시 장치
KR102391249B1 (ko) * 2015-05-28 2022-04-28 삼성디스플레이 주식회사 표시 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100521279B1 (ko) * 2003-06-11 2005-10-14 삼성전자주식회사 적층 칩 패키지
KR100639702B1 (ko) * 2004-11-26 2006-10-30 삼성전자주식회사 패키지된 반도체 다이 및 그 제조방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6621155B1 (en) * 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
JP4044265B2 (ja) * 2000-05-16 2008-02-06 三菱電機株式会社 パワーモジュール
JP4102012B2 (ja) * 2000-09-21 2008-06-18 株式会社東芝 半導体装置の製造方法および半導体装置
JP3839267B2 (ja) * 2001-03-08 2006-11-01 株式会社ルネサステクノロジ 半導体装置及びそれを用いた通信端末装置
US6900527B1 (en) * 2001-09-19 2005-05-31 Amkor Technology, Inc. Lead-frame method and assembly for interconnecting circuits within a circuit module

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100521279B1 (ko) * 2003-06-11 2005-10-14 삼성전자주식회사 적층 칩 패키지
KR100639702B1 (ko) * 2004-11-26 2006-10-30 삼성전자주식회사 패키지된 반도체 다이 및 그 제조방법

Also Published As

Publication number Publication date
US7795719B2 (en) 2010-09-14
KR20100040198A (ko) 2010-04-19
US20100090351A1 (en) 2010-04-15

Similar Documents

Publication Publication Date Title
US9922891B2 (en) Film for semiconductor package, semiconductor package using film and display device including the same
US9647715B2 (en) Contactless signal splicing using an extremely high frequency (EHF) communication link
US9490240B2 (en) Film interposer for integrated circuit devices
US7679168B2 (en) Printed circuit board with differential pair arrangement
US20070273026A1 (en) Semiconductor package substrate
US7928543B2 (en) Tape wiring substrate and tape package using the same
TW200636972A (en) Semiconductor device and method of manufacturing semiconductor device
KR101066944B1 (ko) 전자소자 패키지
CN110139476B (zh) 在封装上的pcb模块
JP2011249215A (ja) 基板及びｉｃソケット
US8379406B2 (en) Package and method for manufacturing the same
US6566761B1 (en) Electronic device package with high speed signal interconnect between die pad and external substrate pad
KR100632469B1 (ko) 반도체 칩 패키지
US11088123B1 (en) Package system having laterally offset and ovelapping chip packages
JP3166490B2 (ja) Ｂｇａ型半導体装置
US10685942B2 (en) Reflection-canceling package trace design
JP2008078314A (ja) 高速信号回路装置
KR101147081B1 (ko) 반도체 칩 패키지 및 이를 포함하는 반도체 모듈
CN218385196U (zh) 光电模块及包含其的处理器
US20230223389A1 (en) Optoelectronic Apparatus and Optoelectronic Integration Method
JP2005018703A (ja) 半導体集積回路装置およびデバッグシステム
JP2006269627A (ja) プリント配線基板のヴィア構造
JP2010010482A (ja) 差動伝送回路
CN101211879A (zh) 信号传输结构

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20081009

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20100527

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20101126

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20100527

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

AMND Amendment
J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20101229

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20101126

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20110822

Appeal identifier: 2010101010054

Request date: 20101229

PB0901 Examination by re-examination before a trial

Comment text: Amendment to Specification, etc.

Patent event date: 20101229

Patent event code: PB09011R02I

Comment text: Request for Trial against Decision on Refusal

Patent event date: 20101229

Patent event code: PB09011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20100727

Patent event code: PB09011R02I

B601 Maintenance of original decision after re-examination before a trial
PB0601 Maintenance of original decision after re-examination before a trial

Comment text: Report of Result of Re-examination before a Trial

Patent event code: PB06011S01D

Patent event date: 20110225

J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20101229

Effective date: 20110822

PJ1301 Trial decision

Patent event code: PJ13011S01D

Patent event date: 20110822

Comment text: Trial Decision on Objection to Decision on Refusal

Appeal kind category: Appeal against decision to decline refusal

Request date: 20101229

Decision date: 20110822

Appeal identifier: 2010101010054

PS0901 Examination by remand of revocation
PS0701 Decision of registration after remand of revocation

Patent event date: 20110915

Patent event code: PS07012S01D

Comment text: Decision to Grant Registration

Patent event date: 20110823

Patent event code: PS07011S01I

Comment text: Notice of Trial Decision (Remand of Revocation)

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20110916

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20110919

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20140701

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20140701

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20150707

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20150707

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20160701

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20160701

Start annual number: 6

End annual number: 6

LAPS Lapse due to unpaid annual fee