JP2001332697A - 半導体抵抗素子を有する半導体装置とその製造方法 - Google Patents
半導体抵抗素子を有する半導体装置とその製造方法Info
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- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 制御が困難なアクセプタ濃度による半導体抵
抗素子の特性変動を抑制し、これを用いた例えば半導体
集積回路の歩留りを安定的に向上させるこのができるよ
うする。 【解決手段】 化合物半導体基板２１表面に形成された
ｎ型半導体抵抗領域２４Ｒより構成され、このｎ型半導
体抵抗領域２４Ｒと化合物半導体基板２１による基板領
域２１Ｓとの間にｐ型埋込み領域２５Ｂが設けられた構
成とし、ｐ型埋込み領域２５Ｂは、そのアクセプタ濃度
が基板領域２１Ｓのアクセプタ濃度に比し高く、かつｎ
型半導体抵抗領域２４Ｒのドナー濃度に比し低濃度に選
定して、基板のアクセプタ濃度の半導体抵抗領域への影
響を回避する。
抗素子の特性変動を抑制し、これを用いた例えば半導体
集積回路の歩留りを安定的に向上させるこのができるよ
うする。 【解決手段】 化合物半導体基板２１表面に形成された
ｎ型半導体抵抗領域２４Ｒより構成され、このｎ型半導
体抵抗領域２４Ｒと化合物半導体基板２１による基板領
域２１Ｓとの間にｐ型埋込み領域２５Ｂが設けられた構
成とし、ｐ型埋込み領域２５Ｂは、そのアクセプタ濃度
が基板領域２１Ｓのアクセプタ濃度に比し高く、かつｎ
型半導体抵抗領域２４Ｒのドナー濃度に比し低濃度に選
定して、基板のアクセプタ濃度の半導体抵抗領域への影
響を回避する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体抵抗素子を
有する半導体装置とその製造方法に係わる。
有する半導体装置とその製造方法に係わる。
【０００２】
【従来の技術】半導体基板の表面に不純物を導入して形
成した半導体領域による半導体抵抗素子は、半導体集積
回路の構成要素として広く利用されている素子の１形態
である。そして、従来から用いられている抵抗素子の一
例としては、半絶縁性の化合物半導体基板、例えば半絶
縁性ＧａＡｓ基板上に、低不純物濃度をもって例えばｎ
型の不純物がドープされて形成される。この抵抗素子の
構造および製造方法を、図３および図４の工程図を参照
して説明する。
成した半導体領域による半導体抵抗素子は、半導体集積
回路の構成要素として広く利用されている素子の１形態
である。そして、従来から用いられている抵抗素子の一
例としては、半絶縁性の化合物半導体基板、例えば半絶
縁性ＧａＡｓ基板上に、低不純物濃度をもって例えばｎ
型の不純物がドープされて形成される。この抵抗素子の
構造および製造方法を、図３および図４の工程図を参照
して説明する。
【０００３】図３Ａに示すように、半絶縁性半導体基板
１上に、厚さ５０ｎｍのＳｉＮによる保護膜２をプラズ
マＣＶＤ(Chemical Vapor Deposition) 法で全面的に形
成し、このＳｉＮ保護膜２上に、一旦全面的にフォトレ
ジスト層３を塗布し、目的とする半導体抵抗素子の形成
領域部上のフォトレジスト層３をフォトリソグラフィに
よって除去して開口３ｗを形成する。そして、この開口
３ｗを通じて、保護膜２を貫通して半絶縁性半導体基板
１の表面にｎ型不純物のＳｉをイオン注入して、不純物
導入領域４を形成する。
１上に、厚さ５０ｎｍのＳｉＮによる保護膜２をプラズ
マＣＶＤ(Chemical Vapor Deposition) 法で全面的に形
成し、このＳｉＮ保護膜２上に、一旦全面的にフォトレ
ジスト層３を塗布し、目的とする半導体抵抗素子の形成
領域部上のフォトレジスト層３をフォトリソグラフィに
よって除去して開口３ｗを形成する。そして、この開口
３ｗを通じて、保護膜２を貫通して半絶縁性半導体基板
１の表面にｎ型不純物のＳｉをイオン注入して、不純物
導入領域４を形成する。
【０００４】フォトレジスト層３を除去し、再び、フォ
トレジスト層５を一旦全面的に形成し、同様にフォトリ
ソグラフィによって、目的とする半導体抵抗素子の両端
の電極取出し領域の形成部上のフォトレジスト層５を除
去して図３Ｂに示すように、開口５ｗを形成する。その
後、開口５ｗを通じて、半絶縁性半導体基板１の表面
に、ｎ型不純物であるＳｉを高濃度にイオン注入して高
不純物濃度の不純物導入領域６を形成する。
トレジスト層５を一旦全面的に形成し、同様にフォトリ
ソグラフィによって、目的とする半導体抵抗素子の両端
の電極取出し領域の形成部上のフォトレジスト層５を除
去して図３Ｂに示すように、開口５ｗを形成する。その
後、開口５ｗを通じて、半絶縁性半導体基板１の表面
に、ｎ型不純物であるＳｉを高濃度にイオン注入して高
不純物濃度の不純物導入領域６を形成する。
【０００５】図３Ｃに示すように、フォトレジスト層５
および表面保護膜２を除去した後、半絶縁性半導体基板
１をアルシン雰囲気中でアニールして、各不純物導入領
域４および６のＳｉイオンを活性化して、各領域４と６
とによって所要の比抵抗を有する半導体抵抗領域４Ｒ
と、低比抵抗の電極取出し領域６Ｒを構成する。
および表面保護膜２を除去した後、半絶縁性半導体基板
１をアルシン雰囲気中でアニールして、各不純物導入領
域４および６のＳｉイオンを活性化して、各領域４と６
とによって所要の比抵抗を有する半導体抵抗領域４Ｒ
と、低比抵抗の電極取出し領域６Ｒを構成する。
【０００６】図３Ｄに示すように、半絶縁性半導体基板
１の領域４Ｒおよび６Ｒが形成された表面に、厚さ３０
０ｎｍのＳｉＮによる絶縁層７をプラズマＣＶＤ法で一
旦全面的に形成する。この上にフォトレジスト層８を形
成し、電極取出し領域６Ｒ上にフォトリソグラフィによ
って開口８ｗを形成し、これら開口８ｗを通じて、電極
取出し領域６Ｒ上の絶縁層７に、反応性イオンエッチン
グを行って電極のコンタクト窓７ｗをそれぞれ穿設す
る。
１の領域４Ｒおよび６Ｒが形成された表面に、厚さ３０
０ｎｍのＳｉＮによる絶縁層７をプラズマＣＶＤ法で一
旦全面的に形成する。この上にフォトレジスト層８を形
成し、電極取出し領域６Ｒ上にフォトリソグラフィによ
って開口８ｗを形成し、これら開口８ｗを通じて、電極
取出し領域６Ｒ上の絶縁層７に、反応性イオンエッチン
グを行って電極のコンタクト窓７ｗをそれぞれ穿設す
る。
【０００７】図４Ａに示すように、コンタクト窓７ｗを
通じて外部に露呈した電極取出し領域６Ｒ上に接触させ
て、電極金属層９を全面的に形成する。この電極金属層
９は、ＡｕＧｅ層と、Ｎｉ層とを、それぞれ１５０ｎｍ
と５０ｎｍの厚さに蒸着して形成する。
通じて外部に露呈した電極取出し領域６Ｒ上に接触させ
て、電極金属層９を全面的に形成する。この電極金属層
９は、ＡｕＧｅ層と、Ｎｉ層とを、それぞれ１５０ｎｍ
と５０ｎｍの厚さに蒸着して形成する。
【０００８】図４Ｂに示すように、リフトオフ法によっ
てすなわちフォトレジスト層８を除去して、このフォト
レジスト層８上の金属層９を選択的に取り去り、電極取
出し領域６Ｒ上の金属層９のみを残す。その後、基板１
をフォーミングガス中で約４５０℃に加熱して、電極取
出し領域６Ｒに対してオーミックにコンタクトされた金
属層９による対の電極９Ｒを形成する。
てすなわちフォトレジスト層８を除去して、このフォト
レジスト層８上の金属層９を選択的に取り去り、電極取
出し領域６Ｒ上の金属層９のみを残す。その後、基板１
をフォーミングガス中で約４５０℃に加熱して、電極取
出し領域６Ｒに対してオーミックにコンタクトされた金
属層９による対の電極９Ｒを形成する。
【０００９】更に、図４Ｃに示すように、全面的に配線
を構成する配線金属層１０を形成する。この配線金属層
１０は、Ｔｉ、Ｐｔ、Ａｕを、それぞれ５０ｎｍ、５０
ｎｍ、２００ｎｍをもって順次全面的に蒸着する。そし
て、この配線金属層１０上に、フォトレジスト層１１を
塗布形成し、フォトリソグラフィによってパターン化し
て、配線を形成する部分を残して他部のフォトレジスト
層１１を除去する。
を構成する配線金属層１０を形成する。この配線金属層
１０は、Ｔｉ、Ｐｔ、Ａｕを、それぞれ５０ｎｍ、５０
ｎｍ、２００ｎｍをもって順次全面的に蒸着する。そし
て、この配線金属層１０上に、フォトレジスト層１１を
塗布形成し、フォトリソグラフィによってパターン化し
て、配線を形成する部分を残して他部のフォトレジスト
層１１を除去する。
【００１０】図４Ｄに示すように、フォトレジスト層１
１をマスクとして、イオンミリング法によって、配線金
属層１０をエッチングして電極９Ｒにオーミックコンタ
クトされた配線１０Ｒを構成する。
１をマスクとして、イオンミリング法によって、配線金
属層１０をエッチングして電極９Ｒにオーミックコンタ
クトされた配線１０Ｒを構成する。
【００１１】このようにして半導体抵抗素子１２が形成
される。すなわち、この構造において、半導体抵抗領域
４Ｒを構成するＳｉのイオン注入におけるＳｉ原子の加
速電圧や、ドーズ量を適当に選ぶことによって、所望の
抵抗値を有する半導体抵抗素子１２を得ることができ
る。
される。すなわち、この構造において、半導体抵抗領域
４Ｒを構成するＳｉのイオン注入におけるＳｉ原子の加
速電圧や、ドーズ量を適当に選ぶことによって、所望の
抵抗値を有する半導体抵抗素子１２を得ることができ
る。
【００１２】このような抵抗素子は、安価に製造できる
反面、高いシート抵抗を半導体抵抗領域４Ｒの不純物濃
度を下げると、電気抵抗が基板電位によって大きく変化
するという問題がある。これは、いわゆるバックゲート
効果の一形態に起因するものであるものである。
反面、高いシート抵抗を半導体抵抗領域４Ｒの不純物濃
度を下げると、電気抵抗が基板電位によって大きく変化
するという問題がある。これは、いわゆるバックゲート
効果の一形態に起因するものであるものである。
【００１３】図６は、図５に示した半絶縁性半導体基板
１にｎ型の半導体抵抗領域４Ｒによる半導体抵抗素子に
おける電流−電圧特性のバックゲート効果の測定例を示
したものである。この場合、基板電位Ｖsub を、−６Ｖ
〜０Ｖに変化させて測定したものである。この基板電位
は、図５に示すように、基板１上の半導体抵抗領域４Ｒ
より離れた位置に設けた基板電極１３によって与えた。
１にｎ型の半導体抵抗領域４Ｒによる半導体抵抗素子に
おける電流−電圧特性のバックゲート効果の測定例を示
したものである。この場合、基板電位Ｖsub を、−６Ｖ
〜０Ｖに変化させて測定したものである。この基板電位
は、図５に示すように、基板１上の半導体抵抗領域４Ｒ
より離れた位置に設けた基板電極１３によって与えた。
【００１４】図６より明らかなように、基板電位Ｖsub
を負側に振ると、電気抵抗が増大し、飽和電流が減少す
る。これは、半導体抵抗領域４Ｒと、基板１の半絶縁性
基板領域との間の空間電荷層が、基板電位Ｖsub によっ
て半導体抵抗領域４Ｒ側にも拡がり、半導体抵抗領域４
Ｒのシートキャリア濃度が減少したことによると考えら
れる。
を負側に振ると、電気抵抗が増大し、飽和電流が減少す
る。これは、半導体抵抗領域４Ｒと、基板１の半絶縁性
基板領域との間の空間電荷層が、基板電位Ｖsub によっ
て半導体抵抗領域４Ｒ側にも拡がり、半導体抵抗領域４
Ｒのシートキャリア濃度が減少したことによると考えら
れる。
【００１５】このような形のバックゲート効果が現れる
にしても、その強度が安定していれば、それを考慮した
回路の設計は可能である。しかしながら、実プロセスに
おいては、この強度が安定しないことがある。これは、
抵抗層の回りの実効的アクセプタ濃度が、基板要因、あ
るいはプロセス要因によって変動するためと考えられる
（参考文献：N.Goto,et.al.,“Two Dimensional Numeri
cal Simulation of Side-Gating Effect in GaAs MESFE
T's ”IEEEED-17,No.8,1990）。
にしても、その強度が安定していれば、それを考慮した
回路の設計は可能である。しかしながら、実プロセスに
おいては、この強度が安定しないことがある。これは、
抵抗層の回りの実効的アクセプタ濃度が、基板要因、あ
るいはプロセス要因によって変動するためと考えられる
（参考文献：N.Goto,et.al.,“Two Dimensional Numeri
cal Simulation of Side-Gating Effect in GaAs MESFE
T's ”IEEEED-17,No.8,1990）。
【００１６】したがって、このような抵抗素子を用いた
回路を歩留り良く製造しつづけるたには、前述の実効的
なアクセプタ濃度を常に一定に制御しなけれがならな
い。しかしながら、このようなアクセプタには、起源の
分からないものも含まれるため、その制御は容易でな
い。
回路を歩留り良く製造しつづけるたには、前述の実効的
なアクセプタ濃度を常に一定に制御しなけれがならな
い。しかしながら、このようなアクセプタには、起源の
分からないものも含まれるため、その制御は容易でな
い。
【００１７】
【発明が解決しようとする課題】本発明は、上述した制
御が困難な基板領域のアクセプタ濃度による半導体抵抗
素子の特性変動を抑制し、これを用いた例えば半導体集
積回路の歩留りを安定的に向上させるこのができるよう
にした半導体抵抗素子を有する半導体装置とその製造方
法を提供するものである。
御が困難な基板領域のアクセプタ濃度による半導体抵抗
素子の特性変動を抑制し、これを用いた例えば半導体集
積回路の歩留りを安定的に向上させるこのができるよう
にした半導体抵抗素子を有する半導体装置とその製造方
法を提供するものである。
【００１８】
【課題を解決するための手段】本発明による半導体抵抗
素子を有する半導体装置は、化合物半導体基板表面に形
成されたｎ型半導体抵抗領域より構成され、このｎ型半
導体抵抗領域と化合物半導体基板による基板領域との間
にｐ型埋込み領域が設けられた構成とする。この構成に
おいて、ｐ型埋込み領域は、そのアクセプタ濃度が、基
板領域のアクセプタ濃度に比し高く、かつｎ型半導体抵
抗領域のドナー濃度に比し低濃度に選定し得るものであ
る。
素子を有する半導体装置は、化合物半導体基板表面に形
成されたｎ型半導体抵抗領域より構成され、このｎ型半
導体抵抗領域と化合物半導体基板による基板領域との間
にｐ型埋込み領域が設けられた構成とする。この構成に
おいて、ｐ型埋込み領域は、そのアクセプタ濃度が、基
板領域のアクセプタ濃度に比し高く、かつｎ型半導体抵
抗領域のドナー濃度に比し低濃度に選定し得るものであ
る。
【００１９】また、本発明による半導体抵抗素子を有す
る半導体装置の製造方法は、半絶縁性の化合物半導体基
板表面に形成した第１のマスク層を介して化合物半導体
基板表面の選択された領域にｎ型不純物を導入して、ｎ
型不純物導入領域を形成する工程と、このｎ型不純物導
入領域の形成工程の後に、あるいは前に、化合物半導体
基板表面に形成した第２のマスク層を介してｐ型不純物
を導入してｐ型不純物導入領域を形成する工程と、ｎ型
不純物導入領域およびｐ型不純物導入領域の不純物を活
性化してｎ型半導体抵抗領域と、ｎ型半導体抵抗領域に
接して半導体基板による基板領域との間にｐ型埋込み領
域を形成する熱処理工程と、半導体抵抗領域にオーミッ
ク電極を形成する工程とを採るものである。この製造方
法において、第１および第２のマスク層は同一マスク層
とし得る。
る半導体装置の製造方法は、半絶縁性の化合物半導体基
板表面に形成した第１のマスク層を介して化合物半導体
基板表面の選択された領域にｎ型不純物を導入して、ｎ
型不純物導入領域を形成する工程と、このｎ型不純物導
入領域の形成工程の後に、あるいは前に、化合物半導体
基板表面に形成した第２のマスク層を介してｐ型不純物
を導入してｐ型不純物導入領域を形成する工程と、ｎ型
不純物導入領域およびｐ型不純物導入領域の不純物を活
性化してｎ型半導体抵抗領域と、ｎ型半導体抵抗領域に
接して半導体基板による基板領域との間にｐ型埋込み領
域を形成する熱処理工程と、半導体抵抗領域にオーミッ
ク電極を形成する工程とを採るものである。この製造方
法において、第１および第２のマスク層は同一マスク層
とし得る。
【００２０】本発明による半導体装置の構成によれば、
ｎ型半導体抵抗領域と基板領域との間にｐ型の埋込み領
域を設けたことにより、この濃度の選定によって、基板
領域に存在するアクセプタの実効濃度の変動によるバッ
クゲート効果、半導体抵抗領域内に向かう空乏層の広が
り、その変動を抑制することができる。
ｎ型半導体抵抗領域と基板領域との間にｐ型の埋込み領
域を設けたことにより、この濃度の選定によって、基板
領域に存在するアクセプタの実効濃度の変動によるバッ
クゲート効果、半導体抵抗領域内に向かう空乏層の広が
り、その変動を抑制することができる。
【００２１】
【発明の実施の形態】本発明による半導体抵抗素子を有
する半導体装置の一実施形態の一例を、本発明製造方法
の一実施形態の一例と共に、図１および図２を参照して
説明するが本発明は、この実施形態および例に限定され
るものではない。
する半導体装置の一実施形態の一例を、本発明製造方法
の一実施形態の一例と共に、図１および図２を参照して
説明するが本発明は、この実施形態および例に限定され
るものではない。
【００２２】この例においては、図２Ｄにその半導体抵
抗素子部の概略断面図を示すように、半絶縁性ＧａＡｓ
化合物半導体基板２１の一主面の選択された領域に低不
純物濃度のｎ型半導体抵抗領域２４Ｒが形成され、これ
と半導体基板による基板領域２１Ｓすなわち半導体基板
２１の半導体抵抗領域２４Ｒの非形成領域との間に、半
導体抵抗領域２４Ｒの周囲にこの領域２４Ｒと接してｐ
型埋込み領域２５Ｂが設けられる。また、このｐ型埋込
み領域２５Ｂは、そのアクセプタ濃度が基板領域２１Ｓ
のアクセプタ濃度に比し高く、かつｎ型半導体抵抗領域
２４Ｒのドナー濃度に比し低濃度に選定される。更に、
このｐ型埋込み領域は、これが完全に空乏化するよう
に、半導体抵抗領域２４Ｒと共に、その濃度の選定がな
される。
抗素子部の概略断面図を示すように、半絶縁性ＧａＡｓ
化合物半導体基板２１の一主面の選択された領域に低不
純物濃度のｎ型半導体抵抗領域２４Ｒが形成され、これ
と半導体基板による基板領域２１Ｓすなわち半導体基板
２１の半導体抵抗領域２４Ｒの非形成領域との間に、半
導体抵抗領域２４Ｒの周囲にこの領域２４Ｒと接してｐ
型埋込み領域２５Ｂが設けられる。また、このｐ型埋込
み領域２５Ｂは、そのアクセプタ濃度が基板領域２１Ｓ
のアクセプタ濃度に比し高く、かつｎ型半導体抵抗領域
２４Ｒのドナー濃度に比し低濃度に選定される。更に、
このｐ型埋込み領域は、これが完全に空乏化するよう
に、半導体抵抗領域２４Ｒと共に、その濃度の選定がな
される。
【００２３】この場合、先ず、図１Ａに示すように、半
絶縁性ＧａＡｓ化合物半導体基板２１を用意する。そし
て、この基板２１の表面に保護膜２２を形成する。この
保護膜２２は、例えば、プラズマＣＶＤ法によって形成
した厚さ３００ｎｍのＳｉＮ誘電体膜によって構成す
る。
絶縁性ＧａＡｓ化合物半導体基板２１を用意する。そし
て、この基板２１の表面に保護膜２２を形成する。この
保護膜２２は、例えば、プラズマＣＶＤ法によって形成
した厚さ３００ｎｍのＳｉＮ誘電体膜によって構成す
る。
【００２４】図１Ｂに示すように、この保護膜２２上
に、半導体抵抗領域の形成部上に開口２３ｗが穿設され
た第１のマスク層２３を形成する。このマスク層２３
は、フォトレジスト層によって形成することができる。
すなわち保護膜２２上にフォトレジスト層を全面的に塗
布形成し、このフォトレジスト層に対し、周知のフォト
リソグラフィによって開口２３ｗを形成する。次に、こ
の第１のマスク層２３をイオン注入マスクとしてその開
口２３ｗを通じて半絶縁性化合物半導体基板２１の表面
領域にｎ型不純物をイオン注入してｎ型の不純物導入領
域２４を形成する。このときの注入エネルギーは、不純
物をＳｉとするとき、例えば８０ｋｅＶとし、ドーズ量
は５×１０12ｃｍ-2とすることができる。次いで、この
第１のマスク層２３を共通に用いてこれを第２のマスク
として、第１の不純物導入領域２４に比して深い位置に
向けて、ｐ型の不純物原子をイオン注入して、第２の不
純物導入領域２５を形成する。このイオン注入原子は、
例えばＭｇを用いることができ、その打ち込みエネルギ
ーは、例えば２４０ｋｅＶ、ドーズ量は例えば１×１０
12ｃｍ-2とする。
に、半導体抵抗領域の形成部上に開口２３ｗが穿設され
た第１のマスク層２３を形成する。このマスク層２３
は、フォトレジスト層によって形成することができる。
すなわち保護膜２２上にフォトレジスト層を全面的に塗
布形成し、このフォトレジスト層に対し、周知のフォト
リソグラフィによって開口２３ｗを形成する。次に、こ
の第１のマスク層２３をイオン注入マスクとしてその開
口２３ｗを通じて半絶縁性化合物半導体基板２１の表面
領域にｎ型不純物をイオン注入してｎ型の不純物導入領
域２４を形成する。このときの注入エネルギーは、不純
物をＳｉとするとき、例えば８０ｋｅＶとし、ドーズ量
は５×１０12ｃｍ-2とすることができる。次いで、この
第１のマスク層２３を共通に用いてこれを第２のマスク
として、第１の不純物導入領域２４に比して深い位置に
向けて、ｐ型の不純物原子をイオン注入して、第２の不
純物導入領域２５を形成する。このイオン注入原子は、
例えばＭｇを用いることができ、その打ち込みエネルギ
ーは、例えば２４０ｋｅＶ、ドーズ量は例えば１×１０
12ｃｍ-2とする。
【００２５】次に、図１Ｃに示すように、マスク層２３
を除去し、半導体抵抗領域に対する電極形成部に開口２
６ｗが形成された第３のマスク層２６を形成する。この
マスク層２６の形成においてもフォトレジスト層を塗布
し、フォトリソグラフィによって開口２６ｗを形成する
ことができる。そして、このマスク層２６をイオン注入
マスクとして、その開口２６ｗを通じて、再びｎ型の不
純物をイオン注入して、高濃度不純物導入領域２７を形
成する。このイオン注入は、例えば先に注入したｎ型不
純物と同一のＳｉ原子を、例えば１５０ｋｅＶの打ち込
みエネルギーで、例えば３×１０13ｃｍ-2のドーズ量で
イオン注入する。
を除去し、半導体抵抗領域に対する電極形成部に開口２
６ｗが形成された第３のマスク層２６を形成する。この
マスク層２６の形成においてもフォトレジスト層を塗布
し、フォトリソグラフィによって開口２６ｗを形成する
ことができる。そして、このマスク層２６をイオン注入
マスクとして、その開口２６ｗを通じて、再びｎ型の不
純物をイオン注入して、高濃度不純物導入領域２７を形
成する。このイオン注入は、例えば先に注入したｎ型不
純物と同一のＳｉ原子を、例えば１５０ｋｅＶの打ち込
みエネルギーで、例えば３×１０13ｃｍ-2のドーズ量で
イオン注入する。
【００２６】その後、図１Ｄに示すように、基板２１上
の、フォトレジスト層２６と、保護膜２２を除去する。
このＳｉＮによる保護膜２２の除去は、例えば基板２１
を混酸（弗化水素酸と弗化アンモニウムの混合液）に浸
漬することによって行う。その後、基板２１をアニール
して、各領域２４、２５および２７の各注入不純物を活
性化し、領域２４によって、低不純物濃度を有し、十分
高いシート抵抗を有する半導体抵抗領域２４Ｒを形成
し、その両端に領域２７によって高不純物濃度の電極取
出し領域２７Ｒを形成し、更に、領域２５によって半導
体抵抗領域２４Ｒと基板領域２１Ｓとの間に、ｐ型埋込
み領域２５Ｂを形成する。このアニールは、Ａｓの脱離
を防ぐためＡｓを含む雰囲気例えばＡｓＨ3 雰囲気中で
行い、そのアニール温度は８００〜８５０℃とする。こ
のようにしてｎ型半導体抵抗領域２４Ｒのドナー濃度に
比してアクセプタ濃度の低い例えば５×１０16ｃｍ-3の
ｐ型埋込み領域２５Ｂを形成する。
の、フォトレジスト層２６と、保護膜２２を除去する。
このＳｉＮによる保護膜２２の除去は、例えば基板２１
を混酸（弗化水素酸と弗化アンモニウムの混合液）に浸
漬することによって行う。その後、基板２１をアニール
して、各領域２４、２５および２７の各注入不純物を活
性化し、領域２４によって、低不純物濃度を有し、十分
高いシート抵抗を有する半導体抵抗領域２４Ｒを形成
し、その両端に領域２７によって高不純物濃度の電極取
出し領域２７Ｒを形成し、更に、領域２５によって半導
体抵抗領域２４Ｒと基板領域２１Ｓとの間に、ｐ型埋込
み領域２５Ｂを形成する。このアニールは、Ａｓの脱離
を防ぐためＡｓを含む雰囲気例えばＡｓＨ3 雰囲気中で
行い、そのアニール温度は８００〜８５０℃とする。こ
のようにしてｎ型半導体抵抗領域２４Ｒのドナー濃度に
比してアクセプタ濃度の低い例えば５×１０16ｃｍ-3の
ｐ型埋込み領域２５Ｂを形成する。
【００２７】図２Ａに示すように、半絶縁性半導体基板
２１の表面に全面的に例えばＳｉＮによる絶縁層２８を
形成する。この絶縁層２８は、例えば、プラズマＣＶＤ
法によってＳｉＮを、厚さ３００ｎｍに被着形成する。
２１の表面に全面的に例えばＳｉＮによる絶縁層２８を
形成する。この絶縁層２８は、例えば、プラズマＣＶＤ
法によってＳｉＮを、厚さ３００ｎｍに被着形成する。
【００２８】次に、図２Ｂに示すように、電極取出し領
域２７Ｒの上方に、開口２９ｗが穿設されたマスク層２
９を形成する。このマスク層２９は、基板２１上に全面
的にフォトレジスト層を塗布し、フォトリソグラフィに
よって、開口２９ｗを形成する。このマスク層２９をエ
ッチングマスクとして、その開口２９ｗを通じて、絶縁
層２８に対して例えばＣＦ4 を反応ガスとする反応性イ
オンエッチングによって開口２８ｗを形成する。
域２７Ｒの上方に、開口２９ｗが穿設されたマスク層２
９を形成する。このマスク層２９は、基板２１上に全面
的にフォトレジスト層を塗布し、フォトリソグラフィに
よって、開口２９ｗを形成する。このマスク層２９をエ
ッチングマスクとして、その開口２９ｗを通じて、絶縁
層２８に対して例えばＣＦ4 を反応ガスとする反応性イ
オンエッチングによって開口２８ｗを形成する。
【００２９】図２Ｃに示すように、これら開口２９ｗお
よび２８ｗを通じて外部に露呈した電極取出し領域２７
上に接触して、電極金属層３０を全面的に形成する。こ
の電極金属層３０は、ＡｕＧｅ層と、Ｎｉ層とを、それ
ぞれ１５０ｎｍと５０ｎｍの厚さに蒸着して形成する。
よび２８ｗを通じて外部に露呈した電極取出し領域２７
上に接触して、電極金属層３０を全面的に形成する。こ
の電極金属層３０は、ＡｕＧｅ層と、Ｎｉ層とを、それ
ぞれ１５０ｎｍと５０ｎｍの厚さに蒸着して形成する。
【００３０】図２Ｄに示すように、フォトレジスト層２
９を除去して、電極取出し領域２７Ｒ上の金属層３０を
残し、フォトレジスト層２９上の金属層３０をリフトオ
フする。その後、基板２１をフォーミングガス中で約４
５０℃に加熱して、電極取出し領域２７Ｒに対して合金
化処理を行ってオーミックにコンタクトされた金属層３
０による対の電極３０Ｒを形成する。
９を除去して、電極取出し領域２７Ｒ上の金属層３０を
残し、フォトレジスト層２９上の金属層３０をリフトオ
フする。その後、基板２１をフォーミングガス中で約４
５０℃に加熱して、電極取出し領域２７Ｒに対して合金
化処理を行ってオーミックにコンタクトされた金属層３
０による対の電極３０Ｒを形成する。
【００３１】その後、必要に応じて、図４ＣおよびＤで
説明したと同様の方法によって、図示しないが、金属配
線を形成することもできる。
説明したと同様の方法によって、図示しないが、金属配
線を形成することもできる。
【００３２】このようにして半導体抵抗素子１２を形成
することができる。この半導体抵抗素子１２は、いうま
でもなく、共通の化合物半導体基板２１に複数個同時に
形成することができ、また化合物半導体２１に他の回路
素子と共に形成した半導体集積回路装置を構成すること
ができる。
することができる。この半導体抵抗素子１２は、いうま
でもなく、共通の化合物半導体基板２１に複数個同時に
形成することができ、また化合物半導体２１に他の回路
素子と共に形成した半導体集積回路装置を構成すること
ができる。
【００３３】上述の半導体抵抗素子１２は、半導体抵抗
領域２４Ｒと基板領域２１Ｓとの間に、その濃度が基板
領域２１Ｓより高い濃度で、かつ半導体抵抗領域２４Ｒ
より低い埋込み領域２５Ｂを配置したことによって、基
板領域に存在するアクセプタの実効濃度の変動によるバ
ックゲート効果、半導体抵抗領域内に向かう空乏層の広
がりの変動を抑制することができ、半導体抵抗領域の特
性の安定化、ひいては半導体抵抗領域２４Ｒの低濃度
化、高抵抗化を図ることができる。
領域２４Ｒと基板領域２１Ｓとの間に、その濃度が基板
領域２１Ｓより高い濃度で、かつ半導体抵抗領域２４Ｒ
より低い埋込み領域２５Ｂを配置したことによって、基
板領域に存在するアクセプタの実効濃度の変動によるバ
ックゲート効果、半導体抵抗領域内に向かう空乏層の広
がりの変動を抑制することができ、半導体抵抗領域の特
性の安定化、ひいては半導体抵抗領域２４Ｒの低濃度
化、高抵抗化を図ることができる。
【００３４】更に、このｐ型埋込み領域は、これが完全
に空乏化するように、半導体抵抗領域２４Ｒと共に、そ
の濃度の選定を行うことによって、周波数特性の劣化原
因ともなり得る寄生容量の低減化を図ることができる。
に空乏化するように、半導体抵抗領域２４Ｒと共に、そ
の濃度の選定を行うことによって、周波数特性の劣化原
因ともなり得る寄生容量の低減化を図ることができる。
【００３５】また、上述した本発明製造方法によれば、
不純物導入領域２４および２５を、同一マスク２３を用
いて形成することから、これら不純物導入領域２４およ
び２５の形成位置、すなわちｎ型半導体抵抗領域２４Ｒ
とｐ型埋込み領域２５Ｂとはその位置関係が自己整合す
る。
不純物導入領域２４および２５を、同一マスク２３を用
いて形成することから、これら不純物導入領域２４およ
び２５の形成位置、すなわちｎ型半導体抵抗領域２４Ｒ
とｐ型埋込み領域２５Ｂとはその位置関係が自己整合す
る。
【００３６】
【発明の効果】上述したように、本発明による半導体抵
抗素子を有する半導体装置は、その半導体抵抗素子を高
濃度に構成できるので、特性の安定化を図ることがで
き、バックゲート効果に起因する特性変動の小さい半導
体抵抗素子を歩留り良く得ることができる。また、半導
体抵抗領域の薄膜化を図ることができることから、その
シート抵抗を充分大きくすることができる。したがっ
て、電極間の抵抗領域の長さを大きくすることなく、大
きな抵抗値を有する半導体抵抗素子を構成することがで
きることから、この抵抗領域すなわち抵抗素子の占有面
積の縮小化を図ることができ、半導体集積回路における
高密度、小型化を図ることができるものである。
抗素子を有する半導体装置は、その半導体抵抗素子を高
濃度に構成できるので、特性の安定化を図ることがで
き、バックゲート効果に起因する特性変動の小さい半導
体抵抗素子を歩留り良く得ることができる。また、半導
体抵抗領域の薄膜化を図ることができることから、その
シート抵抗を充分大きくすることができる。したがっ
て、電極間の抵抗領域の長さを大きくすることなく、大
きな抵抗値を有する半導体抵抗素子を構成することがで
きることから、この抵抗領域すなわち抵抗素子の占有面
積の縮小化を図ることができ、半導体集積回路における
高密度、小型化を図ることができるものである。
【００３７】また、上述したようにバックゲート効果に
起因する特性変動の小さい半導体抵抗素子を構成するこ
とができることから、例えばＤＣＦＬ（Direct Coupled
FETLogic) 回路に適用して伝搬遅延時間とノイズマー
ジンの両方を改善でき、また、抵抗分割によるバイアス
回路においては、設計どおりの分圧比を安定して得るこ
とができる。
起因する特性変動の小さい半導体抵抗素子を構成するこ
とができることから、例えばＤＣＦＬ（Direct Coupled
FETLogic) 回路に適用して伝搬遅延時間とノイズマー
ジンの両方を改善でき、また、抵抗分割によるバイアス
回路においては、設計どおりの分圧比を安定して得るこ
とができる。
【００３８】また、上述したように、周波数特性の劣化
原因となり得る寄生抵抗の回避によって、論理ゲート回
路のみならず、高周波回路に使用して好適ならしめるも
のである。
原因となり得る寄生抵抗の回避によって、論理ゲート回
路のみならず、高周波回路に使用して好適ならしめるも
のである。
【図１】Ａ〜Ｄは、本発明による半導体装置の一例を得
る本発明製造方法の一例の工程図（その１）である。
る本発明製造方法の一例の工程図（その１）である。
【図２】Ａ〜Ｄは、本発明による半導体装置の一例を得
る本発明製造方法の一例の工程図（その２）である。
る本発明製造方法の一例の工程図（その２）である。
【図３】Ａ〜Ｄは、従来の半導体装置の製造方法の一例
の工程図（その１）である。
の工程図（その１）である。
【図４】Ａ〜Ｄは、従来の半導体装置の製造方法の一例
の工程図（その２）である。
の工程図（その２）である。
【図５】従来の半導体抵抗素子の概略断面図である。
【図６】図５に示した半導体抵抗素子における電流−電
圧特性曲線図である。
圧特性曲線図である。
２１・・・半導体基板、２２・・・保護膜、２３．２６
・・・マスク層、２３ｗ，２６ｗ・・・開口、２４・・
・ｎ型不純物導入領域、２４Ｒ・・・半導体抵抗領域、
２５・・・ｐ型不純物導入領域、２５Ｂ・・・埋込み領
域、２７・・・高不純物導入領域、２７Ｒ・・・電極取
出し領域、２８・・・絶縁層、３０・・・電極金属層、
３０Ｒ・・・電極
・・・マスク層、２３ｗ，２６ｗ・・・開口、２４・・
・ｎ型不純物導入領域、２４Ｒ・・・半導体抵抗領域、
２５・・・ｐ型不純物導入領域、２５Ｂ・・・埋込み領
域、２７・・・高不純物導入領域、２７Ｒ・・・電極取
出し領域、２８・・・絶縁層、３０・・・電極金属層、
３０Ｒ・・・電極
Claims (7)
- 【請求項１】 化合物半導体基板と、 該化合物半導体基板表面に形成されたｎ型半導体抵抗領
域と、 該ｎ型半導体抵抗領域と上記化合物半導体による基板領
域との間に設けられたｐ型埋込み領域とを有して成るこ
とを特徴とする半導体抵抗素子を有する半導体装置。 - 【請求項２】 上記化合物半導体基板が、半絶縁性基板
であることを特徴とする請求項１に記載の半導体抵抗素
子を有する半導体装置。 - 【請求項３】 上記ｐ型埋込み領域のアクセプタ濃度
が、上記基板領域のアクセプタ濃度に比し高く、かつ上
記ｎ型半導体抵抗領域のドナー濃度に比し低濃度に選定
されて成ることを特徴とする請求項１に記載の半導体抵
抗素子を有する半導体装置。 - 【請求項４】 上記ｐ型埋込み領域が、完全に空乏化さ
れていることを特徴とする請求項１に記載の半導体抵抗
素子を有する半導体装置。 - 【請求項５】 上記ｎ型半導体抵抗領域と上記ｐ型埋込
み領域とが自己整合された位置関係に形成されて成るこ
とを特徴とする請求項１に記載の半導体抵抗素子を有す
る半導体装置。 - 【請求項６】 半絶縁性の化合物半導体基板表面に形成
した第１のマスク層を介して上記化合物半導体基板表面
の選択された領域にｎ型不純物を導入して、ｎ型不純物
導入領域を形成する工程と、 該ｎ型不純物導入領域の形成工程の後に、あるいは前
に、上記化合物半導体基板表面に形成した第２のマスク
層を介してｐ型不純物を導入してｐ型不純物導入領域を
形成する工程と、 上記ｎ型不純物導入領域およびｐ型不純物導入領域の不
純物を活性化してｎ型半導体抵抗領域と、該ｎ型半導体
抵抗領域に接して上記半導体基板による基板領域との間
にｐ型埋込み領域を形成する熱処理工程と、 上記半導体抵抗領域にオーミック電極を形成する工程と
を有することを特徴とする半導体抵抗素子を有する半導
体装置の製造方法。 - 【請求項７】 上記第１および第２のマスク層が同一マ
スク層とされ、上記ｎ型不純物導入領域と上記ｐ型不純
物導入領域とを自己整合によって形成することを特徴と
する請求項６に記載の半導体抵抗素子を有する半導体装
置の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP2000153445A JP4599660B2 (ja) | 2000-05-24 | 2000-05-24 | 半導体抵抗素子を有する半導体装置とその製造方法 |
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP2000153445A JP4599660B2 (ja) | 2000-05-24 | 2000-05-24 | 半導体抵抗素子を有する半導体装置とその製造方法 |
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|---|---|---|---|
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| EP (1) | EP1158584B1 (ja) |
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| FR2884050B1 (fr) * | 2005-04-01 | 2007-07-20 | St Microelectronics Sa | Circuit integre comprenant un substrat et une resistance |
| US7625819B2 (en) * | 2007-06-01 | 2009-12-01 | Macronix International Co., Ltd. | Interconnection process |
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| JPH11214616A (ja) * | 1998-01-20 | 1999-08-06 | Sony Corp | 半導体抵抗素子 |
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|---|---|---|---|---|
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| JPS5456777A (en) * | 1977-10-14 | 1979-05-08 | Nec Corp | Semiconductor device |
| US4228450A (en) * | 1977-10-25 | 1980-10-14 | International Business Machines Corporation | Buried high sheet resistance structure for high density integrated circuits with reach through contacts |
| FR2445617A1 (fr) * | 1978-12-28 | 1980-07-25 | Ibm France | Resistance a tension de claquage amelioree obtenue par une double implantation ionique dans un substrat semi-conducteur et son procede de fabrication |
| JPS5718354A (en) * | 1980-07-09 | 1982-01-30 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS612361A (ja) * | 1984-06-15 | 1986-01-08 | Hitachi Micro Comput Eng Ltd | 静電破壊防止素子 |
| JPS6260252A (ja) * | 1985-09-09 | 1987-03-16 | Nec Corp | 半導体装置 |
| JPS62143478A (ja) * | 1985-12-18 | 1987-06-26 | Sanyo Electric Co Ltd | 接合型電界効果トランジスタ |
| JPH01268049A (ja) * | 1988-04-19 | 1989-10-25 | Sony Corp | 拡散抵抗素子 |
| JPH03169063A (ja) * | 1989-11-29 | 1991-07-22 | Nec Corp | 半導体集積回路装置 |
| JPH0467666A (ja) * | 1990-07-09 | 1992-03-03 | Fujitsu Ltd | 半導体装置 |
| JP3038870B2 (ja) * | 1990-10-09 | 2000-05-08 | ソニー株式会社 | 抵抗素子 |
| JPH05114699A (ja) * | 1991-07-24 | 1993-05-07 | Fujitsu Ltd | 半導体抵抗装置とその抵抗値設定方法 |
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2000
- 2000-05-24 JP JP2000153445A patent/JP4599660B2/ja not_active Expired - Fee Related
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2001
- 2001-05-21 US US09/862,042 patent/US6667538B2/en not_active Expired - Fee Related
- 2001-05-22 EP EP01112470A patent/EP1158584B1/en not_active Expired - Lifetime
-
2003
- 2003-10-20 US US10/689,305 patent/US6902992B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05315547A (ja) * | 1992-05-13 | 1993-11-26 | Sumitomo Electric Ind Ltd | 抵抗素子およびその製造方法 |
| JPH1187621A (ja) * | 1997-09-03 | 1999-03-30 | Mitsubishi Electric Corp | 注入抵抗およびその形成方法 |
| JPH11214616A (ja) * | 1998-01-20 | 1999-08-06 | Sony Corp | 半導体抵抗素子 |
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