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KR970000535B1 - Mos 전계효과 트랜지스터 및 그 회로 제조방법 - Google Patents

Mos 전계효과 트랜지스터 및 그 회로 제조방법 Download PDF

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KR970000535B1
KR970000535B1 KR1019870012959A KR870012959A KR970000535B1 KR 970000535 B1 KR970000535 B1 KR 970000535B1 KR 1019870012959 A KR1019870012959 A KR 1019870012959A KR 870012959 A KR870012959 A KR 870012959A KR 970000535 B1 KR970000535 B1 KR 970000535B1
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네플 프란츠
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지멘스 악티엔게젤샤프트
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Abstract

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Description

MOS 전계효과 트랜지스터 및 그 회로 제조방법
제1도는 본 발명에 따른 MOS 전계효과 트랜지스터 구조의 절반에 해당하는 개략적인 측단면도.
제2도는 제1도 구조의 에피텍셜층과 기판에 나타나는 도핑 프로파일을 설명하는 다이어그램.
제3도 내지 제7도는 에피텍셜층의 도핑이 증착 다음에 실행되는 본 발명에 따른 CMOS회로의 제조에 대한 연속적인 기본공정 단계를 설명하는 일부의 기판 및 이 기판위의 구조를 나타내는 개략적인 측단면도.
제8도 내지 제12도는 각 채널형태의 도핑이 에피텍셜 성장시 실행되는 CMOS회로의 제조에 대한 연속적인 기본 공정단계를 설명하는 제3도 내지 제7도와 유사한 측단면도.
* 도면의 주요부분에 대한 부호의 설명
2 : 필드 산화물 영역 3 : 게이트 전극
4 : 실리콘층(에피텍셜층) 5, 5a : 산화물층
6 : 소오스/드레인 영역 7 : 금속 실리사이드층
8 : SiO2층 9 : 유리층
Ⅰ,Ⅱ : 이중 주입시 인의 도핑 프로파일 Ⅲ : 고온처리 후 인의 도핑 프로파일
Ⅳ : 붕소의 도핑 프로파일
본 발명은 집적회로의 필드 산화물 영역 사이에 배열되고, 상기 회로의 실리콘 기판에서의 극히 얇은 소오스/드레인 영역과 금속 실리사이드로 만들어진 자체 정렬(self-align)된 소오스/드레인 단자를 가지며, 소오스/드레인 영역과 측벽 산화물층을 구비한 게이트의 측벽 사이에 배치되는 채널 영역위에 배열되는 절연층에 의해 기판으로부터 분리되는 게이트 전극을 갖는 MOS 전계효과 트랜지스터에 관한 것이다.
또한, 본 발명은 상기 회로의 필드 산화물 영역 사이에 배열되는 전술한 구조를 가지며, CMOS 트랜지스터를 포함한 고집적회로에 관한 것이다. 또한, 본 발명은 상기와 같은 회로의 제조공정에 관한 것이다.
MOS집적회로(MOS-IC)를 좀 더 소형화하는데는 기생직렬 저항, 드레인 전계세기(소위 고온 캐리어효과) 및 평면구조의 형성에 관련한 문제들이 대두되었다. 접촉홀 에칭전에, 이같은 구조의 형성은 심하게 제한 되었는데, 이는 발생할 수 있는 여러 다른 접촉홀 깊이의 수와 기판에의 에칭의 제한된 선택성 때문이다.
드레인 전계세기를 감소시키기 위해, 소위 LDD(저도핑된 드레인)기술이 널리 사용되었으나, 이 기술은 직렬저항을 증가시키는 문제점을 야기했다. 따라서, 이 직렬저항의 문제를 극복하기 위해서, 소위SALICIDE(자체정렬된 실리사이드(self-aligned silicide))기술이 C. K. Lau, Y. C. See, D. B. Scott, J.M. Bridges, S.M. Perna. 및 R.D. Davis가 제출한 보고서 IEDM Techn. Digest, 페이지 177~714(1982)에 기술된 것처럼 제한되었으며, LDD기술과 자체정렬된 실리사이딩(실리콘표면위에 금속증착)의 결합이 제안되었다. 상기 후자의 기술은 SOLID(저도핑된 드레인위의 실리사이드(silicide on lightly doped drain))기술로 언급되며, M. Horiuchi 및 K. Yamaguchi가 제출한 보고서, Solid State Electronics28(1985), 페이지 465~472에 기술되어 있다.
상기 모든 기술의 결점은 선제조된 확산 영역(짧은 채널특성으로 인해 매우 얇음)이 실리사이드 반응으로 인해 부분적으로 소모되어, 특히 불균일한 반응의 경우 단락의 위험을 초래한다는 것이다.
본 발명의 목적은 얇은 소오스 및 드레인 영역에도 불구하고 기판의 단락을 일으킴이 없이 층저항을 감소시키기 위해 소오스/드레인 단자를 형성하는 실리사이딩을 실행하는 것이 가능한 MOS 전계효과 트랜지스터 구조를 제공하는데 있다. 더욱이, 제조될 상기 구조는 평면구조를 가지고 다층배선에 적당하며, 접촉홀을 형성하기 위한 에칭(기판에 대한 에칭의 선택성)이 제한되지 않는다.
집적회로의 활성 트랜지스터 영역을 한정하는 필드 산화물 영역 사이에 배열된 MOS 전계효과 트랜지스터 구조가 본 발명에 따라 제공되는데, 상기 트랜지스터는 금속 실리사이드로 만들어진 자체정렬된 소오스/드레인단자와 함께 실리콘 기판에 극히 얇은 소오스 및 드레인 영역을 가지며 절연층에 의해 기판표면으로부터 분리되고 소오스 및 드레인 영역 사이에 위치하는 트랜지스터의 채널 영역 위에 배열되는 게이트 전극을 가지며, 상기 게이트 측벽에는 측벽 산화물이 제공되며, 게이트 전극 및 필드 산화물 영역 사이의 기판 표면영역에는 선택적인 에피텍시에 의해 형성되는 단결정의 도핑된 실리콘층이 제공되고, 상기 도핑된 실리콘층은 기판상에 소오스 및 드레인 영역을 제조하기 위한 확산원으로 사용되며, 그위에 놓이는 실리사이드 소오스/드레인 단자에 단자접속을 제공한다.
선택적인 에피텍시의 사용은 일련의 장점을 제공하는 트랜지스터 구조의 사전-평면구조를 형성할 수 있다. CMOS 기술중 선택적인 실리콘 에피텍시의 사용은 S. Nagao, K.Higashitani, Y.Akasaka 및 H.Nakata가 기고한 Technical Digest IEDM(1984), 페이지 593~596에 기술되어 있는데, 여기서 선택적인 에피텍시는 절연층속으로 에칭되어 있는 트렌치를 단결정 실리콘으로 채우고 소위 버드즈 비크(bird's beaks)의 억압으로 LOCOS절연 기술을 개선하기 위해 사용된다.
고집적 CMOS회로를 위한 선택적인 실리콘 에피텍시를 사용하는 다른 공정이 K.A.Sabine 및 H.A.Kemhadjian이 기고한 IEEE Electron Device LettersEDL-6(1985), 페이지 43~46에 기술되어 있는데, 여기서 선택적인 에피텍시는 저표면농도, 저층저항 및 무시할 수 있는 측면확산을 갖는 한정된 트로프 영역(trough zone)을 얻어내기 위해 실리콘 기판속으로 에칭되어 있는 트로프를 단결정의 도핑된 실리콘층으로 채우기 위해 사용된다.
공지된 MOS 및 CMOS 구조에 비해, 본 발명에 따른 구조는, 표면이 산화물로 덮히고 차후의 실리사이딩으로부터 제외되는 게이트와 필드 산화물 사이의 영역을 단결정 실리콘으로 균일하게 채움으로서 소오스/드레인 접촉의 최적결과로서 게이트 영역으로부터 크게 분리될 새로운 소오스/드레인 영역을 형성하는 장점을 갖는다. 이에따라, 다음과 같은 개선점과 가능성이 얻어진다.
1. 소오스/드레인 주입이 에피텍셜 성장 실리콘층속으로 실행되기 때문에, 게이트의 가장자리에서 주입에 의한 손상이 일어나지 않는다. 이것은 게이트 산화물의 질을 보존하고 손상을 방지한다.
2. 표준확산시간 생성물(standard diffusion-time products)(D.t)의 경우에, 고농도로 도핑된 에피텍셜 소오스/드레인 영역으로부터의 확산의 결과 매우 짧고 효과적인 확산 영역이 기판에 만들어질 수 있다. 따라서, 매우 작은 문턱전압 이하의 전류와 감소된 펀치-스로우(punch-through)효과가 기대될 수 있다. 반펀치-채널(anti-punch-channel)주입 단계에서는 더 작은 주입도우즈(implantation dose)가 요구된다. 이것은 접합 캐패시턴스의 감소를 유도한다. 확산된 소오스/드레인 영역에서의 비교적 낮은 도핑은 가장 중요한 손상의 원인 중 하나인 게이트 가장자리에서의 드레인 전계세기를 감소시킨다.
3. 자체 정렬된 실리사이드 기술(SALICIDE-기술)의 사용은 기생직렬 저항에 영향을 미친다. 실리사이딩은 얇은 확산 영역에도 불구하고 실행될 수 있는데, 이는 일어날 수 있는 불균일한 실리사이드 반응과 함께 기판단락의 위험이 얇은 확산 영역을 위한 완충층으로 이용되는 에피텍셜층에 의해 방지되기 때문이다. 결과적으로 비교적 두꺼운 실리사이드 두께가 저저항을 얻기 위해 가능하다.
4. 소오스/드레인 영역의 에피텍셜 성장부분은 평면구조 및 다층배선을 위한 개선된 조건을 제공한다. 붕소-인-실리케이트 유리를 사용하는 흐름공정에 대한 제한이 감소한다. 결과적으로, 접촉홀 에칭의 선택에 대한 요구가 감소한다. 접촉홀과 필드 산화물 영역 가장자리 사이의 공간은 중요치 않게 되는데, 이는 기판단락의 위험이 더 이상 존재하지 않기 때문이다.
5. 기판속으로의 얇은 소오스/드레인 확산의 결과, 래치업(latch-up)문제가 감소할 수 있으며, 균일한 트로프 도핑 및 깊이가 얻어질 수 있다. 상기와 같은 이유는 좀더 많은 굼멜(Gummel)수와 기생-에미터-콜렉터항복전압 VCEO증가에 있다.
에피텍셜층은 최대 400nm 두께와 기판의 도핑 프로파일과 다르지 않은 도핑을 가질 수 있다. 선택적으로, 에피텍셜층은 300 내지 500nm의 두께와 도핑 프로파일이 기판으로의 급도핑단계(abrupt step)를 이루는 도핑을 가질 수 있다.
본 발명은 도면을 참조로 좀더 자세히 설명될 것이다. 제1도를 참조하면, 소오스/드레인 영역에서의 실리사이드 단자를 위한 금속증착의 형성까지는 필드 산화물 영역(2)에 의해 구분되는 실리콘 기판(1)의 활성 트랜지스터 영역에 본 발명에 따른 구조를 제조하는 방법이 전술한 C. K. Lau 등에 의한 보고서에 기술되어 있는 공지된 자체정렬된 실리사이드 공정에 따라 진행되는데, 여기서 게이트 전극(3)은 산화물층(5,5a) 때문에 실리사이딩으로부터 배제되고 소오스/드레인 이온주입은 아직 실행되지 않았다. 그 다음, 비도핑된 에피텍셜(즉 단결정)실리콘층(4)은 기판(1)의 소오스/드레인 영역(6)위에 선택적으로 증착되는데, 그 표면은 이미 에칭에 의해 노출되어 있었다. 상기 방법에서, 실리콘층(4)은 게이트 전극(3)(그 측벽은 이미 측벽 산화물층(5a)을 갖추고 있다)과 필드 산화물 영역(2)사이의 영역을 채운다. 선택적인 에피텍시의 결과, 소오스/드레인 영역의 실리콘층(4)은 단결정이며, 매우 균일하게 채원진다. 선택적인 에피텍시의 결과인, 소오스 및 드레인 영역의 실리콘 가장자리에서 베벨형성(bevel formation)은 그것이 활성 트랜지스터 영역에 접하지 않기 때문에 상기 경우에 장애를 일으키지 않는다. 게다가, 얻어진 표면의 순도는 다음 접촉에 있어서 제일 중요한 것이 된다. 에피텍셜층(4)의 증착 후, 소오스/드레인 영역(6)의 도핑을 위한 도핑원자는 단결정 실리콘 영역(4)에 주입되어, 기판(1)과 상기 영역(6)의 P/N접합(또는, 경우에 따라 하나의 트로프)이 원래의 모노실리콘 웨이퍼(1)내에만 놓이도록 확산된다. 실리콘 단자는(7)로, 중간 산화물층은(8)로, 붕소-인-유리층은 (9)로, 알루미늄/실시콘/티탄 합금으로 이루어진 외부 도체통로는 (10)으로, 그리고 게이트 산화물층은(11)로 표시된다.
제2도는 n+소오스/드레인 영역을 위해 얻어진 도핑 프로파일(세로 좌표는 농도(㎝-3)를 나타내고, 가로좌표는 침투깊이(㎛)를 나타낸다. 표준확산-시간 생성물(D.t)과 함께 극히 얇으며 비교적 저도핑농도를 갖는 소오스/드레인 영역(6)이 형성되는데, 이것은 양호한 단채널 특성(예를 들어, UT(L), 소위 고온 캐리어)에 중요하다. 제2도에서, 곡선 Ⅰ 및 Ⅱ는 이중주입에 따른 인 도핑 프로파일을 나타내고, 곡선 Ⅲ은 고온처리후의 인 도핑 프로파일을 나타내며, 곡선 Ⅳ는 기판에서의 붕소 도핑 프로파일을 나타낸다.
접촉저항 및 층저항에 중요한 고도핑농도 영역은 선택적으로 증착된 에피텍셜층(4)의 상부 영역에, 따라서 채널 부근의 임계 영역의 외측에 놓인다. 이 공정은 실리사이딩 기술(금속충과 차후의 실리사이드 형성에 응용)에 의해 보충될 수 있는데, 이에 따라 선택적인 에피택셜층은 단채널 특성을 손상시키지 않고 확산 영역이 위로 확장될 수 있게 하기 때문에 얇은 확산 영역에 의한 실리콘 소모(using-up)가 위험이 피해진다. 게다가, 실리사이딩 단계에서 상기 층의 단결정 성질 때문에 간단한 반응이 일어나며, 다결정 실리콘의 경우 결정경계 반응이 일어나지 않는다. 그러나, 주입범위와 더불어 D.t-로딩은 2개의 제한조건을 만족시켜야 한다.
1. 주입 에너지는 특수한 마스킹이 요구될 정도로 높아서는 않된다.
2. 채널에 접속하기 위해 제공되는 D.t-생성물은 현재 도핑 프로파일을 변화시킬 정도로 높아서는 않된다. 따라서, 그것은 증착후, 주입에 의해 도핑되는 에피텍셜층을 갖는 MOS 전계효과 트랜지스터에서 적어도 400nm의 에피텍셜 두께로 제한된다. 선택적으로, 상기 구조는 도핑된 에피텍셜층을 사용하여 제조될 수 있으며, n 및 p채널 영역속으로 개별 n+및 p+실리콘 에피텍시가 실행된다. 이것은 소오스/드레인 영역의 균일한 도핑과 기판에 급도핑 단계를 야기 한다. 소오스/드레인 영역의 확산중 온도응력은 최소화되고, 채널 영역에 소오스/드레인 접속은 단순화된다. 만일 필요하다면, 소오스/드레인 주입은 단순히 직렬저항을 감소시키는데 이용된다. 주입범위가 더 이상 중요하지 않을때, 에피텍셜의 두께는 더 이상 문제가 되지 않는다. 이것은 필드 산화물 두께와 사전 평면구조에 자유로움을 부가한다. 이 구조 및 그 제조공정은 처음에 언급했던 것보다 좀더 유연성이 있으나 제8도 내지 제12도를 통해 설명되는 바와 같이 개별 분리된 n+및 p+에피텍시를 위한 SiO2마스킹 단계를 필요로 한다.
이 구조의 형성에 대한 좀더 세부적인 내용이 2개의 예시적인 실시예(A 및 B)를 통해 설명될 것이다. 이 두 실시예에서 사용된 공정은 유럽특허 제0135163호 및 제0159617호에서 설명된 것과 같은 종래기술에 대응한다. 본 발명에 따른 소오스/드레인 제조는 여러 게이트 물질 및 게이트 형태(실리사이드,n+및 p+폴리실리콘-메탈실리사이드, 또는 폴리실리콘 게이트)와 잘 조화된다. 명료함을 위해, 제1도에 사용된 빗금들은 제3도 내지 제12도에서는 사용하지 않았다.
실시예 A(비도핑된 에피텍셜층 사용)
제3도에 도시된 구조는, 게이트전극(3,13)이 필드 산화물 영역(2)에 의해 구분되고 보호산화물층(5,15)과 측벽 산화물층(5a,15a)을 갖추고 있는 기판(1)의 활성 트랜지스터 영역(또는 그 안에 형성된 n 또는 p 트로프영역)위에서 구조화된 다음 얻어진다. 상기 두 트랜지스터의 게이트 산화막은 각각(11)과 (21)로 표시된다. 이때 재산화 공정이 실행된다.
제4도는, 후속 에피텍시에 의해 소오스/드레인 영역을 형성하는데 필요한 기판 표면의 영역이 이방성 에칭, 예를 들어 산소를 포함한 프레온분위기(CF4)의 플라즈마 에칭에 의해 노출된 다음의 구조를 도시한다.
제5도는 참조하면, 에피텍시 이전의 짧고 적당한 예비처리후(예를 들면, 유리 솔벤트 및 탈염수로 세척한후), 단결정 실리콘은 도핑없이 300 내지 400nm의 두께로 에피텍셜로 증착된다. 따라서, 영역(4,14,24,34)이 형성된다. 산화물(5,5a,15,15a)로 덮혀진 게이트(3,13)는 필드 산화물 영역(2)으로부터 자유로운 것처럼 실리콘으로부터 자유롭다. 상기 회로의 p채널 영역은 게이트(13)와 함께 포토레지스트 마스크(12)로 덮이고, 이중 주입(화살표(17)로 표시됨)이 실행되어 n+소오스/드레인 영역(4,14)을 형성한다. 상기 이온주입 단계에서, 인 이온은 층(4,14,24,34)속으로 먼저 8×1015㎝-2및 70KeV의 도우즈 및 에너지 레벨로 주입되고 그 다음 160KeV로 주입된다. 포토레지스터층(12)의 제거후, n채널 영역은 게이트(3)와 함게 새로운 포토레지스트 마스크로 덮이고, 이중 실리콘 이온주입(2×1015Si+㎝-2, 100KeV 및 150KeV)에 의한 소오스/드레인 영역이 예비 비정질화(amorphisation)후 소오스/드레인 주입이 실행되는데, 여기서 붕소이온은 5×1015㎝-2의 도우즈와 25KeV로 주입된 다음 70KeV의 에너지로 주입된다. 이 공정단계는 자세히 표시되어 있지 않다.
제6도는 나중에 가해진 포토레지스트 마스크의 제거후와 소오스/드레인 표면(4,14,24,34)의 실리사이딩 후의 구조를 도시한다. 실리사이딩 단계에서, 예를 들어 탄탈 또는 티탄으로 이루어진 금속층 또는 대응하는 금속 실리사이드는 노출된 실리콘 포면위에 선택적으로 증착된다. 후속 고온처리중 실리사이드층(7,17,27,37)이 형성되고, 소오스/드레인 영역(4,14,24,34)으로부터의 공통확산의 결과 소오스/드레인 영역(6,16,26,36)이 형성된다. 고온처리중의 온도는 900℃로 설정되고, 열처리기간은 약 30분이다.
제7도는 완성된 CMOS 배열을 나타내는데, 여기서는 공지된 방법으로, 100nm두께를 갖는 테트라-에틸-오르토실리케이트(TEOS)의 분해작용에 의해 제조되는 SiO2층(8)과 800nm두께를 갖는 붕소-인-실리케이트유리층(9)의 형태인 중간 산화물이 형성되어 900℃에서 40분 동안 흐름공정에 영향을 받는다. 상기 중간 산화물층에서 접촉홀은 포토그래픽 에칭에 의해 형성되고, 알루미늄/실리콘/티탄으로 이루어지는 외부도체(제1도의 10)가 접속된다. 이 공정 단계는 그 자체가 공지되어 있고 전술한 유럽특허출원서에 기술되어 있다.
실시예 B(도핑된 에피텍셜층 사용)
이 공정에서는 다른 n+및 p+에피텍셜층이 본 발명에 따라 개별적으로 형성된다. 실시예 A에 비해서, 상기 다는 n+및 p+에피텍셜층은 에피텍셜층의 두께를 증가시키고 가열로 인한 응력을 감소시킨다.
제8도를 참조하면, 제3도에 도시된 구조가 다시 시작점으로 간주되나, 재산화 단계 대신에 SiO2층(18)의 증착이 테트라-에틸-오르토실리케이트의 열분해에 의해 실행되어 150nm두께의 층을 만들어낸다.
제9도에 도시된 바와 같이, p채널 영역의 마스킹을 위해 포토레지스트 마스크(19)가 가해지고 n채널 영역의 소오스/드레인 영역은 이방성 에칭에 의해 노출된다. 따라서, 측벽 산화물층(5a)(스페이서)은 게이트 전극(3)에 한정된다.
제10도는 도시된 바와 같이, 포토레지스트 마스크(19)의 제거후 그리고 에피텍시에 앞선 처리후, n+실리콘의 선택적인 에피텍셜 증착이 실행되어 300 내지 500nm범위의 두께를 갖는 층이 만들어진다. 인(1019㎝-3)으로 도핑된 소오스/드레인 영역(4,14)이 형성된다.
제11도에 도시된 바와 같이, 산화에 의해 25nm두께의 산화물층(20)을 형성한 후, 포토레지스트가 n채널 영역을 마스킹하기 위해 실행되고, p채널 영역의 소오스/드레인 영역의 표면은 에칭에 의해 노출되며, 이때 측벽 산화물층(15a)이 한정된다. 포토레지스트 구조의 제조와 에피텍시에 앞선 처리 후, 선택적인 p+에피텍시(24,34)가 실행되어 300 내지 500nm범위의 두께를 갖는 층이 만들어지는데, 이때 도펀트로서 붕소를 사용한다. 이 단계는 상세히 도시되어 있지 않으나, 제9도 및 제10도를 참조로 설명된 것과 유사한 방법으로 실행된다. 이때, n채널 영역상의 25nm 산화물층(20)은 제거되고, 소오스/드레인 영역(4,14,24,34)의 실리사이딩이 실행된다. 금속 실리사이드층(7,17,27,37)이 형성된다.
제12도는 제7도를 참조로 설명된 바와 같은 완성된 구조를 도시한다. 900℃에서 40분동안 실행된 흐름공정의 결과, 도펀트(인 및 붕소)는 영역(4,14,24,34)으로부터 기판속(1)으로 확산되어 소오스/드레인 영역(6,16,26,36)이 형성된다.
제1도의 도전타입을 만들어내기 위해 도펀트로서 인을 사용하는 것이 바람직하고 제2의 도전타입을 위해서는 붕소를 사용하는 것이 바람직하다. 도펀트의 공통확산을 위한 고온처리는 900℃에서 적어도 30분 동안 실행된다.
소오스/드레인 단자를 형성하는 소오스/드레인 영역 에피텍셜층에 대한 실리사이딩은 에피텍셜층의 표면을 대응하는 실리사이드로 변환하기 위한 어닐링 처리에 이은 케소드 스퍼터링에 의해 상기 표면위에 고융점 금속(바람직하게는, 탄탈 또는 티탄)을 중착함으로서 바람직하게 실행된다.
실리콘층의 선택적인 에피텍셜 증착은 저온에서 할로실란의 열분해에 의해 가스상태로부터 편리하게 실행될 수 있다. 기판 표면을 노출시키기 위한 이방성 에칭은 산소 및 폴루오린을 포함한 분위기에서 플라즈마 에칭에 의해 바람직하게 실행된다.
절연층 또는 마스킹 산화물층으로서, 테트라-에틸-오르토실리케이트의 분해에 의해 만들어지는 SiO2층은 바람직하게 사용된다.

Claims (20)

  1. 표면내에 소오스 및 드레인 영역을 가진 기판과; 상기 소오스 및 상기 드레인 영역 사이의 기판 위의 절연층 및 이 절연층 위의 게이트 전극과 ; 상기 소오스 및 상기 드레인 영역의 각각의 한 측면에 인접한 게이트 전극의 각 측면을 덮는 측벽 산화물층과; 상기 각각의 소오스 및 드레인 영역의 상기 한 측면의 반대방향에 있는 측면에서 기판내 및 기판 위로 뻗는 필드 산화물 영역과; 상기 각각의 소오스 및 드레인 영역 바로 위에서 상기 게이트 전극 측벽 산화물층 및 상기 각각의 필드 산화물 영역 사이에 배치되면서 상기 게이트 전극 측벽 산화물층 및 상기 각각의 필드 산화물 영역과 접촉하며, 바로 밑의 기판내에 상기 각각의 소오스 또는 드레인 영역을 만드는 확산원으로 사용되는 성장형 단결정의 도핑된 실리콘 에피텍셜층과; 상기 각각의 실리콘 에피텍셜층과 접촉하면서 이 층 바로 위에 배치되며, 자체 정렬되도록 상기 각각의 게이트 측벽 산화물층에 의해 한 측면이 한정되며 각각의 필드 산화물영역에 의해 다른 측면이 한정되는 각각의 실리사이드 소오스 및 드레인 단자층을 포함하는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
  2. 트로프형 영역, 제1도전형 제1트랜지스터, 및 상기 트로프형 영역내에 형성된 제2도전형 제2트랜시스터를 가진 기판과; 상기 제1트랜지스터는 표면내에 소오스 및 드레인 영역을 가진 기판으로 이루어지며; 상기 소오스 및 게이트 영역 사이의 기판위의 절연층과 이 절연층 위의 게이트 전극과; 상기 소오스 및 드레인 영역의 각각의 한측면에 인접한 상기 게이트 전극의 각 측면을 덮는 측벽 산화물층과; 상기 각각의 소오스 및 드레인 영역의 상기 한 측면의 반대방향에 있는 측면에서 상기 기판내 및 기판 위로 뻗는 필드 산화물 영역과; 상기 각각의 소오스 및 드레인 영역 바로 위에서 상기 게이트 전극 측벽 산화물층 및 상기 각각의 필드 산화물 영역사이에 배치되면서 상기 게이트 전극 측벽 산화물층 및 상기 각각의 필드 산화물 영역과 접촉하며, 바로 밑의 기판내에 상기 각각의 소오스 또는 드레인 영역을 만드는 확산원으로 사용되는 성장형 단결정의 도핑된 실리콘 에피텍셜층과; 상기 각각의 실리콘 에피텍셜층과 접촉하면서 이 층 바로 위에 배치되며, 자체 정렬되도록 상기 각각의 게이트 전극 측벽 산화물층에 의해 한측면이 한정되며 상기 각각의 필드 산화물 영역에 의해 다른 측면이 한정되는 각각의 실리사이드 소오스 및 드레인 단자층과; 상기 제2트랜지스터는 표면내에 소오스 및 드레인 영역을 가진 트로프형 영역으로 이루어지며; 상기 소오스 및 드레인 영역 사이의 섬영역 위의 절연층과 이절연층 위의 게이트 전극과; 상기 소오스 및 드레인 영역의 각각의 한 측면에 각각 인접한 상기 게이트 전극의 각 측면을 덮는 측벽 산화물층과; 상기 각각의 기판 및 드레인 영역의 상기 한 측면의 반대방향에 있는 측면에서 상기 트로프형 영역내 및 위로 뻗는 필드 산화물 영역과; 상기 각각의 소오스 및 드레인 영역 바로 위에서 상기 게이트 전극 측벽 산화물층 및 상기 각각의 필드 산화물 영역 사이에 배치되면서 상기 게이트 전극 측벽 산화물층 및 상기 각각의 필드 산화물 영역과 접촉하며, 바로 밑의 기판내에 상기 각각의 소오스 또는 드레인 영역을 만드는 확산원으로 사용되는 성장형 단결정의 도핑된 실리콘 에피텍셜층과; 상기 각각의 실리콘 에피텍셜층과 접촉하면서 이 층 바로 위에 배치되며, 자체 정렬되도록 상기 각각의 게이트 전극 측벽 산화물층에 의해 한측면이 한정되며 상기 각각의 필드 산화물 영역에 의해 다른 측면이 한정되는 각각의 실리사이드 소오스 및 드레인 단자층을 포함하는 것을 특징으로 하는 CMOS 전계효과 트랜지스터.
  3. 제2항에 있어서, 상기 에피텍셜 단결정 실리콘층은 최대 400nm두께를 가지며, 그것의 도핑은 기판에서의 도핑 프로파일과 다르지 않도록 하는 것을 특징으로 하는 CMOS 전계효과 트랜지스터.
  4. 제2항에 있어서, 상기 에피텍셜 단결정 실리콘층은 300 내지 500nm범위의 두께를 가지고, 상기 형성된 층의 도핑은 균일하고 도핑 프로파일이 기판으로의 급도핑 단계를 이루는 도핑을 갖는 것을 특징으로 하는 CMOS 전계효과 트랜지스터.
  5. a) LOCOS 공정을 이용하여, 각 형태의 트랜지스터를 위한 p 및 n 트로프가 제공되는 실리콘 기판 위에 필드 산화물 영역을 형성하는 단계와; b) 게이트 산화를 실행하는 단계와; c) SiO2층이 제공되는 게이트 전극을 구조화하고, 산화에 의해 게이트 전극의 측벽 위에 측벽 산화물층을 형성하는 단계와; d) 트랜지스터의 차후의 소오스/드레인 영역에 해당하는 기판 표면부분을 노출시키기 위해 이방성 에칭을 실행하는 단계와; e) 300 내지 400nm범위의 두께로 상기 노출된 기판 표면 위에 n 도핑된 단결정 실리콘층을 선택적으로 에피텍셜 증착하는 단계와; f) 제2의 도전형 소오스/드레인 영역에 해당하는 영역의 앞선 포토레지스트 마스킹 후에, 제1의 도전형 소오스/드레인 영역을 형성하기 위해 제1의 도전형 이온을 사용하여 비도핑된 에피텍셜 실리콘층속으로 이온을 주입하는 단계와; g) 사용된 포토레지스트 마스크를 제거하는 단계와; h) 제1의 도전형 소오스/드레인 영역에 해당하는 영역의 앞선 포토레지스트 마스킹 후에, 제2의 도전형 소오스/드레인 영역을 형성하기위해 제2의 도전형 이온을 사용하여 비도핑된 에피텍셜 실리콘층 속으로 이온을 주입하는 단계와; i) 사용된 포토레지스트 마스크를 제거하는 단계와; j) 소오스/드레인 단자를 형성하기 위해 소오스/드레인 영역에서 에피텍셜층의 표면을 실리사이딩하는 단계와; k) 확산에 의해 두 형태의 트랜지스터의 소오스/드레인 영역을 기판에 공통 형성하기 위해 고온처리를 실행하는 단계와; l) 중간 절연층을 형성하고, 소오스/드레인 단자와 게이트전극으로 접촉홀을 형성하고, 공지된 방법으로 도체경로를 형성하기 위해 금속화를 실행하는 단계를 포함하는 것을 특징으로 하는 제2항에 따른 CMOS 전계효과 트랜지스터를 제조하는 방법.
  6. 제5항에 있어서, 소오스/드레인 영역의 예비 비정질화가 상기 단계 g) 및 h) 사이에서 실리콘 이온의 주입에 의해 실행되는 것을 특징으로 하는 CMOS 전계효과 트랜지스터를 제조하는 방법.
  7. 제5항 또는 제6항에 있어서, 이물질이 삽입될지라도, 이중 주입 단계가 저에너지에서 초기에 실행되는 것을 특징으로 하는 CMOS 전계효과 트랜지스터를 제조하는 방법.
  8. a) LOCOS 공정을 이용하여, 각 형태의 트랜지스터를 위한 p 및 n 트로프가 제공되는 실리콘 기판 위에 필드 산화물 영역을 형성하는 단계와; b) 게이트 산화를 실행하는 단계와; c) SiO2층이 제공되는 게이트전극을 구조화하는 단계와; d) SiO2층을 증착하고, 제2의 도전형 소오스/드레인 영역에 해당하는 영역을 SiO2마스킹하기 위해 포토레지스트 마스크 단계를 실행하는 단계와; e) 제1의 도전형 소오스/드레인 영역에 해당하는 영역의 기판 표면을 노출시키기 위해 이방성 에칭을 실행하는 단계와; f) 제1형태의 트랜지스터의 게이트를 위한 측벽 산화물층을 형성하는 단계와; g) 포토레지스트 마스크를 제거하는 단계와; h) 에칭에 의해 300 내지 500nm범위의 두께로 노출된 상기 기판 표면 위에 제1의 도전형 도펀트를 포함하는 단결정 실리콘층을 선택적으로 에피텍셜 층착하는 단계와; i) 보호 산화물층을 형성하기 위한 산화 단계를 실행하는 단계와; j) 제1의도전형 영역에 포토레지스트 마스킹을 실행하는 단계; k) 제2의 도전형 소오스/드레인 영역에 해당하는 영역의 기판 표면을 노출시키기 위해 이방성 에칭을 실행하는 단계; l) 제2형태의 트랜지스터의 게이트를 위한 측벽 산화물층을 형성하는 단계; m) 포토레지스트 마스크를 제거하는 단계와; n) 에칭에 의해 300 내지 500nm범위의 두께로 노출된 상기 기판 표면 위에 제2의 도전형 도펀트를 포함한 단결정 실리콘층을 선택적으로 에피텍셜 층착하는 단계와; o) 제1의 도전형 트랜지스터 영역상의 보호 산화물층을 제거한 후에, 소오스/드레인 단자를 형성하기 위해 소오스/드레인 영역의 에피텍셜 실리콘층 표면을 실리사이딩하는 단계와; p) 확산에 의해 두형태의 트랜지스터의 소오스/드레인 영역을 기판에 공통 형성하기 위해 고온처리를 실행하는 단계와; q) 중간 절연층을 형성하고, 소오스/드레인 단자와 게이트 전극으로 접촉홀을 형성하고, 공지된 방법으로 도체경로를 형성하기 위해 금속화를 실행하는 단계를 포함하는 것을 특징으로 하는 제2항에 따른 CMOS 전계효과 트랜지스터를 제조하는 방법.
  9. 제5항에 있어서, 제1의 도전형 도펀트로서 인이 사용되고, 제2의 도전형 도펀트로서 붕소가 사용되는 것을 특징으로 하는 CMOS 전계효과 트랜지스터를 제조하는 방법.
  10. 제5항에 있어서, 도펀트의 공통 확산을 위한 고온처리는 900℃에서 적어도 30분 동안 실행되는 것을 특징으로 하는 CMOS 전계효과 트랜지스터를 제조하는 방법.
  11. 제5항에 있어서, 상기 소오스/드레인 단자의 실리사이딩은 어닐링에 이은 케소드 스퍼터링에 의해 고융점을 갖는 금속, 바람직하게 탄탈 또는 티탄을 증착함으로서 실행되는 것을 특징으로 하는 CMOS 전계효과 트랜지스터를 제조하는 방법.
  12. 제5항에 있어서, 가스상태로부터의 에피텍셜 실리콘 증착은 저압에서 할로실린의 열분해에 의해 실해되는 것을 특징으로 하는 CMOS 전계효과 트랜지스터를 제조하는 방법.
  13. 제5항에 있어서, 상기 이방성 에칭 단계는 산소 및 플루오린을 포함하는 분위기에서 플라즈마 에칭에 의해 실행되는 것을 특징으로 하는 CMOS 전계효과 트랜지스터를 제조하는 방법.
  14. 제5항에 있어서, 테트라-에틸-오르토실케이트의 분해에 의해 제조된 SiO2층은 절연층 또는 마스킹 산화물층으로 이용되는 것을 특징으로 하는 CMOS 전계효과 트랜지스터를 제조하는 방법.
  15. 제8항에 있어서, 제1의 도전형 도펀트로서 인이 사용되고, 제2의 도전형 도펀트로서 붕소가 사용되는 것을 특징으로 하는 CMOS 전계효과 트랜지스터를 제조하는 방법.
  16. 제8항에 있어서, 도펀트의 공통 확산을 위한 고온처리는 900℃에서 적어도 30분 동안 실행되는 것을 특징으로 하는 CMOS 전계효과 트랜지스터를 제조하는 방법.
  17. 제8항에 있어서, 상기 소오스/드레인 단자의 실리사이딩은 어닐링에 이은 케소드 스퍼터링에 의해 고융점을 갖는 금속, 바람직하게 탄탈 또는 티탄을 증착함으로써 실행되는 것을 특징으로 하는 CMOS 전계효과 트랜지스터를 제조하는 방법.
  18. 제8항에 있어서, 가스상태로부터의 에피텍셜 실리콘 증착은 저압에서 할로실린의 열분해에 의해 실행되는 것을 특징으로 하는 CMOS 전계효과 트랜지스터를 제조하는 방법.
  19. 제8항에 있어서, 상기 이방성 에칭 단계는 산소 및 플루오린을 포함하는 분위기에서 플라즈마 에칭에 의해 실행되는 것을 특징으로 하는 CMOS 전계효과 트랜지스터를 제조하는 방법.
  20. 제8항에 있어서, 테트라-에틸-오르토실케이트의 분해에 의해 제조된 SiO2층은 절연층 또는 마스킹 산화물 층으로 이용되는 것을 특징으로 하는 CMOS 전계효과 트랜지스터를 제조하는 방법.
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