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JP2551940B2 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JP2551940B2
JP2551940B2 JP62001986A JP198687A JP2551940B2 JP 2551940 B2 JP2551940 B2 JP 2551940B2 JP 62001986 A JP62001986 A JP 62001986A JP 198687 A JP198687 A JP 198687A JP 2551940 B2 JP2551940 B2 JP 2551940B2
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wafer
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マイク・フーシン・チャン
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General Electric Co
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Publication date
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Description

【発明の詳細な説明】 発明の背景 本発明は、深いベース部分を有する電気的特性の改善
された半導体素子およびその製造方法に関する。更に詳
しく言えば本発明は、電気的じょうぶさを向上させるた
めに高いドーパント濃度を持った深いベース部分を有す
る、MOSFETや絶縁ゲート・トランジスタ（IGT）のごと
き半導体素子を製造するための方法に関する。
深層ベース部分を有する半導体素子の製造方法は、米
国特許第4443931号明細書中に記載されている。この特
許明細書中に記載された方法に従えば、電力用MOSFETの
ドリフト領域中に先ずP+型の深いベース領域が形成さ
れ、次いでベース領域の残部が形成されている。P+型の
深いベース領域を形成した後の処理工程においては、ウ
ェーハ表面上の酸化物層を生成させることが要求され
る。かかる後続の処理工程中において、上記の酸化物層
はベース領域中のドーパントの一部を抽出する傾向を示
す。その結果、完成した素子におけるベース領域中のド
ーパント濃度レベルが低下し、従ってその抵抗率を増大
することになる。
同様な方法によって製造されるMOSFETおよびIGTの深
いベース部分中のドーパント濃度が高くなれば、高圧動
作時におけるPN接合の突発的な絶縁破壊が低減すること
によって素子の電気的じょうぶさが向上する。IGTにお
いてはまた、深いベース部分中におけるドーパント濃度
が高くなればベース分路抵抗が低下し、それによってIG
Tの寄生的なサイリスタ作用が低減する。
素子製造時におけるP+型の深いベース領域中の初期ド
ーパント濃度レベルは、ドーピングによって引起こされ
る表面欠陥の許容密度やシリコンウェーハ中におけるド
ーパントの固溶解限度をはじめとする幾つかの要因によ
って制限される。P+型の深いベース領域の初期形成後、
かかるベース領域上に１つ以上の酸化物層が設置された
状態で後続の処理工程が実施される。このような酸化物
層はP+型の深いベース領域からドーパントを抽出する傾
向があるため、従来の製造方法によれば、完成して素子
の深いベース部分中におけるドーパント濃度レベルは約
1018個/cm3に制限されていた。従来の製造方法における
もう１つの問題点は、深いベース部分の最終ドーパント
濃度レベルを厳密に制御できないことである。
発明の目的 本発明の主たる目的は、上記のごとき問題および欠点
を示さないような、MOSFETやIGTのごとき半導体素子を
製造するための新規で改良された方法を提供することに
ある。
また、電気的じょうぶさを向上した新規で改良された
半導体素子を提供することも本発明の目的の１つであ
る。
更にまた、高いドーパント濃度レベルを持った深いベ
ース領域を有する新規で改良された半導体素子を提供す
ることも本発明の目的の１つである。
更にまた、電気的じょうぶさを向上した半導体素子を
製造するための新規で改良された方法を提供することも
本発明を目的の１つである。
更にまた、高いドーパント濃度レベルを持った深いベ
ース領域を有する半導体素子の製造方法を提供すること
も本発明の目的の１つである。
更にまた、完成した素子におけるドーパント濃度を一
層厳密に制御し得るような、深いベース領域を有する半
導体素子の製造方法を提供することも本発明の目的の１
つである。
更にまた、素子の動作時における寄生的なサイリスタ
作用を防止するためにベース分路抵抗を低下させたIGT
の製造方法を提供することも本発明の目的の１つであ
る。
発明の概要 本発明の上記目的は、高いドーパント濃度を持った深
い部分を含むベース領域を有する半導体素子によって達
成される。ドーパント濃度を高くしたことにより素子の
ベース分路抵抗が低下し、それによって電気的じょうぶ
さの向上が得られる。
本発明によればまた、深いベース領域中におけるドー
パント濃度レベルを一層厳密に制御し得る新規な製造方
法が提供される。詳しく述べれば、基板およびその上に
配置された第１の導電型（たとえばＮ型）のウェーハ層
（たとえばエピタキシャル層）から成る半導体材料のウ
ェーハが用意される。かかるウェーハ層の主面上に第１
の絶縁層が形成され、次いで第１の絶縁層上に耐熱電極
層が形成される。かかる耐熱電極層中に第１の窓を設け
た後、第１の窓および第１の絶縁層を通して第２導電型
（たとえばＰ型）のドーパントを導入することによって
上記のウェーハ層中に所定深さのベース領域が形成され
る。次いで、少なくとも第１の窓を覆うようにして第１
のマスク層が形成される。
第１の窓の側壁よりも内側において、第１の絶縁層を
貫通して上記の主面にまで達する第２の窓が設けられ
る。かかる第２の窓を通して第２導電型（たとえばP
+型）のドーパントを導入することにより、上記のウェ
ーハ層中に深いベース領域が形成される。製造プロセス
のこの段階において深いベース領域を形成すれば、深い
ベース領域上に絶縁酸化物層が存在する状態で実施され
る処理工程の数が減少し、その結果として深いベース領
域からのドーパント抽出が低減することになる。次い
で、第２の窓を通して露出した部分の主面上に第２のマ
スク層が形成される。
次に、第１のマスク層の残留部分を除去した後、第１
の窓の側壁と第２のマスク層との間に位置する第３の窓
が設けられる。そのためには、第１の窓の側壁と第２の
マスク層との間に位置する部分の第１の絶縁層を除去す
ることにより、それらの間に位置する部分の主面を露出
させればよい。かかる第３の窓を通して第１導電型のド
ーパントを導入することにより、上記ウェーハ層中のベ
ース領域の内部にエミッタ領域が形成される。耐熱電極
層、主面および第２のマスク層のそれぞれの露出部分を
覆うようにして第２の絶縁層が形成される。
次に、第２のマスク層並びに第１の窓の内部に位置す
る第２の絶縁層のほとんど全部（ただし第１の窓の側壁
上の部分を除く）を除去することにより、第１の窓の内
部に第４の窓が設けられる。次いで、第４の窓を通して
露出した主面上にメタライズ電極が設置される。こうし
て得られた深いベース領域中における表面ドーパント濃
度レベルは約５×1019個/cm3以上である。
本発明の上記およびその他の目的並びに本発明の特徴
や利点は、添付の図面を参照しながら以下の詳細な説明
を考察することによって自ら明らかとなろう。なお、添
付の図面中においては、全ての図を通じて同じ要素は同
じ番号で示されている。更にまた、図面中に示された各
種要素の寸法は必ずしも厳密なものではない。すなわ
ち、かかる寸法は本発明の特徴を説明するための拡大し
て示されていることもあるのである。
発明の詳しい説明 第１〜10図は、MOSFETの単一セルの製造時における様
々な工程を示している。第１図に示されるごとく、好ま
しくはシリコン半導体材料から成る初期のウェーハ10は
N+型基板12およびその上に配置されたＮ型層14（エピタ
キシャル層またはウェーハ層またはドリフト領域）から
成っている。Ｎ型層14はウェーハの主面15を含んでい
る。好適な実施の態様においては、基板12は約1019個/c
m3のドーパント濃度レベルが得られるようにアンチモン
を添加した市販のシリコン材料から構成することができ
る。Ｎ型層14は基板12上にエピタキシャル成長させた層
で構成するのが通例であって、その厚さはかかる素子の
用途に応じて変化する。なお、Ｎ型層14は約1015個/cm3
のリン濃度を有している。
本発明の好適な実施の態様に従えば、主面15上には第
１の絶縁酸化物層（たとえば二酸化シリコン層）16が形
成される。なお、かかる酸化物層16はウェーハ10を酸化
ガスと共に加熱された炉内に導入した際に起こる熱的成
長によって形成することが好ましい。酸化物層16はま
た、その他の方法（たとえば、ウェーハ10上への蒸着）
によって形成することもできる。更にまた、酸化物層16
の代りにその他の絶縁層を使用することもできる。いず
れの場合においても、層16は約1000オングストロームの
厚さに形成される。次に、ポリシリコンまたはその他の
耐熱性材料から成る（部分的に除去して図示された）ゲ
ート電極層18が酸化物層16上に設置される。これは低圧
化学蒸着法（LPCVD法）として知られる方法を用いて行
うのが適当である。ゲート電極層18は約5000オングスト
ロームの厚さに形成される。
第２図に示されるごとく、好ましくは写真食刻技術の
使用により、ゲート電極層18中に第１の窓22が設けられ
る。製造しようとするMOSFETセルの形状は窓22の形状に
よって決定されるので、たとえば矩形の窓22では矩形の
セルが形成されることになる。次いで、好ましくは熱的
成長により約500オングストロームの厚さを有する保護
酸化物層20がゲート電極層18および酸化物層16の露出面
上に形成される。
次に、第２図に示されるごとく、ホウ素のごときＰ型
ドーパントが好ましくは高エネルギーイオン注入法によ
り酸化物層16を通してウェーハ10内に注入される。かか
るドーパントは加熱によって内部に駆動され、それによ
りＰ型ベース領域を構成する第１の領域24が形成され
る。注入の深さは駆動時の温度に依存するが、通例は主
面15から測定して約1.5〜５ミクロンの範囲内にある。
次いで、第３図に示されるごとく、窒化シリコン（Si3
N4）から成る第１のマスク層26が好ましくはシラン
（Si H4）とアンモニア（NH3）との反応生成物の低圧
化学蒸着によって第２図のMOSFETセル上に設置される。
第４図に示されるごとく、窓22の側壁間の中央に位置
するようにして第２の窓28が設けられる。第２の窓28は
窒化シリコン層26並びに酸化物層20および16を貫通し、
それによって主面15の一部が露出される。かかる目的の
ために適した方法は、先ず最初に窓28の区域内の窒化シ
リコン層26をプラズマエッチングによって除去し、次い
で酸化物層16および20の露出部分に対してフッ化水素酸
（HF）を主剤とする溶液によるエッチングを施すことで
ある。次に、窓28の内部に位置する主面15の露出部分上
にＰ型ドーパント（たとえば窒化ホウ素）の層が設置さ
れる。かかるドーパントを加熱によってウェーハ10内に
駆動すれば、P+型の深いベース領域を構成する第２の領
域30が形成される。第２の領域30は、所望の素子定格に
応じて、主面15から測定して約３〜６ミクロンの範囲内
の所定の厚さを有している。
この製造段階においてP+型の深いベース領域を形成す
ることにより、その上部に位置する酸化物層によるドー
パントの抽出に関連した問題が低減する。更に詳しく述
べれば、従来技術の場合よりも後の製造段階においてP+
型の深いベース領域を形成すると、該領域はその上部に
位置する酸化物層に暴露されることが少なくなり、従っ
てドーパントの抽出も少なくなるのである。その結果、
本発明の製造方法においては約５×1019個/cm3を越える
最終ドーパント濃度レベルを達成することができる。
次に、第５図に示されるごとく、酸化物層から成る第
２のマスク層32が主面15上に形成され、それによって窓
28が完全に満たされる。酸化物層32の形成は、P+型の深
いベース領域30を形成するための駆動用加熱工程中にお
ける熱的成長によって行うことが好ましい。以下の説明
から明らかなように、酸化物層32は酸化物層16よりも厚
くなければならない。
その後、第６図に示されるごとく、たとえばウェーハ
10を180℃に加熱されたリン酸中に浸漬することによっ
て窒化シリコン層26が除去される。この操作は、存続す
る酸化物層（すなわち、酸化物層16,20および32）のい
ずれにも影響を及ぼさない。
次に、第７図に示されるごとく、酸化物層20と酸化物
層16の内のゲート電極層18によって覆われていない部分
とが酸化物層32の一部と共に除去される。この操作は、
フッ化水素酸を主剤とする溶液中にウェーハ10を所定の
時間だけ浸漬することによって行うのが適当である。酸
化物層32の厚さを大きくしたので、かかる浸漬によって
酸化物層32が完全に除去されることはなく、その残留部
分はエミッタ領域用のドーパントを導入する際にマスク
として機能する。最後に述べた除去工程の結果として第
３の窓34が形成されるが、この窓は窓22（第２図）の側
壁と窓22の中央に位置する酸化物層32の残留部分との間
に存在している。次いで、リンまたはヒ素のごときＮ型
ドーパントが窓34を通してウェーハ10内に導入される。
これはイオン注入法によって行うことが好ましい。その
結果として形成された第３の領域36は、深さの小さい
（たとえば、主面15から測定して深さ１ミクロンの）N+
型ソースまたはエミッタ領域を構成する。それと同時に
ゲート電極層18にもドーパントが導入される。その結果
としてN+型ソース領域36およびゲート電極層18中に得ら
れるドーパント濃度レベルは約５×1019個/cm3である。
なお、ゲート電極層18のドーピングはもっと早い製造段
階あるいはゲート電極層の形成時に行ってもよいことは
言うまでもない。
次に、第８図に示されるごとく、ゲート電極層18の上
面並びに酸化物層16、ゲート電極層18、主面15および酸
化物層32の露出部分を覆って第２の絶縁酸化物層21が形
成される。これは熱酸化と化学蒸着との組合せによって
行うことが好ましい。
次に、第９図に示されるごとく、写真食刻技術の使用
によって酸化物層21および32を貫通する第４の窓38（以
後は「コンタクト窓」と呼ぶ）が設けられる。この操作
は、フッ化水素酸を主剤とする溶液中にウェーハ10を十
分な時間にわたって浸漬することにより行うのが適当で
あり、それによりコンタクト窓用マスクから露出した酸
化物層が除去される。コンタクト窓38は主面15にまで達
しているので、P+型の深いベース領域30およびN+型ソー
ス領域36の一部が主面15の所で露出する。なお、第９図
に示されるごとく、コンタクト窓38は窓22の側壁上に位
置する酸化物層21の厚さだけ窓22より狭くなっている。
更にまた、最後に述べた除去工程によれば、主面15上に
酸化物層21の一部分23が残されることになる。
次に、第10図に示されるごとく、たとえばアルミニウ
ムまたはアルミニウム合金の蒸着によってソース電極メ
タライズ層40がウェーハ10上に設置される。この時点に
おいて、基板12上にコレクタ電極メタライズ層42を設置
することも可能であって、それによりMOSFETセル44の製
造が完了することになる。
動作について説明すると、ソース電極メタライズ層40
およびコレクタ電極メタライズ層42を適当にバイアスし
て、ゲート電極層18にゲート制御電圧を印加すれば、第
10図に示されるごとくドリフト領域15とソース領域36と
の間に位置する主面15直下のベース領域24中にはチャネ
ル領域46が誘起される。このようにして、MOSFETセル44
中を流れる電流はゲート制御電圧を変化させることによ
って制御される。
本発明は電力用MOSFETの製造のみに制限されるもので
はなく、本明細書中に開示した方法は深い部分を含むベ
ース領域を有するその他の半導体素子を製造するために
も使用することができる。たとえば、第11図に50として
示されたIGTの製造にも使用することができる。IGT50は
構造の点でMOSFET44（第10図）に類似している。とは言
え、MOSFET44がN+型起板12上にＮ型層14を有するウェー
ハ10を含むのに対し、IGT50のウェーハ51はP+型のコレ
クタ基板54上にＮ型層52を有している。従って、基板中
におけるドーパントの種類の違いを考慮に入れさえすれ
ば、IGT50はMOSFET44の場合と実質的に同じ工程を用い
て製造することができる。
本発明の製造方法をIGTに適用した場合、深いベース
領域のドーパント濃度を増加させることは追加の利益を
もたらすことが明らかである。すなわち、動作に際し
て、IGTのベース領域の導電率の増大はベース分路抵抗
を低下させ、それによってIGTセルの寄生サイリスタ作
用を抑制するのに役立つ。その結果、かかる素子のラッ
チアップ電流闘値が上昇することになる。
本明細書中に記載された本発明の方法に従って製造さ
れた半導体素子においては、製造に際して酸化物層によ
るドーパントの抽出が低減する結果として深いベース領
域中のドーパント濃度レベルを一層厳密に制御すること
ができる。その上、高電圧動作時におけるPN接合の突発
的な絶縁破壊を低減させることによって素子全体の電気
的じょうぶさが向上することにもなる。
当業者にとっては自明のごとく、本発明方法の好適な
実施の態様に関連して記載されたドーパントの種類を逆
転させることにより、相補的な素子を製造することもで
きる。すなわち、本発明の方法をＮチャネル形素子の製
造に関連して説明したが、使用するドーパントの種類を
逆転させれば、本発明の方法はＰチャネル形素子を製造
するためにも等しく適用することができる。
以上、好適な実施の態様に関連して本発明を説明した
が、本発明の精神および範囲から逸脱することなしに数
多くの変更、改変、変形および置換が可能であることは
当業者にとって自明であろう。それ故、本発明の範囲は
もっぱら特許請求の範囲によって制限されるものと理解
すべきである。
【図面の簡単な説明】
第１〜10図は本発明の製造方法の様々な工程におけるMO
SFETの単一セルの状態を示す概略断面図、そして第11図
は本発明に従って製造されたIGTを示す概略断面図であ
る。 図中、10はウェーハ、12は基板、14はウェーハ層、15は
主面、16は第１の絶縁酸化物層、18はゲート電極層、20
は保護酸化物層、22は第１の窓、24は第１の領域または
ベース領域、26は第１のマスク層、28は第２の窓、30は
第２の領域または深いベース領域、32は第２のマスク
層、34は第３の窓、36は第３の領域またはソースもしく
はエミッタ領域、38は第４の窓、40はソース電極メタラ
イズ層、42はコレクタ電極メタライズ層、44はMOSFETセ
ル、46はチャネル領域、50はIGT、51はウェーハ、52は
ウェーハ層、そして54は基板を表わす。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−16571（ＪＰ，Ａ) 特開 昭58−138076（ＪＰ，Ａ) 特開 昭58−197771（ＪＰ，Ａ)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】基板およびその上に配置されかつ第１の型
    のドーパントを含有するウェーハ層から成る半導体材料
    のウェーハに、電気的じょうぶさを向上した半導体素子
    を製造する方法において、 前記ウェーハ層の主面上に第１の絶縁層を形成し、 前記第１の絶縁層を露出させる第１の窓を持った耐熱性
    材料の電極層を前記第１の絶縁層の露出面上に形成し、 前記第１の窓および前記第１の絶縁層を通して第１のド
    ーパントと異なった導電性の第２の型のドーパントを導
    入することにより、所定の深さを持った第１の領域を前
    記ウェーハ層中に形成し、 少なくとも前記第１の窓をその側壁を含めて覆うように
    第１のマスク層を形成し、 前記第１の窓の側壁間において前記第１のマスク層およ
    び前記第１の絶縁層を貫通して前記主面を露出させる第
    ２の窓を設け、 前記第２の窓を通して前記第２の型のドーパントを導入
    することにより、前記第１の領域よりも大きい深さを持
    った第２の領域を前記ウェーハ層中に形成し、 前記第２の窓内の前記主面上に第２のマスク層を形成
    し、 少なくとも前記第１のマスク層および前記第１の絶縁層
    の一部を除去することにより、第１の窓の側壁と前記第
    ２のマスク層との間に第３の窓を設けてそれらの間にあ
    る前記主面の一部を露出させ、 前記第３の窓を通して前記第１の型のドーパントを導入
    することにより、前記第１の領域よりも小さい深さを持
    った第３の領域を前記ウェーハ層中に形成し、 前記主面の露出部分並びに前記電極層、前記第１の絶縁
    層および前記第２のマスク層のそれぞれの露出面上に第
    ２の絶縁層を形成し、 前記第２のマスク層並びに前記第１の窓内にある前記第
    ２の絶縁層のほとんど全てを除去し、かつ、前記第１の
    窓の側壁上に前記第２の絶縁層を残すことにより、前記
    第２および第３の領域の一部を含む前記主面の一部を露
    出させる第４の窓を形成し、 前記第２および第３の領域の露出部分にオーム接触する
    と共に前記第４の窓の外にまで広がるメタライズ電極を
    形成し、これにより前記第２の領域に対して高い表面ド
    ーパント濃度レベルが得られるようにしたことを特徴と
    する半導体素子の製造方法。
  2. 【請求項２】前記耐熱性材料の電極層の形成後において
    この電極層上に第３の絶縁層が形成され、そして前記第
    ３の窓を設ける工程中において前記第３の絶縁層が除去
    される特許請求の範囲第１項記載の半導体素子の製造方
    法。
  3. 【請求項３】前記第１のマスク層が窒化シリコンから成
    り、前記第２のマスク層を形成する工程が前記ウェーハ
    材料の熱酸化によって前記第２のマスク層を成長させる
    ことから成る特許請求の範囲第１項あるいは第２項記載
    の半導体素子の製造方法。
  4. 【請求項４】前記第１の領域が前記第２の型のドーパン
    トのイオン注入とそれに続く加熱によって前記ウェーハ
    層内に形成される特許請求の範囲第１項より第３項の何
    れかの項に記載の半導体素子の製造方法。
  5. 【請求項５】前記第１および第２の型のドーパントがＮ
    型およびＰ型の材料、あるいはＰ型およびＮ型の材料で
    ある特許請求の範囲第４項記載の半導体素子の製造方
    法。
  6. 【請求項６】前記第２のマスク層を形成する工程が前記
    ウェーハ材料の熱酸化によって前記第２のマスク層を成
    長させることから成る特許請求の範囲第５項記載の半導
    体素子の製造方法。
  7. 【請求項７】少なくとも５×1019個/cm3のドーパント濃
    度を有する深いベース部を有し、半導体材料の基板とそ
    の上の第１の型のドーパントを含有する半導体材料のウ
    ェーハ層を含む半導体素子の製造方法であり、 前記ウェーハ層は第１の型のドーパントを含み、その主
    面に第１の絶縁層を形成し、 前記第１の絶縁層の露出された表面上に耐熱性材料の電
    極層を形成し、 前記第１の絶縁層を露出させるために前記電極層に第１
    の窓を形成し、 前記第１の窓および前記絶縁層を通して前記ウェーハ層
    へ第１の型のドーパントと反対の導電性を有する第２の
    型のドーパントを導入することにより、前記ウェーハ層
    内に所定の深さの第１の領域を形成し、 壁を含んだ少なくとも前記第１の窓上に第１のマスク層
    を形成し、 前記主面を露出させるために前記第１のマスク層を通し
    て伸びる第２の窓を前記第１の窓の壁間に形成し、 前記第２の窓を通して前記第２の型のドーパントを導入
    することにより、前記ウェーハ層内に前記深いベース部
    を含むとともに前記第１の領域より大なる深さの第２の
    領域を形成し、 前記第２の窓内の前記主面上に第２のマスクを形成し、 少なくとも前記第１のマスク層と前記第１の絶縁層の一
    部を除去して前記第１の窓と前記第２のマスク層の間に
    伸びる第３の窓を形成することによりその間に前記主面
    の一部を露出させ、 前記第３の窓を通して前記第１の型のドーパントを導入
    することにより、前記第１の領域より小なる深さの第３
    の領域を前記ウェーハ層中に形成し、 前記主面の露出部上、および前記電極層、前記第１の絶
    縁層および前記第２のマスク層の露出部上に第２の絶縁
    層を形成し、 前記第２のマスク層並びに前記第１の窓内にある前記第
    ２の絶縁層のほとんど全てを除去し、かつ、前記第１の
    窓の側壁上の前記第２の絶縁層を残すことにより、前記
    第２および第３の領域の一部を含む前記主面の一部を露
    出させる第４の窓を形成し、 前記第２および第３の領域の露出部分にオーム接触する
    と共に前記第４の窓の外にまで広がるメタライズ電極を
    形成することを特徴とする半導体素子の製造方法。
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