JPS6336147B2 - - Google Patents
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- JPS6336147B2 JPS6336147B2 JP56058354A JP5835481A JPS6336147B2 JP S6336147 B2 JPS6336147 B2 JP S6336147B2 JP 56058354 A JP56058354 A JP 56058354A JP 5835481 A JP5835481 A JP 5835481A JP S6336147 B2 JPS6336147 B2 JP S6336147B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
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- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
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Description
【発明の詳細な説明】
金属酸化物半導体の電界効果トランジスタ
（MOS.FET）の構造の技術の当業者により電界
効果トランジスタのソース又はドレインの拡散を
比較的浅くすることにより、ある利点が得られる
ことが認識されている。例えばR.ホリ（R.Hori）
他による応用物理ジヤーナル増刊（Supplement
to japanese journal of Applied physics）
（1976）の15巻の193頁から199頁までの「正確な
２デイメンシヨンデバイス設計に基づく短チヤン
ネルMOSIC」（“Short channel MOS−IC
Based on Accurate two−Dimensinal Device
Design”）の中で短チヤンネルMOSFET構造で
はソース及びドレイン接合深さを浅くするとしき
い値電圧シフトが比較的低くなりかつパンチスル
降服電圧が比較的高くなることが記されている。
「短チヤンネル」ということはソースとドレイン
との間隔が２ミクロン以下であることを意味す
る。短チヤンネルMOSFET構造は高い周波数
（1GHz桁での）での動作の点、及び大きさが小さ
い点から期待され、特に各々のメモリが前記短チ
ヤンネルMOSFETを含むメモリ列のような種々
の半導体回路をもつ超大規模集積回路において期
待されている。
（MOS.FET）の構造の技術の当業者により電界
効果トランジスタのソース又はドレインの拡散を
比較的浅くすることにより、ある利点が得られる
ことが認識されている。例えばR.ホリ（R.Hori）
他による応用物理ジヤーナル増刊（Supplement
to japanese journal of Applied physics）
（1976）の15巻の193頁から199頁までの「正確な
２デイメンシヨンデバイス設計に基づく短チヤン
ネルMOSIC」（“Short channel MOS−IC
Based on Accurate two−Dimensinal Device
Design”）の中で短チヤンネルMOSFET構造で
はソース及びドレイン接合深さを浅くするとしき
い値電圧シフトが比較的低くなりかつパンチスル
降服電圧が比較的高くなることが記されている。
「短チヤンネル」ということはソースとドレイン
との間隔が２ミクロン以下であることを意味す
る。短チヤンネルMOSFET構造は高い周波数
（1GHz桁での）での動作の点、及び大きさが小さ
い点から期待され、特に各々のメモリが前記短チ
ヤンネルMOSFETを含むメモリ列のような種々
の半導体回路をもつ超大規模集積回路において期
待されている。
従来技術により製造される短チヤンネル
MOSFETは多結晶シリコン（ポリシリコン）ゲ
ート電極とソース間又はゲート電極とドレイン間
に比較的高い寄生容量もち易く、このデバイス特
性は望んだものではない。同時に従来の製作法で
製作した短チヤンネル金属ゲート（シヨツトキー
障壁）電界効果トランジスタデバイス構造ではデ
バイスが「オン」状態で動作中ソース電極又はド
レイン電極からチヤンネルの導電部への通路に沿
つてのオーム性抵抗接触が望まないくらい高くな
るという問題がある。これらの問題を軽減するよ
うな短チヤンネルの製作法が望まれている。
MOSFETは多結晶シリコン（ポリシリコン）ゲ
ート電極とソース間又はゲート電極とドレイン間
に比較的高い寄生容量もち易く、このデバイス特
性は望んだものではない。同時に従来の製作法で
製作した短チヤンネル金属ゲート（シヨツトキー
障壁）電界効果トランジスタデバイス構造ではデ
バイスが「オン」状態で動作中ソース電極又はド
レイン電極からチヤンネルの導電部への通路に沿
つてのオーム性抵抗接触が望まないくらい高くな
るという問題がある。これらの問題を軽減するよ
うな短チヤンネルの製作法が望まれている。
低寄生容量特性をもつ短チヤンネル多結晶シリ
コンゲートトランジスタを製作するためのゲー
ト、ソース、及びドレイン用の白金珪化物電極コ
ンタクト１５，１６，１７を、多結晶シリコンゲ
ート、ソース、及びドレインへの白金のボンバー
ド（第４図）中に形成する。白金の代わりに金属
珪化物をつくることができる他の遷移金属を使用
してもかまわない。このボンバード中は多結晶シ
リコンゲートの側端面を都合よくボンバード前に
二酸化シリコン層１４で被覆しておく。この白金
のボンバードの制御パラメータを白金が多結晶シ
リコンゲート、ソース、及びドレインの露出した
表面（シリコンであるすべての面）に形成され、
かつ二酸化シリコン層１４の露出した表面に白金
もしくは白金珪化物が堆積しないように調節す
る。このように白金ボンバード中は、白金もしく
は白金珪化物のどちらも前の工程においてデバイ
ス分離のために形成したシリコン二酸化物層１１
の露出した表面にも堆積しない。
コンゲートトランジスタを製作するためのゲー
ト、ソース、及びドレイン用の白金珪化物電極コ
ンタクト１５，１６，１７を、多結晶シリコンゲ
ート、ソース、及びドレインへの白金のボンバー
ド（第４図）中に形成する。白金の代わりに金属
珪化物をつくることができる他の遷移金属を使用
してもかまわない。このボンバード中は多結晶シ
リコンゲートの側端面を都合よくボンバード前に
二酸化シリコン層１４で被覆しておく。この白金
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リコンゲート、ソース、及びドレインの露出した
表面（シリコンであるすべての面）に形成され、
かつ二酸化シリコン層１４の露出した表面に白金
もしくは白金珪化物が堆積しないように調節す
る。このように白金ボンバード中は、白金もしく
は白金珪化物のどちらも前の工程においてデバイ
ス分離のために形成したシリコン二酸化物層１１
の露出した表面にも堆積しない。
ここで本発明は、前記デバイスの製造段階で多
結晶シリコンゲート電極１３とソース電極層コン
タクト１６とドレイン電極層コンタクト１７とを
もつているトランジスタデバイスをシリコン半導
体中に製作する方法において、二酸化シリコン層
１４で側端を被覆した前記多結晶ゲート電極１３
を製作したのち、前記ソース電極コンタクト１６
とドレイン電極コンタクト１７とを珪化物をつく
ることができる金属のボンバードにより同時に形
成し、そのボンバード中は、前記金属の珪化物を
本体１０の主表面に近接させ、まえに曝した１対
の領域１０，１，１０，２に生成し、前記ソース
電極コンタクト１６と前記ドレイン電極コンタク
ト１７とを形成し、かつ二酸化シリコン被覆１４
上に本質的には化物を堆積しないような電圧
（E2、第４図）を本体に印加することを特徴とす
る方法を含む。この二酸化シリコン上に堆積する
どのような金属も従来のエツチングにより除去で
きる。金属を用いるボンバードは前記金属のター
ゲツト３１から金属をスパツタすることにより行
える。
結晶シリコンゲート電極１３とソース電極層コン
タクト１６とドレイン電極層コンタクト１７とを
もつているトランジスタデバイスをシリコン半導
体中に製作する方法において、二酸化シリコン層
１４で側端を被覆した前記多結晶ゲート電極１３
を製作したのち、前記ソース電極コンタクト１６
とドレイン電極コンタクト１７とを珪化物をつく
ることができる金属のボンバードにより同時に形
成し、そのボンバード中は、前記金属の珪化物を
本体１０の主表面に近接させ、まえに曝した１対
の領域１０，１，１０，２に生成し、前記ソース
電極コンタクト１６と前記ドレイン電極コンタク
ト１７とを形成し、かつ二酸化シリコン被覆１４
上に本質的には化物を堆積しないような電圧
（E2、第４図）を本体に印加することを特徴とす
る方法を含む。この二酸化シリコン上に堆積する
どのような金属も従来のエツチングにより除去で
きる。金属を用いるボンバードは前記金属のター
ゲツト３１から金属をスパツタすることにより行
える。
本発明の方法により製造できるデバイス構造は
絶縁ゲートのトランジスタ構造（第６図）又はシ
ヨツトキ障壁の導電ゲートのトランジスタ構造
（第７図）又は接合電界効果形のトランジスタ構
造を含む。
絶縁ゲートのトランジスタ構造（第６図）又はシ
ヨツトキ障壁の導電ゲートのトランジスタ構造
（第７図）又は接合電界効果形のトランジスタ構
造を含む。
特徴、目的、利点とともに本発明は以下の詳細
な記述と付図とを関連させることにより、さらに
よく理解できるであろう。
な記述と付図とを関連させることにより、さらに
よく理解できるであろう。
第１図から第６図で順次示すように本発明によ
り短チヤンネルMOSFETデバイス２０（第６
図）を単結晶半導体シリコン本体１０の主表面上
に製作することができる。従来の半導体多量製造
法（「バツチ技術」）では、多量の同種の
MOSFETデバイスを比較的厚い（「フイール
ド」）酸化物領域１１により電気的相互に分離し
ている。
り短チヤンネルMOSFETデバイス２０（第６
図）を単結晶半導体シリコン本体１０の主表面上
に製作することができる。従来の半導体多量製造
法（「バツチ技術」）では、多量の同種の
MOSFETデバイスを比較的厚い（「フイール
ド」）酸化物領域１１により電気的相互に分離し
ている。
本体１０をエピタキシヤル半導体層１０，５の
成長する主平担部上に単結晶半導体バルク９で形
成する。半導体９は典型的にπ形導電率であり例
えば10Ω−cmである。エピタキシヤル１０，５は
中位の電気導電率で実質的十分なアクセプタ不純
物濃度により典型的にはＰ形であり通常１cm3当り
約1015乃至1017不純物濃度で典型的には１cm3当り
約1016不純物濃度をもつエピタキシヤル層１０，
５の厚さは典型的に約１又は２ミクロン以下であ
る。
成長する主平担部上に単結晶半導体バルク９で形
成する。半導体９は典型的にπ形導電率であり例
えば10Ω−cmである。エピタキシヤル１０，５は
中位の電気導電率で実質的十分なアクセプタ不純
物濃度により典型的にはＰ形であり通常１cm3当り
約1015乃至1017不純物濃度で典型的には１cm3当り
約1016不純物濃度をもつエピタキシヤル層１０，
５の厚さは典型的に約１又は２ミクロン以下であ
る。
MOSFETデバイス２０（第６図）を製作する
ため、薄い（「ゲート酸化物」）二酸化シリコン層
１２（第１図）を本体１０の上表面の露出した部
分に典型的に２〜３百オングストロームの厚さで
最初に熱成長させる。この薄い二酸化シリコン層
を形成する前か後かいずれかにおいて、比較的厚
い酸化物領域１１が下在するπ形の結晶に至る迄
従来の熱酸化処理によりエピタキシヤルＰ形層の
選択部に埋め込まれて隣接するデバイス間の通常
の酸化物分離が与えられる。ホトリソグラフイは
もちろんのこと電子線又はＸ線リソグラフイを、
厚い酸化物の選択形成領域を決めるために、標準
レジストマスクと連けいして使用できることは理
解されるであろう。これにより電気的導電形がＰ
形の多結晶シリコン層１３′を薄い酸化物層１２
の露出した表面の前もつて決められた領域上に堆
積する。この多結晶シリコン層１３′をリソグラ
フイ（電子線、Ｘ線、又は光の）技術を用いてマ
スクをつくり、薄い酸化物層１２の全上表面に最
初に堆積した多結晶層に従来のレジストマスク技
術及びエツチング技術を施すことにより形成す
る。多結晶シリコン層１３′にヒ素のようなドナ
不純物を十分にドープし、その電気導電率を増加
させ典型的にＮ形導電形にする。また多結晶シリ
コン層１３′の長さは完成したデバイスのソース
からドレイン方向に典型的に約1.0ミクロンであ
り、幅は典型的に数ミクロンである。この多結晶
シリコン層は完成したトランジスタデバイスにお
いてゲート電極として使用する。
ため、薄い（「ゲート酸化物」）二酸化シリコン層
１２（第１図）を本体１０の上表面の露出した部
分に典型的に２〜３百オングストロームの厚さで
最初に熱成長させる。この薄い二酸化シリコン層
を形成する前か後かいずれかにおいて、比較的厚
い酸化物領域１１が下在するπ形の結晶に至る迄
従来の熱酸化処理によりエピタキシヤルＰ形層の
選択部に埋め込まれて隣接するデバイス間の通常
の酸化物分離が与えられる。ホトリソグラフイは
もちろんのこと電子線又はＸ線リソグラフイを、
厚い酸化物の選択形成領域を決めるために、標準
レジストマスクと連けいして使用できることは理
解されるであろう。これにより電気的導電形がＰ
形の多結晶シリコン層１３′を薄い酸化物層１２
の露出した表面の前もつて決められた領域上に堆
積する。この多結晶シリコン層１３′をリソグラ
フイ（電子線、Ｘ線、又は光の）技術を用いてマ
スクをつくり、薄い酸化物層１２の全上表面に最
初に堆積した多結晶層に従来のレジストマスク技
術及びエツチング技術を施すことにより形成す
る。多結晶シリコン層１３′にヒ素のようなドナ
不純物を十分にドープし、その電気導電率を増加
させ典型的にＮ形導電形にする。また多結晶シリ
コン層１３′の長さは完成したデバイスのソース
からドレイン方向に典型的に約1.0ミクロンであ
り、幅は典型的に数ミクロンである。この多結晶
シリコン層は完成したトランジスタデバイスにお
いてゲート電極として使用する。
次に多結晶シリコン層１３′の露出した上表面
及び側表面に、多結晶シリコンを酸化するための
従来の酸化技術により、薄い二酸化シリコン被覆
１４（第２図）を生成する。典型的にこの酸化被
覆１４の厚さは約500オングストロームである。
多結晶シリコン層の酸化により最初の酸化物層１
２（第１図）の厚さは酸化物層１２′（第２図）
で示されるように幾分増加する。
及び側表面に、多結晶シリコンを酸化するための
従来の酸化技術により、薄い二酸化シリコン被覆
１４（第２図）を生成する。典型的にこの酸化被
覆１４の厚さは約500オングストロームである。
多結晶シリコン層の酸化により最初の酸化物層１
２（第１図）の厚さは酸化物層１２′（第２図）
で示されるように幾分増加する。
次に薄い酸化物層１２′の露出した部分及び薄
い酸化物層１４の頂部（側面部ではない）を、
CHF3により発生するプラズマ中でフツ素イオン
（F+）を用いた化学反応性パツクスパツタ（反応
性イオンエツチング）のような異方性エツチング
技術で取り除く。「異方性」エツチングとは本体
１０の主表面に対し垂直な方向を優先的にエツチ
ングすることを意味する。例えば、典型的に白金
の陰極板２２を、真空にしたチヤンバ（図示され
ていない）中で、本体１０から典型的に数センチ
メータ離して配置する。この本体１０をコンデン
サＣを介し周波数が約200KHz乃至14MHzの範囲
の典型的に13.5MHzで、ピーク間の電圧が約500
ボルトである高周波電圧源Ｅに接続した導電性平
面上に置く。このチヤンバ内の圧力を陰極板３２
の近隣でプラズマを発し、かつ陰極からの放電ダ
ークスペースの範囲がエピタキシヤル層１０，５
を含むように約１mmHg以下にし、典型的には約
50ミクロンHgに減圧する。高周波出力を典型的
に陰極数インチ直径当り約20乃至100ワツトにし、
本体の温度を典型的に約500℃に維持する。この
様に本体１０の上表面に配置した構成要素（酸化
物及び多結晶層を含む）をボンバードする弗素イ
オンはエピタキシヤル層１０，５の主表面に対し
本質的に垂直の方向から前記構成要素をたたく。
これらの弗素イオンボンバードにより、本体表面
に対し垂直方向でボンバードイオンの速度ベクト
ルと平行である表面部のみ、かつ側面部でない部
分のみを取り除く。しかし、薄い酸化物部を上記
の如く除去する際、重要なことは多結晶シリコン
層１３の側表面が残つている酸化物層１４の部分
（側壁）により被覆されて残ることである。この
残つている側壁酸化物の厚さ（水平方向の）は典
型的に約500オングストロームであり、いずれに
しても究極的に完成したデバイスのソースチヤン
ネル界面領域のほぼデバイ長（よく知られたパラ
メータ）に等しいかそれ以下とするのが有利であ
る。
い酸化物層１４の頂部（側面部ではない）を、
CHF3により発生するプラズマ中でフツ素イオン
（F+）を用いた化学反応性パツクスパツタ（反応
性イオンエツチング）のような異方性エツチング
技術で取り除く。「異方性」エツチングとは本体
１０の主表面に対し垂直な方向を優先的にエツチ
ングすることを意味する。例えば、典型的に白金
の陰極板２２を、真空にしたチヤンバ（図示され
ていない）中で、本体１０から典型的に数センチ
メータ離して配置する。この本体１０をコンデン
サＣを介し周波数が約200KHz乃至14MHzの範囲
の典型的に13.5MHzで、ピーク間の電圧が約500
ボルトである高周波電圧源Ｅに接続した導電性平
面上に置く。このチヤンバ内の圧力を陰極板３２
の近隣でプラズマを発し、かつ陰極からの放電ダ
ークスペースの範囲がエピタキシヤル層１０，５
を含むように約１mmHg以下にし、典型的には約
50ミクロンHgに減圧する。高周波出力を典型的
に陰極数インチ直径当り約20乃至100ワツトにし、
本体の温度を典型的に約500℃に維持する。この
様に本体１０の上表面に配置した構成要素（酸化
物及び多結晶層を含む）をボンバードする弗素イ
オンはエピタキシヤル層１０，５の主表面に対し
本質的に垂直の方向から前記構成要素をたたく。
これらの弗素イオンボンバードにより、本体表面
に対し垂直方向でボンバードイオンの速度ベクト
ルと平行である表面部のみ、かつ側面部でない部
分のみを取り除く。しかし、薄い酸化物部を上記
の如く除去する際、重要なことは多結晶シリコン
層１３の側表面が残つている酸化物層１４の部分
（側壁）により被覆されて残ることである。この
残つている側壁酸化物の厚さ（水平方向の）は典
型的に約500オングストロームであり、いずれに
しても究極的に完成したデバイスのソースチヤン
ネル界面領域のほぼデバイ長（よく知られたパラ
メータ）に等しいかそれ以下とするのが有利であ
る。
次に第４図では、本体１０の上方のターゲツト
から白金をスパツタするためプラスに帯電したア
ルゴンイオンを白金陰極ターゲツト電極３１上へ
向ける。これらのアルゴンのプラスイオンにター
ゲツトに印加した加速電圧E1（陰極の）から動的
エネルギーを与える。白金のスパツタにより白金
の原子そして／又は白金イオンがエピタキシヤル
層１０，５の露出した表面に到達し、そこに白金
が金属状の白金珪化物電極層１５，１６、及び１
７として堆積する。電圧E1とE2は、上記表面の
露出した酸化物部からの白金の除去速度が被着速
度より大きいように調節されている。従つて、金
属又は金属性物質（白金又は白金珪化物）が露出
した酸化物部即ちフイールド酸化物部又はゲート
酸化物部のいずれにも実質的に堆積されないよう
にしている。もし万一酸化物上に金属が堆積した
としても次の工程で王水のような従来のエツチン
グ溶液を用いて処理しこの金属ばかりでなく珪化
物又は酸化物層をも取り除くことができる。
から白金をスパツタするためプラスに帯電したア
ルゴンイオンを白金陰極ターゲツト電極３１上へ
向ける。これらのアルゴンのプラスイオンにター
ゲツトに印加した加速電圧E1（陰極の）から動的
エネルギーを与える。白金のスパツタにより白金
の原子そして／又は白金イオンがエピタキシヤル
層１０，５の露出した表面に到達し、そこに白金
が金属状の白金珪化物電極層１５，１６、及び１
７として堆積する。電圧E1とE2は、上記表面の
露出した酸化物部からの白金の除去速度が被着速
度より大きいように調節されている。従つて、金
属又は金属性物質（白金又は白金珪化物）が露出
した酸化物部即ちフイールド酸化物部又はゲート
酸化物部のいずれにも実質的に堆積されないよう
にしている。もし万一酸化物上に金属が堆積した
としても次の工程で王水のような従来のエツチン
グ溶液を用いて処理しこの金属ばかりでなく珪化
物又は酸化物層をも取り除くことができる。
ヒ素又はアンチモン（又は両方とも）のような
ドナ不純物ドーパンドをターゲツト３１に適当に
加え、１対の離間した自己整合N+領域１０，１
と１０，２とを白金のボンバード中に共通スパツ
タ（１０−sputer）を用いて形成する。これらの
N+領域をシリコン中の不純物ドーパンドの白金
珪化物から排除することにより形成する。すべて
の連続する処理の温度は、シリコン中の不純物の
意味ある拡散がおこる温度より十分低いため、シ
リコン中に形成されるＮ＋Ｐ接合（白金珪化物を
越える）を100オングストローム以下程度になる。
ドナ不純物ドーパンドをターゲツト３１に適当に
加え、１対の離間した自己整合N+領域１０，１
と１０，２とを白金のボンバード中に共通スパツ
タ（１０−sputer）を用いて形成する。これらの
N+領域をシリコン中の不純物ドーパンドの白金
珪化物から排除することにより形成する。すべて
の連続する処理の温度は、シリコン中の不純物の
意味ある拡散がおこる温度より十分低いため、シ
リコン中に形成されるＮ＋Ｐ接合（白金珪化物を
越える）を100オングストローム以下程度になる。
代わりにN+領域１０，１と１０，２を例えば
ドナ不純物のイオン注入及び不純物拡散を行う
際、側壁酸化物１４をもつ多結晶シリコン層１３
を不純物を通さないマスクとして用いる従来技術
により、製造の早い段階に形成することができ
る。
ドナ不純物のイオン注入及び不純物拡散を行う
際、側壁酸化物１４をもつ多結晶シリコン層１３
を不純物を通さないマスクとして用いる従来技術
により、製造の早い段階に形成することができ
る。
この白金ボンバード工程にとり有用で、かつ典
型的価値のあるパラメータがある。即ちE1が約
1000ボルトの直流であり、E2が典型的に約13M
Hzの周波数をもち典型的にピーク間で約500乃至
100ボルトをもつ。高周波出力は直径数センチメ
ータの陰極３１に対し典型的に20乃至100ワツト
である。E2の周波数と振幅によりボンバード中
の白金及び白金珪化物の除去速度をコントロール
する。白金の除去速度を白金珪化物の除去速度の
２倍以上にすることにより露出した酸化物上に最
初についた金属白金を確実に、かつ本質的に除去
する。一方露出したシリコン（単結晶又は多結晶
のいずれか）上に白金珪化物を確実に永久形成及
び永久堆積させる。このスパツタ中の本体１０の
温度は典型的に約625℃であり、一方アルゴン雰
囲気の圧力は典型的に約10乃至20ミクロンHgで
ある。
型的価値のあるパラメータがある。即ちE1が約
1000ボルトの直流であり、E2が典型的に約13M
Hzの周波数をもち典型的にピーク間で約500乃至
100ボルトをもつ。高周波出力は直径数センチメ
ータの陰極３１に対し典型的に20乃至100ワツト
である。E2の周波数と振幅によりボンバード中
の白金及び白金珪化物の除去速度をコントロール
する。白金の除去速度を白金珪化物の除去速度の
２倍以上にすることにより露出した酸化物上に最
初についた金属白金を確実に、かつ本質的に除去
する。一方露出したシリコン（単結晶又は多結晶
のいずれか）上に白金珪化物を確実に永久形成及
び永久堆積させる。このスパツタ中の本体１０の
温度は典型的に約625℃であり、一方アルゴン雰
囲気の圧力は典型的に約10乃至20ミクロンHgで
ある。
白金珪化物層１５，１６、及び１７を典型的に
数百オングストロームの厚さで露出したシリコン
表面上に形成したのち本体１０の上表面の選択し
た領域を、従来の被着、マスク、及びエツチング
技術を用いて絶縁層２２（第５図）で、被覆す
る。この被覆層２２は典型的に例えば、約5000オ
ングストロームのテトラ−エチル−オルソ−シリ
ケート（tetra−ethyl−ortho−silicate）である。
完成したMOSFETデバイス２０（第６図）のゲ
ート、ソース、及びドレインそれぞれに対し金属
性電極コンタクト１８，１９、及び２１それぞれ
を形成するため白金珪化物層１５，１６、及び１
７に被覆層２２の窓を通して接触するように従来
技術を用いアルミニウムを堆積させる。
数百オングストロームの厚さで露出したシリコン
表面上に形成したのち本体１０の上表面の選択し
た領域を、従来の被着、マスク、及びエツチング
技術を用いて絶縁層２２（第５図）で、被覆す
る。この被覆層２２は典型的に例えば、約5000オ
ングストロームのテトラ−エチル−オルソ−シリ
ケート（tetra−ethyl−ortho−silicate）である。
完成したMOSFETデバイス２０（第６図）のゲ
ート、ソース、及びドレインそれぞれに対し金属
性電極コンタクト１８，１９、及び２１それぞれ
を形成するため白金珪化物層１５，１６、及び１
７に被覆層２２の窓を通して接触するように従来
技術を用いアルミニウムを堆積させる。
動作中厚い（フイールド）酸化物下の表面チヤ
ンネルによる他のデバイスの短絡を防ぐため2V
以上の大きさバツクゲート（基板）バイアス電圧
が望ましいことを記すべきである。代わりに上記
のチヤンネルはＵ形（低い導電率形）本体を使用
すればさけることができる。
ンネルによる他のデバイスの短絡を防ぐため2V
以上の大きさバツクゲート（基板）バイアス電圧
が望ましいことを記すべきである。代わりに上記
のチヤンネルはＵ形（低い導電率形）本体を使用
すればさけることができる。
優れたトランジスタデバイス特性を得るために
は、トランジスタデバイスのソース領域１０，１
とドレイン領域１０，２をできるだけ浅くするこ
とが有効である。即ちイオン注入によるソース及
びドレイン領域における半導体表面下の深さを数
百オングストロームの数値に制限しなければなら
ず、それはN+領域の拡散後のすべての製造工程
での本体の温度を500℃以下にすることにより可
能である。
は、トランジスタデバイスのソース領域１０，１
とドレイン領域１０，２をできるだけ浅くするこ
とが有効である。即ちイオン注入によるソース及
びドレイン領域における半導体表面下の深さを数
百オングストロームの数値に制限しなければなら
ず、それはN+領域の拡散後のすべての製造工程
での本体の温度を500℃以下にすることにより可
能である。
第７図で示すように薄い酸化物層１２を完全に
除くことができ、その結果Ｎ形多結晶シリコン層
１３が直接シリコン半導体本体１０の上表面に接
触し、この接触により接触点でPN接合を形成す
る。このように形成したデバイスは接合FETデ
バイス、（JFET）と同等である。この接合FET
（第７図）ではN+領域１０，１及び１０，２を
P+領域３１，１と３１，２とそれぞれ都合よく
交換するとその結果そのデバイスは比較的低いシ
ヨツトキ障壁ソース及び比較的低いシヨツトキ障
壁ドレインをもつ。例えば、Ｐ形シリコン上の白
金珪化物の場合、0.25ボルトの障壁をもつ。逆に
例えばＰ形シリコン上のハフニウムでは比較的高
い約0.65ボルトのシヨツトキ障壁となる。
除くことができ、その結果Ｎ形多結晶シリコン層
１３が直接シリコン半導体本体１０の上表面に接
触し、この接触により接触点でPN接合を形成す
る。このように形成したデバイスは接合FETデ
バイス、（JFET）と同等である。この接合FET
（第７図）ではN+領域１０，１及び１０，２を
P+領域３１，１と３１，２とそれぞれ都合よく
交換するとその結果そのデバイスは比較的低いシ
ヨツトキ障壁ソース及び比較的低いシヨツトキ障
壁ドレインをもつ。例えば、Ｐ形シリコン上の白
金珪化物の場合、0.25ボルトの障壁をもつ。逆に
例えばＰ形シリコン上のハフニウムでは比較的高
い約0.65ボルトのシヨツトキ障壁となる。
ドレイン近くにさらに長いドリフト領域をつく
るため、多結晶シリコン層１３から電極１７を配
置し、その結果電極１７を酸化物１４に物理的直
接に接触させないことにより、ドレイン−ゲート
間の距離をソースゲート間の距離より大きくでき
る。
るため、多結晶シリコン層１３から電極１７を配
置し、その結果電極１７を酸化物１４に物理的直
接に接触させないことにより、ドレイン−ゲート
間の距離をソースゲート間の距離より大きくでき
る。
言い換えれば、P+領域３１，１又は３１，２
（又は両方とも）を第７図に図示したデバイスで
は除くことができる。またこれらの領域３１，１
と３１，２の拡散が多結晶層１３までこれらの領
域のどちらかの領域を横に伸ばさないように注意
しなければならない。別の方法ではソース又はド
レイン（又は両方とも）に対するゲート電極の短
絡が望まないのに起ることがある。
（又は両方とも）を第７図に図示したデバイスで
は除くことができる。またこれらの領域３１，１
と３１，２の拡散が多結晶層１３までこれらの領
域のどちらかの領域を横に伸ばさないように注意
しなければならない。別の方法ではソース又はド
レイン（又は両方とも）に対するゲート電極の短
絡が望まないのに起ることがある。
さらに、ふたたび薄い酸化物層１２を取り除
き、金属ゲートFET（MESFET）構造を多結晶
層１３を完全に金属珪化物に変えるほど十分に長
い時間金属でボンバードすることにより製作する
ことができる。このような場合、Ｐ形シリコン層
１０，５に対してハフニウム（Ｎ形シリコンに対
しては白金）のような比較的高いシヨツトキ障壁
金属を用いるのが有利であり、またＰ形シリコン
層１０，５においてN+領域１０，１及び１０，
２を配置するかわりに拡散したP+形領域の１対
を配置するのも有利である。（又はＰ形層１０，
５の代りにＮ形エピタキシヤル層中にN+領域１
０，１と１０，２を配置しておくことも有利であ
る。）又拡散した層３１，１及び３１，２を除く
こともでき、（特にソース領域において）このこ
とによりソースもしくはドレインがシヨツキ障壁
となり得る。
き、金属ゲートFET（MESFET）構造を多結晶
層１３を完全に金属珪化物に変えるほど十分に長
い時間金属でボンバードすることにより製作する
ことができる。このような場合、Ｐ形シリコン層
１０，５に対してハフニウム（Ｎ形シリコンに対
しては白金）のような比較的高いシヨツトキ障壁
金属を用いるのが有利であり、またＰ形シリコン
層１０，５においてN+領域１０，１及び１０，
２を配置するかわりに拡散したP+形領域の１対
を配置するのも有利である。（又はＰ形層１０，
５の代りにＮ形エピタキシヤル層中にN+領域１
０，１と１０，２を配置しておくことも有利であ
る。）又拡散した層３１，１及び３１，２を除く
こともでき、（特にソース領域において）このこ
とによりソースもしくはドレインがシヨツキ障壁
となり得る。
エピタキシヤルＰ形層１０，５を成長させる代
りに最初π形半導体本体９の上表面に過剰アクセ
プタ不純物を入れてもよい。このπ形本体は１cm3
当り約1016過剰アクセプタ不純物濃度をもつ。図
示の目的だけのための例において最初のπ形本体
９の上表面に350オングストロームの二酸化シリ
コンを熱成長させ、そののち1200オングストロー
ムのシリコン窒化物を形成する。次にシリコン窒
化物をホト又はＸ線又は電子線のレジスト材料マ
スクとして使用した後、シリコン窒化物を前の工
程で形成した厚い分離酸化物上から除去する。即
ち窒化物層を電極領域（ゲート、ソース及びドレ
イン）のみ残しその他全部を除去する。イオン打
込みに対する不透過マスクとしてレジストを残
し、チヤンネル（チヤン）ストツプを電極領域以
外に典型的に１立方センチメータ当り約1012乃至
1013の濃度で、典型的に約100KeVのボロンイオ
ンを打込み形成する。次にレジスト材料をその場
所に窒代物層を残して除去する。そして9000オン
グストロームのフイールド酸化物層をフイールド
酸化物領域（電極領域以外）に熱成長させ、一方
その間に電極領域の窒化物層の頂部が酸化窒化物
層にかわる。次に緩衡した弗化水素酸溶液とリン
酸溶液とを順次用い酸化窒化物と窒化物層とのそ
れぞれを順次電極領域から除去し、一方酸化物層
のとれにくい部分のみを上記方法により厚いフイ
ールド酸化物層から除去する。次に熱成長により
電極領域に全体で3000オングストロームの二酸化
シリコンを成長させフイールド酸化物領域に9500
オングストロームの二酸化シリコンを成長させ
る。次に電極領域のすべての酸化物を緩衡した弗
化水素酸で除去しフイールド酸化物の厚さは約
6500オングストロームに減る。次に別の熱成長工
程により約100オングストローム乃至500オングス
トロームの範囲で典型的に125オングストローム
の二酸化シリコンを電極領域に形成する。次にエ
ンハンスメント形の完成したトランジスタで便利
な動作しきい値をつくるため、ボロンイオンを下
のシリコンを貫通して電極領域のみに十分打込め
るように35KeVのエネルギで打込み１平方セン
チメータ当り２×1012ボロンイオンの量にする。
またもしデイプレツシヨン形デバイスを電極領域
のいくつかで形成するならば抗材料を35KeVボ
ロンイオン打込の前に電極領域につける必要があ
る。次に酸化物をすべての電極領域から完全に取
り除き（フイールド酸化物からの取りにくい酸化
物も含め）、そして最終的に酸化物層１２（第１
図）を成長させる。本発明は特定の実施例につい
て述べてきたが本発明の主旨よりはなれずに種々
の応用が可能である。例えば、半導体本体９をπ
形のかわりにν形（低い導電率のＮ形）で製作し
てもかまわない。さらにＮ形及びＰ形の導電率を
上に述べたすべてのデバイス内で交換してもかま
わない。
りに最初π形半導体本体９の上表面に過剰アクセ
プタ不純物を入れてもよい。このπ形本体は１cm3
当り約1016過剰アクセプタ不純物濃度をもつ。図
示の目的だけのための例において最初のπ形本体
９の上表面に350オングストロームの二酸化シリ
コンを熱成長させ、そののち1200オングストロー
ムのシリコン窒化物を形成する。次にシリコン窒
化物をホト又はＸ線又は電子線のレジスト材料マ
スクとして使用した後、シリコン窒化物を前の工
程で形成した厚い分離酸化物上から除去する。即
ち窒化物層を電極領域（ゲート、ソース及びドレ
イン）のみ残しその他全部を除去する。イオン打
込みに対する不透過マスクとしてレジストを残
し、チヤンネル（チヤン）ストツプを電極領域以
外に典型的に１立方センチメータ当り約1012乃至
1013の濃度で、典型的に約100KeVのボロンイオ
ンを打込み形成する。次にレジスト材料をその場
所に窒代物層を残して除去する。そして9000オン
グストロームのフイールド酸化物層をフイールド
酸化物領域（電極領域以外）に熱成長させ、一方
その間に電極領域の窒化物層の頂部が酸化窒化物
層にかわる。次に緩衡した弗化水素酸溶液とリン
酸溶液とを順次用い酸化窒化物と窒化物層とのそ
れぞれを順次電極領域から除去し、一方酸化物層
のとれにくい部分のみを上記方法により厚いフイ
ールド酸化物層から除去する。次に熱成長により
電極領域に全体で3000オングストロームの二酸化
シリコンを成長させフイールド酸化物領域に9500
オングストロームの二酸化シリコンを成長させ
る。次に電極領域のすべての酸化物を緩衡した弗
化水素酸で除去しフイールド酸化物の厚さは約
6500オングストロームに減る。次に別の熱成長工
程により約100オングストローム乃至500オングス
トロームの範囲で典型的に125オングストローム
の二酸化シリコンを電極領域に形成する。次にエ
ンハンスメント形の完成したトランジスタで便利
な動作しきい値をつくるため、ボロンイオンを下
のシリコンを貫通して電極領域のみに十分打込め
るように35KeVのエネルギで打込み１平方セン
チメータ当り２×1012ボロンイオンの量にする。
またもしデイプレツシヨン形デバイスを電極領域
のいくつかで形成するならば抗材料を35KeVボ
ロンイオン打込の前に電極領域につける必要があ
る。次に酸化物をすべての電極領域から完全に取
り除き（フイールド酸化物からの取りにくい酸化
物も含め）、そして最終的に酸化物層１２（第１
図）を成長させる。本発明は特定の実施例につい
て述べてきたが本発明の主旨よりはなれずに種々
の応用が可能である。例えば、半導体本体９をπ
形のかわりにν形（低い導電率のＮ形）で製作し
てもかまわない。さらにＮ形及びＰ形の導電率を
上に述べたすべてのデバイス内で交換してもかま
わない。
酸化物（第３図）の除去のために弗素イオンの
かわりにアルゴンのような他のイオンを用いても
よい。即ち酸化物除去工程に化学的反応性でも化
学的無反応イオンエツチングのどちらを用いても
よい。さらに白金の代りに例えばシリコン上に適
当な珪化物をつくりシヨツトキ障壁となるコバル
ト、ハフニウム、チタニウム又はタンタルのよう
な伝導金属を用いてもよい。さらにまた第６図に
示したデバイスからN+領域１０，１又は１０，
２を除いてもよく、このことによりMOSFET構
造でソース又はドレイン（又は両方とも）のシヨ
ツトキ障壁を形成する。スパツタにより白金珪化
物を形成する代わりに白金それ自身を最初に蒸着
してもよく、さらに典型的に約２乃至６分間典型
的に約400乃至650℃で温度「スパイク」処理によ
り白金珪化物に変えてもよい。酸化物上に残つて
いる白金を前記処理ののち熱王水のエツチングに
より取り除くことができる。
かわりにアルゴンのような他のイオンを用いても
よい。即ち酸化物除去工程に化学的反応性でも化
学的無反応イオンエツチングのどちらを用いても
よい。さらに白金の代りに例えばシリコン上に適
当な珪化物をつくりシヨツトキ障壁となるコバル
ト、ハフニウム、チタニウム又はタンタルのよう
な伝導金属を用いてもよい。さらにまた第６図に
示したデバイスからN+領域１０，１又は１０，
２を除いてもよく、このことによりMOSFET構
造でソース又はドレイン（又は両方とも）のシヨ
ツトキ障壁を形成する。スパツタにより白金珪化
物を形成する代わりに白金それ自身を最初に蒸着
してもよく、さらに典型的に約２乃至６分間典型
的に約400乃至650℃で温度「スパイク」処理によ
り白金珪化物に変えてもよい。酸化物上に残つて
いる白金を前記処理ののち熱王水のエツチングに
より取り除くことができる。
第８図から第１３図に順次示すように、本発明
にしたがいＰ形表面領域、即ち領域１１０の主表
面上に短チヤンネルMOSFETデバイス２０（第
１３図）を製作することができる。第８図で示す
このＰ形領域１１０を最初に十分に不純物をドー
プし、このＰ形領域１１０を比較的厚いフイール
ド酸化物領域１１７との界面及び比較的薄いゲー
ト酸化領域１１２との界面のそれぞれでの電気導
電率を適正にする。次に多結晶シリコン（ポリシ
リコン）層１１３（第８図）をフイールド層とゲ
ート酸化物層１１１と１１２とを覆い、かつ典型
的に約3500乃至5000オングストロームの厚さで被
着させる。多結晶シリコン層のゲート電極として
機能するゲート酸化物上の領域におけるゲート電
極として適切な典型的約10乃至100オーム／スク
エアの値の範囲の導電率に多結晶シリコンの導電
率を増やすためこの多結晶シリコン層１１３の特
に究極的なトランジスタデバイス上の領域と相互
連結領域とに、ヒ素又はリンのようなドナ不純物
を十分にドープするのが有利であり同時にこの導
電率は多結晶シリコン層を電気的に相互結合する
位十分高い。次に典型的に約1000乃至2000オング
ストロームの範囲の厚さをもつ二酸化シリコン層
１１４を乾式温度生成法のような従来プロセスで
多結晶シリコン層の露出した表面上に形成する。
従来のホトレジスト、電子線、又はＸ線によるマ
スク技術及びエツチング技術により酸化物層１１
４と多結晶シリコン層１１３をゲート酸化物１１
２上の多結晶シリコンゲート電極層１１３とフイ
ールド酸化物１１上の多結晶シリコン相互連結層
１２３とに必要な構造部以外を除去する。（第９
図） 次にこのゲート電極層１１３の上表面を二酸化
シリコンゲートマスク層１１４で被覆する。特に
ゲート電極層１１３の幅を短チヤンネルデバイス
として0.8ミクロン程度にすることが可能である。
にしたがいＰ形表面領域、即ち領域１１０の主表
面上に短チヤンネルMOSFETデバイス２０（第
１３図）を製作することができる。第８図で示す
このＰ形領域１１０を最初に十分に不純物をドー
プし、このＰ形領域１１０を比較的厚いフイール
ド酸化物領域１１７との界面及び比較的薄いゲー
ト酸化領域１１２との界面のそれぞれでの電気導
電率を適正にする。次に多結晶シリコン（ポリシ
リコン）層１１３（第８図）をフイールド層とゲ
ート酸化物層１１１と１１２とを覆い、かつ典型
的に約3500乃至5000オングストロームの厚さで被
着させる。多結晶シリコン層のゲート電極として
機能するゲート酸化物上の領域におけるゲート電
極として適切な典型的約10乃至100オーム／スク
エアの値の範囲の導電率に多結晶シリコンの導電
率を増やすためこの多結晶シリコン層１１３の特
に究極的なトランジスタデバイス上の領域と相互
連結領域とに、ヒ素又はリンのようなドナ不純物
を十分にドープするのが有利であり同時にこの導
電率は多結晶シリコン層を電気的に相互結合する
位十分高い。次に典型的に約1000乃至2000オング
ストロームの範囲の厚さをもつ二酸化シリコン層
１１４を乾式温度生成法のような従来プロセスで
多結晶シリコン層の露出した表面上に形成する。
従来のホトレジスト、電子線、又はＸ線によるマ
スク技術及びエツチング技術により酸化物層１１
４と多結晶シリコン層１１３をゲート酸化物１１
２上の多結晶シリコンゲート電極層１１３とフイ
ールド酸化物１１上の多結晶シリコン相互連結層
１２３とに必要な構造部以外を除去する。（第９
図） 次にこのゲート電極層１１３の上表面を二酸化
シリコンゲートマスク層１１４で被覆する。特に
ゲート電極層１１３の幅を短チヤンネルデバイス
として0.8ミクロン程度にすることが可能である。
次に熱酸化（第１０図）により多結晶シリコン
層１１３と１２３との側壁をそれぞれ熱成長した
側壁ゲート酸化物層１１５と側壁相互連結酸化膜
層１２５で被覆する。典型的にこれらの酸化物層
１１５と１２５との厚さを約200乃至500オングス
トロームの範囲にする。同時にフイールド酸化物
層１１１はもちろんのこと酸化物層１１５と１２
５との成長をともなつている酸化物層１１４と１
２４との厚さはそれぞれ同時進行する酸化物層下
のシリコン又は多結晶シリコンの熱酸化により幾
分か増加する。この場合多結晶シリコン層１１３
の長さはゲートの長さを決めるために望んだ長さ
より短く、幾分かさらに厚い酸化物層にプラズマ
被着又は低圧化学気相被着により、多結晶シリコ
ンの側壁を形成できる。即ちその結果次に形成し
たさらに厚い側壁酸化物は次のソース及びドレイ
ンへの不純物拡散に対してさらに長いマスクとな
り、このことによりゲート領域での不純物下方拡
散を減らし、この場合望んだようにソースとドレ
イン間の距離を増加させる。
層１１３と１２３との側壁をそれぞれ熱成長した
側壁ゲート酸化物層１１５と側壁相互連結酸化膜
層１２５で被覆する。典型的にこれらの酸化物層
１１５と１２５との厚さを約200乃至500オングス
トロームの範囲にする。同時にフイールド酸化物
層１１１はもちろんのこと酸化物層１１５と１２
５との成長をともなつている酸化物層１１４と１
２４との厚さはそれぞれ同時進行する酸化物層下
のシリコン又は多結晶シリコンの熱酸化により幾
分か増加する。この場合多結晶シリコン層１１３
の長さはゲートの長さを決めるために望んだ長さ
より短く、幾分かさらに厚い酸化物層にプラズマ
被着又は低圧化学気相被着により、多結晶シリコ
ンの側壁を形成できる。即ちその結果次に形成し
たさらに厚い側壁酸化物は次のソース及びドレイ
ンへの不純物拡散に対してさらに長いマスクとな
り、このことによりゲート領域での不純物下方拡
散を減らし、この場合望んだようにソースとドレ
イン間の距離を増加させる。
次に（第１１図）、ベースの上表面に酸化物層
の異方性エツチング処理を行ない、このことによ
り、側壁酸化物１１５と１２５とを本質的にその
まま残し、一方このエツチングは酸化物層１１
４′と１２４′との厚さを減らし、それぞれ酸化物
層１１４と１２４とにする。そしてゲート酸化物
層１１２の多結晶シリコン層プラス側壁酸化物１
１５上のゲート領域のみを残しゲート酸化物層１
１２の側壁酸化物１１５とフイールド酸化物層１
１１の間の究極的にソースとドレインとになる部
分を完全に除去する。前に述べたようにCHF3を
用い生成したプラズマ中で弗素イオンを用いた化
学性反応スパツタエツチング（バツクスパツタ）
プロセスにより酸化物層の異方性エツチングが可
能となる。このバツクスパツタプロセスをシリコ
ン本体のソース領域とドレイン領域とが露出され
た時又は前記時より短い時間たつた後止め、その
結果いくらかの酸化物が多結晶シリコン層１１３
と１２３との上表面を被覆している層１１４と１
２４との上面にそれぞれまだ残つている。マスク
酸化物層１１４′がゲート酸化物層１１２よりか
なり厚いので、かなりの余裕ができ、残りの酸化
物層１１４とを１２４とを典型的に約1000オング
ストロームの程度の厚みにでき、ゲート電極１１
３上に珪化物を形成させないようにできる。
の異方性エツチング処理を行ない、このことによ
り、側壁酸化物１１５と１２５とを本質的にその
まま残し、一方このエツチングは酸化物層１１
４′と１２４′との厚さを減らし、それぞれ酸化物
層１１４と１２４とにする。そしてゲート酸化物
層１１２の多結晶シリコン層プラス側壁酸化物１
１５上のゲート領域のみを残しゲート酸化物層１
１２の側壁酸化物１１５とフイールド酸化物層１
１１の間の究極的にソースとドレインとになる部
分を完全に除去する。前に述べたようにCHF3を
用い生成したプラズマ中で弗素イオンを用いた化
学性反応スパツタエツチング（バツクスパツタ）
プロセスにより酸化物層の異方性エツチングが可
能となる。このバツクスパツタプロセスをシリコ
ン本体のソース領域とドレイン領域とが露出され
た時又は前記時より短い時間たつた後止め、その
結果いくらかの酸化物が多結晶シリコン層１１３
と１２３との上表面を被覆している層１１４と１
２４との上面にそれぞれまだ残つている。マスク
酸化物層１１４′がゲート酸化物層１１２よりか
なり厚いので、かなりの余裕ができ、残りの酸化
物層１１４とを１２４とを典型的に約1000オング
ストロームの程度の厚みにでき、ゲート電極１１
３上に珪化物を形成させないようにできる。
次にイオン注入と拡散によりソース領域とドレ
イン領域に拡散領域ソース１１０，１と拡散領域
ドレイン１１０，２とをそれぞれ形成するように
ドナイオンを導く。例えばヒ素のドーズを約
300KeVで打込み典型的に１立方センチメータ当
り約10191020のドーズに拡散する。
イン領域に拡散領域ソース１１０，１と拡散領域
ドレイン１１０，２とをそれぞれ形成するように
ドナイオンを導く。例えばヒ素のドーズを約
300KeVで打込み典型的に１立方センチメータ当
り約10191020のドーズに拡散する。
本明細書中の「拡散」という言葉は同時にもし
くは前のいずれかにイオン注入工程を含むすべて
の熱拡散工程を意味する。次に本体１１０の上表
面をチタニウムのような金属のボンバードに露出
し、金属珪化物層１１６と１１７とを典型的に約
数百オングストロームの厚さでシリコンの露出し
た表面上に形成する。ボンバード後酸化物領域表
面上に残る金属をエツチングにより除去する。例
えばチタニウムをエチレン−ダイアミン−テトラ
−アセテイツクアシツド（ethylene−diamine−
tetra−acetic−acid）（EDTA）のエツチングに
より取り去り得る。このエツチングは金属珪化物
層１１６と１１７とをそのまま残す。酸化物上に
被着する金属の量は前述の金属ボンバードの種々
のパラメータの適正な調整により最小にすること
ができる。
くは前のいずれかにイオン注入工程を含むすべて
の熱拡散工程を意味する。次に本体１１０の上表
面をチタニウムのような金属のボンバードに露出
し、金属珪化物層１１６と１１７とを典型的に約
数百オングストロームの厚さでシリコンの露出し
た表面上に形成する。ボンバード後酸化物領域表
面上に残る金属をエツチングにより除去する。例
えばチタニウムをエチレン−ダイアミン−テトラ
−アセテイツクアシツド（ethylene−diamine−
tetra−acetic−acid）（EDTA）のエツチングに
より取り去り得る。このエツチングは金属珪化物
層１１６と１１７とをそのまま残す。酸化物上に
被着する金属の量は前述の金属ボンバードの種々
のパラメータの適正な調整により最小にすること
ができる。
次に本体１１０の上表面の選択した領域を通常
の被着、マスク、及びエツチング技術によりテト
ラ−エチル−オルソ−シリケート（tetra−ethyl
−ortho−silicate）のような絶縁層で典型的に約
500乃至1000オングストロームに被覆する。さら
に従来技術を用いソースとドレインとの金属コン
タクト１１９及び１２１とをそれぞれ形成するた
め金属珪化物層１１６と１１７とに接触させて金
属を付着させる。同時にゲート及び相互結合に対
し電極金属コンタクト１１８及び１２８を形成す
るため、絶縁層１２２の貫通穴を通して多結晶シ
リコン層１１３と１２３に接触するように金属を
付着させる。浅いソース１１０，１と浅いドレイ
ン１１０，２において寄生横方向抵抗を減らすこ
とは金属珪化物層１１６及び１１７により可能と
なりまたゲート電極重複寄生容量が従来方法に比
較して減少することは明らかである。
の被着、マスク、及びエツチング技術によりテト
ラ−エチル−オルソ−シリケート（tetra−ethyl
−ortho−silicate）のような絶縁層で典型的に約
500乃至1000オングストロームに被覆する。さら
に従来技術を用いソースとドレインとの金属コン
タクト１１９及び１２１とをそれぞれ形成するた
め金属珪化物層１１６と１１７とに接触させて金
属を付着させる。同時にゲート及び相互結合に対
し電極金属コンタクト１１８及び１２８を形成す
るため、絶縁層１２２の貫通穴を通して多結晶シ
リコン層１１３と１２３に接触するように金属を
付着させる。浅いソース１１０，１と浅いドレイ
ン１１０，２において寄生横方向抵抗を減らすこ
とは金属珪化物層１１６及び１１７により可能と
なりまたゲート電極重複寄生容量が従来方法に比
較して減少することは明らかである。
本発明は特定の実施例に関し述べてきたが、
種々の応用が本発明の主旨から離れることなしに
なされ得る。例えばチタニウムの代りにコバルト
又は白金又はタンタルのような珪化物を形成する
他の遷移金属の使用も可能である。しかしチタニ
ウム又はコバルトはこれらの金属がシリコン中に
拡散し、さらにドープした多結晶シリコン層と望
ましく、かつ快よく接触する点でより好まれてい
る。
種々の応用が本発明の主旨から離れることなしに
なされ得る。例えばチタニウムの代りにコバルト
又は白金又はタンタルのような珪化物を形成する
他の遷移金属の使用も可能である。しかしチタニ
ウム又はコバルトはこれらの金属がシリコン中に
拡散し、さらにドープした多結晶シリコン層と望
ましく、かつ快よく接触する点でより好まれてい
る。
第１図から第６図は本発明の特定な実施例によ
るトランジスタデバイス、特にMOSFETの製作
の種々の段階を順次断面で示したデバイスの断面
図、第７図は本発明の別の特定な実施例による別
のトランジスタデバイス、特にMOSFETの最終
段階を断面にして示したデバイスの断面図、第８
図から第１３図は本発明の別の特定な実施例によ
る別のMOSFETの製作を順次断面で示したデバ
イスの断面図である。これら第１図から第１３図
はわかりやすくすることが目的であるので寸法は
実物大ではない。 〔主要部分の符号の説明〕、１０……本体、２
０，３０……デバイス、１３……多結晶シリコン
ゲート電極、１４……二酸化シリコン層（被覆）、
１６……ソース電極コンタクト、１７……ドレイ
ン電極コンタクト、１５……ゲートコンタクト、
１１……酸化物領域、３１……電極、１１０……
本体、１１４……第１のシリコン二酸化物層、１
１２……第３のシリコン二酸化物層、１１５……
第２のシリコン二酸化物層。
るトランジスタデバイス、特にMOSFETの製作
の種々の段階を順次断面で示したデバイスの断面
図、第７図は本発明の別の特定な実施例による別
のトランジスタデバイス、特にMOSFETの最終
段階を断面にして示したデバイスの断面図、第８
図から第１３図は本発明の別の特定な実施例によ
る別のMOSFETの製作を順次断面で示したデバ
イスの断面図である。これら第１図から第１３図
はわかりやすくすることが目的であるので寸法は
実物大ではない。 〔主要部分の符号の説明〕、１０……本体、２
０，３０……デバイス、１３……多結晶シリコン
ゲート電極、１４……二酸化シリコン層（被覆）、
１６……ソース電極コンタクト、１７……ドレイ
ン電極コンタクト、１５……ゲートコンタクト、
１１……酸化物領域、３１……電極、１１０……
本体、１１４……第１のシリコン二酸化物層、１
１２……第３のシリコン二酸化物層、１１５……
第２のシリコン二酸化物層。
Claims (1)
- 【特許請求の範囲】 １ 製造段階で多結晶シリコンゲート電極とソー
ス電極層コンタクトとドレイン電極層コンタクト
を備えるトランジスタデバイスをシリコン半導体
本体に製作する方法において、 前記多結晶シリコンゲート電極の側端が二酸化
シリコン層により被覆され、前記ソース電極コン
タクトおよび前記ドレイン電極コンタクトが珪化
物をつくることのできる遷移金属で前記本体をボ
ンバードすることにより同時に形成されるが、そ
の際二酸化シリコン被覆上に金属もしくは珪化物
を実質的に堆積しないようなかつ前記本体主表面
上の１対の露出した領域に前記ボンバード中前記
金属の珪化物が生成されてゲート電極から正確な
距離離れて前記ソース電極コンタクトと前記ドレ
イン電極とを形成するような強度と周波数の電圧
が前記本体に印加されていることを特徴とするト
ランジスタデバイス製作法。 ２ 特許請求の範囲第１項記載のトランジスタデ
バイス製作法において、 多結晶シリコンゲート電極の上表面が前記ボン
バードに対して曝され、そして電圧が前記金属の
珪化物を多結晶シリコン上に形成して前記ゲート
コンタクトを形成するような強度と周波数とをも
つていることを特徴とするトランジスタデバイス
製作法。 ３ 特許請求の範囲第１項記載のトランジスタデ
バイス製作法において、 前記ボンバード中、前記多数のデバイス間で近
隣のデバイスから前記デバイスを分離する酸化物
領域の露出した表面上に珪化物が堆積しないこと
を特徴とするトランジスタデバイス製作法。 ４ 特許請求の範囲第２項記載のトランジスタデ
バイス製作法において、 前記二酸化シリコン被覆上に堆積されてしまつ
た金属をエツチングにより除去することを特徴と
するトランジスタデバイス製作法。 ５ 特許請求の範囲第４項記載のトランジスタデ
バイス製作法において、 金属が白金、ハフニウム、コバルト、タンタル
もしくはチタニウムであることを特徴とするトラ
ンジスタデバイス製作法。 ６ 特許請求の範囲第４項記載のトランジスタデ
バイス製作法において、 第１の二酸化シリコン層より非常に厚い酸化物
分離層を本体に金属によるボンバードを行う前の
工程でシリコン本体の主表面部の第２の部分に埋
め込み、それにより酸化物分離層のいかなる部分
上にも金属珪化物を形成しないことを特徴とする
トランジスタデバイス製作法。 ７ 特許請求の範囲第２項記載のトランジスタデ
バイス製作法において、 金属が本体から離れた電極からスパツタされ、
約1000ボルトの直流電圧が電極に印加されそして
20乃至100ワツトでピーク間の電圧が500乃至1000
ボルトでかつ約13MHzの周波数の高周波電力が本
体に印加されることを特徴とするトランジスタデ
バイス製作法。 ８ 特許請求の範囲第７項記載のトランジスタデ
バイス製作法において、 電極と本体の間の空間に約10−20ミクロンHg
のアルゴンを含んでいることを特徴とするトラン
ジスタデバイス製作法。 ９ 特許請求の範囲第１項記載のトランジスタデ
バイス製作法において、 多結晶ゲート電極の側端はもちろんのこと本体
の主表面を二酸化シリコン層により被覆し、主表
面上をおおつている露出した二酸化シリコンを除
去するのには十分だが、ゲート電極の側端から二
酸化シリコンを除去するのには不十分な時間二酸
化シリコンを多結晶ゲート電極の側端に平行でか
つ本体主表面に垂直な方向に異方的にエツチング
する工程を含むことを特徴とするトランジスタデ
バイス製作法。 １０ 特許請求の範囲第９項記載のトランジスタ
デバイス製作法において、 多結晶シリコンゲート電極の上表面が第１の二
酸化シリコン層を構成する二酸化シリコン層によ
り被覆され、ゲート電極の側端上の二酸化シリコ
ン層が第２の二酸化シリコン層を構成し、本体の
主表面上の二酸化シリコン層は第３の二酸化シリ
コン層を構成しておりそしてエツチング時間が第
３の二酸化シリコン層を完全に除去するのに十分
であるが第１もしくは第２の二酸化シリコン層を
除去するのに不十分な時間であることを特徴とす
るトランジスタデバイス製作法。 １１ 特許請求の範囲第１０項記載のトランジス
タデバイス製作法において、 第１の二酸化シリコン層の第１の部分が第１の
熱酸化物成長工程により形成され、次に第１の二
酸化シリコン層の厚さの残りの部分は第２の熱成
長工程により第２の二酸化シリコン層の全体の厚
さが形成される間に形成することを特徴とするト
ランジスタデバイス製作法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/141,120 US4343082A (en) | 1980-04-17 | 1980-04-17 | Method of making contact electrodes to silicon gate, and source and drain regions, of a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56164580A JPS56164580A (en) | 1981-12-17 |
| JPS6336147B2 true JPS6336147B2 (ja) | 1988-07-19 |
Family
ID=22494246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5835481A Granted JPS56164580A (en) | 1980-04-17 | 1981-04-17 | Method of producing transistor device |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4343082A (ja) |
| JP (1) | JPS56164580A (ja) |
| CA (1) | CA1157165A (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5669844A (en) * | 1979-11-10 | 1981-06-11 | Toshiba Corp | Manufacture of semiconductor device |
| US5202574A (en) * | 1980-05-02 | 1993-04-13 | Texas Instruments Incorporated | Semiconductor having improved interlevel conductor insulation |
| US4551908A (en) * | 1981-06-15 | 1985-11-12 | Nippon Electric Co., Ltd. | Process of forming electrodes and interconnections on silicon semiconductor devices |
| JPS582068A (ja) * | 1981-06-26 | 1983-01-07 | Toshiba Corp | 半導体装置およびその製造方法 |
| US4432132A (en) * | 1981-12-07 | 1984-02-21 | Bell Telephone Laboratories, Incorporated | Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features |
| JPS6051272B2 (ja) * | 1982-05-31 | 1985-11-13 | 株式会社東芝 | 積層型ｃｍｏｓインバ−タ装置 |
| US4665414A (en) * | 1982-07-23 | 1987-05-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | Schottky-barrier MOS devices |
| JPS5941870A (ja) * | 1982-08-25 | 1984-03-08 | Toshiba Corp | 半導体装置の製造方法 |
| US4888297A (en) * | 1982-09-20 | 1989-12-19 | International Business Machines Corporation | Process for making a contact structure including polysilicon and metal alloys |
| US4558507A (en) * | 1982-11-12 | 1985-12-17 | Nec Corporation | Method of manufacturing semiconductor device |
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