JPH1187621A - 注入抵抗およびその形成方法 - Google Patents
注入抵抗およびその形成方法Info
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- JPH1187621A JPH1187621A JP23756397A JP23756397A JPH1187621A JP H1187621 A JPH1187621 A JP H1187621A JP 23756397 A JP23756397 A JP 23756397A JP 23756397 A JP23756397 A JP 23756397A JP H1187621 A JPH1187621 A JP H1187621A
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Abstract
(57)【要約】
【課題】 層厚が薄くしかも高抵抗な注入抵抗領域を実
現し、安定した注入抵抗値を得ることができる注入抵抗
を提供する。この注入抵抗は、電界効果トランジスタと
共に、半導体基板上に集積されるタイプのものである。 【解決手段】 注入抵抗５０の注入抵抗領域５５の上
に、当該注入抵抗領域５５を保護するための保護膜５８
を形成した。保護膜５８は、半導体装置Ｄ１の製造工程
で採用されるスルー膜６２と、ゲート電極６９を構成す
る導電性膜６３とを含む。
現し、安定した注入抵抗値を得ることができる注入抵抗
を提供する。この注入抵抗は、電界効果トランジスタと
共に、半導体基板上に集積されるタイプのものである。 【解決手段】 注入抵抗５０の注入抵抗領域５５の上
に、当該注入抵抗領域５５を保護するための保護膜５８
を形成した。保護膜５８は、半導体装置Ｄ１の製造工程
で採用されるスルー膜６２と、ゲート電極６９を構成す
る導電性膜６３とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に含ま
れる半導体素子としての注入抵抗に関するものである。
より詳しくは、同一チップ上に、たとえばＳＡＧＦＥＴ
（Self Aligned Gate FET ）と共に集積された注入抵抗
の構造に関するものである。また、本発明は、かかる構
造を有する注入抵抗を形成する方法に関するものであ
る。
れる半導体素子としての注入抵抗に関するものである。
より詳しくは、同一チップ上に、たとえばＳＡＧＦＥＴ
（Self Aligned Gate FET ）と共に集積された注入抵抗
の構造に関するものである。また、本発明は、かかる構
造を有する注入抵抗を形成する方法に関するものであ
る。
【０００２】
【従来の技術】半導体装置は、各種半導体素子が集積さ
れたデバイスとして構成されているのが通常である。従
来の半導体装置の一例として、図１８に示すようなもの
がある。図１８は、従来の半導体装置の構成を簡略化し
て示す断面図である。なお、同図では、パッシベーショ
ン膜および配線を省略して示している。
れたデバイスとして構成されているのが通常である。従
来の半導体装置の一例として、図１８に示すようなもの
がある。図１８は、従来の半導体装置の構成を簡略化し
て示す断面図である。なお、同図では、パッシベーショ
ン膜および配線を省略して示している。
【０００３】図１８に示す半導体装置１は、半導体基板
４上に注入抵抗２とＳＡＧＦＥＴ３とが集積されたもの
である。このようなＳＡＧＦＥＴ３と共に集積された注
入抵抗２の構造について簡単に説明する。
４上に注入抵抗２とＳＡＧＦＥＴ３とが集積されたもの
である。このようなＳＡＧＦＥＴ３と共に集積された注
入抵抗２の構造について簡単に説明する。
【０００４】注入抵抗２は、半導体基板４の表面層に形
成されたＰ型半導体層５と、Ｐ型半導体層５の内部に形
成された注入抵抗領域６と、注入抵抗領域６の両端部
に、それぞれ、オーミック接触するオーミック電極１
０，１１とを含んでいる。注入抵抗領域６は、オーミッ
ク電極１０，１１が形成されていないＮ型半導体層７
と、オーミック電極１０，１１の直下のＮ+ 型半導体層
８，９とを備えている。Ｎ+型半導体層８，９は、その
不純物拡散濃度がＮ型半導体層７の不純物拡散濃度に比
べて濃くなっている。また、Ｎ型半導体層７は、Ｎ+ 型
半導体層８，９に比べて、層厚が薄く形成されている。
成されたＰ型半導体層５と、Ｐ型半導体層５の内部に形
成された注入抵抗領域６と、注入抵抗領域６の両端部
に、それぞれ、オーミック接触するオーミック電極１
０，１１とを含んでいる。注入抵抗領域６は、オーミッ
ク電極１０，１１が形成されていないＮ型半導体層７
と、オーミック電極１０，１１の直下のＮ+ 型半導体層
８，９とを備えている。Ｎ+型半導体層８，９は、その
不純物拡散濃度がＮ型半導体層７の不純物拡散濃度に比
べて濃くなっている。また、Ｎ型半導体層７は、Ｎ+ 型
半導体層８，９に比べて、層厚が薄く形成されている。
【０００５】ところで、注入抵抗２のシート抵抗値は、
Ｎ型半導体層７の状態（層厚，濃度等）により決定され
る。従って、Ｎ型半導体層７の設計如何によって注入抵
抗２の特性が決定される。
Ｎ型半導体層７の状態（層厚，濃度等）により決定され
る。従って、Ｎ型半導体層７の設計如何によって注入抵
抗２の特性が決定される。
【０００６】次に、ＳＡＧＦＥＴ３の構造について簡単
に説明する。ＳＡＧＦＥＴ３は、半導体基板４の表面層
に所定の間隔をあけて形成されたソース領域２１および
ドレイン領域２２と、これらに挟まれた状態で形成され
たチャネル領域１３と、ソース領域２１およびドレイン
領域２２に、それぞれ、接触するソース電極１５および
ドレイン電極１６と、チャネル領域１３に接触するゲー
ト電極１４とを含んでいる。
に説明する。ＳＡＧＦＥＴ３は、半導体基板４の表面層
に所定の間隔をあけて形成されたソース領域２１および
ドレイン領域２２と、これらに挟まれた状態で形成され
たチャネル領域１３と、ソース領域２１およびドレイン
領域２２に、それぞれ、接触するソース電極１５および
ドレイン電極１６と、チャネル領域１３に接触するゲー
ト電極１４とを含んでいる。
【０００７】ソース領域２１およびドレイン領域２２
は、それぞれ、半導体基板４の表面層においてソース領
域２１およびドレイン領域２２よりも深く形成されたＰ
型半導体層１２の内部に形成されている。ソース領域２
１は、ソース電極１５直下のＮ+ 型半導体層２３と、こ
のＮ+ 型半導体層２３のチャネル領域１３側に形成され
たＮ' 型半導体層２５とを有している。同様に、ドレイ
ン領域２２は、ドレイン電極１６の直下のＮ+ 型半導体
層２４と、このＮ+ 型半導体層２４のチャネル領域１３
側に形成されたＮ' 型半導体層２６とを有している。Ｎ
' 型半導体層２５，２６の不純物拡散濃度は、Ｎ+ 型半
導体層２３，２４の不純物拡散濃度よりも相対的に薄く
設定されている。ソース領域２１およびドレイン領域２
２は、いわゆるＬＤＤ構造を有している。
は、それぞれ、半導体基板４の表面層においてソース領
域２１およびドレイン領域２２よりも深く形成されたＰ
型半導体層１２の内部に形成されている。ソース領域２
１は、ソース電極１５直下のＮ+ 型半導体層２３と、こ
のＮ+ 型半導体層２３のチャネル領域１３側に形成され
たＮ' 型半導体層２５とを有している。同様に、ドレイ
ン領域２２は、ドレイン電極１６の直下のＮ+ 型半導体
層２４と、このＮ+ 型半導体層２４のチャネル領域１３
側に形成されたＮ' 型半導体層２６とを有している。Ｎ
' 型半導体層２５，２６の不純物拡散濃度は、Ｎ+ 型半
導体層２３，２４の不純物拡散濃度よりも相対的に薄く
設定されている。ソース領域２１およびドレイン領域２
２は、いわゆるＬＤＤ構造を有している。
【０００８】チャネル領域１３の導電形式は、Ｎ型であ
って、その不純物拡散濃度は、Ｎ'型半導体層２５，２
６の不純物拡散濃度よりも薄く設定されている。また、
Ｎ’型半導体層２５，２６の不純物拡散濃度は、Ｎ＋
型半導体層２３，２４の不純物拡散濃度よりも薄く設定
されている。
って、その不純物拡散濃度は、Ｎ'型半導体層２５，２
６の不純物拡散濃度よりも薄く設定されている。また、
Ｎ’型半導体層２５，２６の不純物拡散濃度は、Ｎ＋
型半導体層２３，２４の不純物拡散濃度よりも薄く設定
されている。
【０００９】次に、図１９および図２０を参照しなが
ら、半導体装置１の製造方法の概略を説明する。図１９
および図２０は、従来の半導体装置１の製造方法を工程
順に示す断面図である。
ら、半導体装置１の製造方法の概略を説明する。図１９
および図２０は、従来の半導体装置１の製造方法を工程
順に示す断面図である。
【００１０】図１９(a) を参照して、まず、半導体基板
４上に、スルー膜２０を形成する。このスルー膜２０
は、たとえば、ＳｉＯ等を採用することができる。この
状態で、注入抵抗２を形成するための領域Ｘにイオン注
入することにより、Ｐ型半導体層５およびＮ型半導体層
６ａを形成する。続いて、ＳＡＧＦＥＴ３を形成するた
めの領域Ｙにイオン注入することにより、Ｐ型半導体層
１２およびＮ型半導体層２７を形成する。
４上に、スルー膜２０を形成する。このスルー膜２０
は、たとえば、ＳｉＯ等を採用することができる。この
状態で、注入抵抗２を形成するための領域Ｘにイオン注
入することにより、Ｐ型半導体層５およびＮ型半導体層
６ａを形成する。続いて、ＳＡＧＦＥＴ３を形成するた
めの領域Ｙにイオン注入することにより、Ｐ型半導体層
１２およびＮ型半導体層２７を形成する。
【００１１】次に、スルー膜２０を除去した後、図１９
(b) に示すように、高融点金属からなるゲート電極用金
属層２８を形成する。ゲート電極用金属としては、たと
えば、ＷＳｉを採用することができる。ゲート電極用金
属層２８は、たとえば、スパッタ法を適用することによ
り形成することができる。そして、このゲート電極用金
属層２８の、上記領域Ｙの一部上に、ゲート電極を形成
するためのレジストパターン２９を形成する。
(b) に示すように、高融点金属からなるゲート電極用金
属層２８を形成する。ゲート電極用金属としては、たと
えば、ＷＳｉを採用することができる。ゲート電極用金
属層２８は、たとえば、スパッタ法を適用することによ
り形成することができる。そして、このゲート電極用金
属層２８の、上記領域Ｙの一部上に、ゲート電極を形成
するためのレジストパターン２９を形成する。
【００１２】次いで、レジストパターン２９をマスクと
して、図１９(c) に示すように、ドライエッチングを行
う。これにより、ゲート電極１４が形成される。
して、図１９(c) に示すように、ドライエッチングを行
う。これにより、ゲート電極１４が形成される。
【００１３】ところで、このようなゲート電極用金属層
２８の形成（図１９(b) 参照）およびエッチング処理に
ついては、いわゆる面内分布が生じる。従って、かかる
ゲート電極１４の形成工程では、通常、ゲート電極用金
属層２８は、一定量のオーバーエッチングが生じること
が余儀なくされる。
２８の形成（図１９(b) 参照）およびエッチング処理に
ついては、いわゆる面内分布が生じる。従って、かかる
ゲート電極１４の形成工程では、通常、ゲート電極用金
属層２８は、一定量のオーバーエッチングが生じること
が余儀なくされる。
【００１４】次に、図２０(a) に示すように、ゲート電
極１４をマスクとしてイオン注入を行い、Ｎ' 型半導体
層２５，２６を形成する。このＮ' 型半導体層２５，２
６は、Ｎ型半導体層２７よりも不純物拡散濃度が相対的
に濃くなっている。
極１４をマスクとしてイオン注入を行い、Ｎ' 型半導体
層２５，２６を形成する。このＮ' 型半導体層２５，２
６は、Ｎ型半導体層２７よりも不純物拡散濃度が相対的
に濃くなっている。
【００１５】次いで、図２０(b) に示すように、半導体
基板４上の全面に、ＳｉＯ膜３０を形成する。
基板４上の全面に、ＳｉＯ膜３０を形成する。
【００１６】そして、図２０(c) に示すように、ドライ
エッチングにより、ゲート電極１４の両側にサイドウォ
ール３１を被着形成する。
エッチングにより、ゲート電極１４の両側にサイドウォ
ール３１を被着形成する。
【００１７】次に、図２０(d) に示すように、ゲート電
極１４およびサイドウォール３１をマスクとしてイオン
注入を行う。これにより、Ｎ+ 型半導体層２３，２４
と、Ｎ' 型半導体層２５，２６とを備えたＬＤＤ構造を
有するソース領域２１およびドレイン領域２２が形成さ
れると共に、ソース領域２１およびドレイン領域２２に
挟まれるようにＮ型チャネル領域１３が形成される。こ
のＮ+ 型半導体層２３，２４は、Ｎ' 型半導体層２５，
２６よりも不純物拡散濃度が相対的に濃くなっている。
極１４およびサイドウォール３１をマスクとしてイオン
注入を行う。これにより、Ｎ+ 型半導体層２３，２４
と、Ｎ' 型半導体層２５，２６とを備えたＬＤＤ構造を
有するソース領域２１およびドレイン領域２２が形成さ
れると共に、ソース領域２１およびドレイン領域２２に
挟まれるようにＮ型チャネル領域１３が形成される。こ
のＮ+ 型半導体層２３，２４は、Ｎ' 型半導体層２５，
２６よりも不純物拡散濃度が相対的に濃くなっている。
【００１８】続いて、Ｎ型半導体層６ａに対してイオン
注入を行うことにより、Ｎ型半導体層６ａの両端部にＮ
+ 型半導体層８およびＮ+ 型半導体層９が形成される。
その結果、Ｎ+ 型半導体層８，９と、これらＮ+ 型半導
体層８，９の間に挟まれるようにＮ型半導体層７が形成
される。つまり、Ｎ+ 型半導体層８，９とＮ型半導体層
７とを備えた注入抵抗領域６が形成される。
注入を行うことにより、Ｎ型半導体層６ａの両端部にＮ
+ 型半導体層８およびＮ+ 型半導体層９が形成される。
その結果、Ｎ+ 型半導体層８，９と、これらＮ+ 型半導
体層８，９の間に挟まれるようにＮ型半導体層７が形成
される。つまり、Ｎ+ 型半導体層８，９とＮ型半導体層
７とを備えた注入抵抗領域６が形成される。
【００１９】なお、これらＮ' 型半導体層２５，２６へ
のイオン注入作業およびＮ型半導体層６ａへのイオン注
入作業は、同時に行うこともできる。そして、これら各
層および領域が形成された後、アニール処理をして活性
化する。
のイオン注入作業およびＮ型半導体層６ａへのイオン注
入作業は、同時に行うこともできる。そして、これら各
層および領域が形成された後、アニール処理をして活性
化する。
【００２０】その後、図１８に示すように、注入抵抗２
のオーミック電極１０，１１、並びにＳＡＧＦＥＴ３の
ソース電極１５およびドレイン電極１６が形成される。
のオーミック電極１０，１１、並びにＳＡＧＦＥＴ３の
ソース電極１５およびドレイン電極１６が形成される。
【００２１】最後に、図示していないが、層間絶縁膜の
形成，メタライゼーションおよびパッシベーション膜の
形成を行い、注入抵抗２がＳＡＧＦＥＴ３と共に積層さ
れた半導体装置１が完成する。
形成，メタライゼーションおよびパッシベーション膜の
形成を行い、注入抵抗２がＳＡＧＦＥＴ３と共に積層さ
れた半導体装置１が完成する。
【００２２】
【発明が解決しようとする課題】ところで、ＳＡＧＦＥ
Ｔ３と共に集積された構造の注入抵抗２においては、以
下に示すような問題があった。図１９および図２０に示
したように、ＳＡＧＦＥＴ３を形成する工程において
は、注入抵抗領域６は、その表面が雰囲気に晒されたま
まである。
Ｔ３と共に集積された構造の注入抵抗２においては、以
下に示すような問題があった。図１９および図２０に示
したように、ＳＡＧＦＥＴ３を形成する工程において
は、注入抵抗領域６は、その表面が雰囲気に晒されたま
まである。
【００２３】このため、ＳＡＧＦＥＴ３のゲート電極１
４の加工（図１９(b) および図１９(c) 参照）やサイド
ウォールの形成（図２０(b) および図２０(c) 参照）の
際に採用されるドライエッチング処理によって、注入抵
抗領域６（特にＮ型半導体層７部分）の表面がダメージ
を受ける。また、ゲート電極用金属層２８をエッチング
処理する際にも（図１９(c) 参照）、通常、オーバーエ
ッチングが生じるのを余儀なくされるが、この場合にお
いても、やはり注入抵抗領域６の表面がダメージを受け
てしまう。さらに、ソース領域２１およびドレイン領域
２２の各Ｎ' 型半導体層２５，２６を形成する工程では
（図２０(d) 参照）、エッチング工程は含まれないが、
イオン注入する際に、注入抵抗領域６にレジストを塗布
し、また除去する作業が含まれる（図示せず）。このレ
ジストの塗布・除去作業によって、注入抵抗領域６の表
面がダメージを受けてしまうおそれがある。
４の加工（図１９(b) および図１９(c) 参照）やサイド
ウォールの形成（図２０(b) および図２０(c) 参照）の
際に採用されるドライエッチング処理によって、注入抵
抗領域６（特にＮ型半導体層７部分）の表面がダメージ
を受ける。また、ゲート電極用金属層２８をエッチング
処理する際にも（図１９(c) 参照）、通常、オーバーエ
ッチングが生じるのを余儀なくされるが、この場合にお
いても、やはり注入抵抗領域６の表面がダメージを受け
てしまう。さらに、ソース領域２１およびドレイン領域
２２の各Ｎ' 型半導体層２５，２６を形成する工程では
（図２０(d) 参照）、エッチング工程は含まれないが、
イオン注入する際に、注入抵抗領域６にレジストを塗布
し、また除去する作業が含まれる（図示せず）。このレ
ジストの塗布・除去作業によって、注入抵抗領域６の表
面がダメージを受けてしまうおそれがある。
【００２４】このように、注入抵抗領域６の表面がエッ
チング処理等によりダメージを受けてしまうと、注入抵
抗値がばらついてしまう。この注入抵抗値のばらつき
は、注入抵抗２がＳＡＧＦＥＴ３の整合回路にも用いら
れることから、ＲＦ高周波特性に悪影響を及ぼす。
チング処理等によりダメージを受けてしまうと、注入抵
抗値がばらついてしまう。この注入抵抗値のばらつき
は、注入抵抗２がＳＡＧＦＥＴ３の整合回路にも用いら
れることから、ＲＦ高周波特性に悪影響を及ぼす。
【００２５】かかる問題を解消するため、本願発明者
は、注入抵抗２の注入抵抗領域６を保護するための部材
を予め設けるようにすれば、ドライエッチング等による
注入抵抗領域６のダメージを回避することができるので
はないかと着想した。
は、注入抵抗２の注入抵抗領域６を保護するための部材
を予め設けるようにすれば、ドライエッチング等による
注入抵抗領域６のダメージを回避することができるので
はないかと着想した。
【００２６】本発明は、上記着想に基づきなされたもの
であって、注入抵抗領域６のダメージを回避して注入抵
抗値を安定させることができる注入抵抗を提供すること
を目的とするものである。
であって、注入抵抗領域６のダメージを回避して注入抵
抗値を安定させることができる注入抵抗を提供すること
を目的とするものである。
【００２７】
【課題を解決するための手段】本発明（請求項１）に係
る注入抵抗は、半導体基板上に、電界効果トランジスタ
と共に集積される注入抵抗であって、半導体基板の表面
層に不純物を拡散して形成された注入抵抗領域と、この
注入抵抗領域の両端部に、それぞれ、接触した一対のオ
ーミック電極と、上記注入抵抗領域のうち、上記オーミ
ック電極が形成された領域を除く領域上に形成された保
護膜とを含むことを特徴とするものである。
る注入抵抗は、半導体基板上に、電界効果トランジスタ
と共に集積される注入抵抗であって、半導体基板の表面
層に不純物を拡散して形成された注入抵抗領域と、この
注入抵抗領域の両端部に、それぞれ、接触した一対のオ
ーミック電極と、上記注入抵抗領域のうち、上記オーミ
ック電極が形成された領域を除く領域上に形成された保
護膜とを含むことを特徴とするものである。
【００２８】本発明（請求項２）に係る注入抵抗は、請
求項１記載の注入抵抗において、上記保護層は、注入抵
抗領域に拡散される不純物の注入量を制御するためのス
ルー膜と、このスルー膜の上に形成された導電性材料膜
とを含むことを特徴とするものである。
求項１記載の注入抵抗において、上記保護層は、注入抵
抗領域に拡散される不純物の注入量を制御するためのス
ルー膜と、このスルー膜の上に形成された導電性材料膜
とを含むことを特徴とするものである。
【００２９】本発明（請求項３）に係る注入抵抗は、請
求項１記載の注入抵抗において、上記保護膜は、注入抵
抗領域に拡散される不純物の注入量を制御するためのス
ルー膜を含むことを特徴とするものである。
求項１記載の注入抵抗において、上記保護膜は、注入抵
抗領域に拡散される不純物の注入量を制御するためのス
ルー膜を含むことを特徴とするものである。
【００３０】本発明（請求項４）に係る注入抵抗形成方
法は、半導体基板上に、電界効果トランジスタと共に集
積される注入抵抗を形成するための方法であって、上記
半導体基板上に、当該半導体基板の表面層への不純物の
注入量を制御するスルー膜を形成するスルー膜形成工程
と、上記注入抵抗を形成する領域を除いて、上記半導体
基板上にレジストパターンを形成し、当該レジストパタ
ーンをマスクとして、当該半導体基板の表面層に注入抵
抗領域を自己整合的に形成する注入抵抗領域形成工程
と、上記スルー膜の上記注入抵抗領域に対応する領域上
にレジストパターンを形成し、当該レジストパターンを
マスクとして、上記注入抵抗領域に対応する領域を除い
て、上記スルー膜を除去するスルー膜除去工程と、全面
に導電性材料を積層し、予め定める寸法の第１レジスト
パターンを、当該積層された導電性材料の上記注入抵抗
領域に対応する領域の一部に形成すると共に、予め定め
る寸法の第２レジストパターンを、当該積層された導電
性材料の上記電界効果トランジスタを形成する領域の一
部に形成し、その後、第１レジストパターンおよび第２
レジストパターンをマスクとして、上記導電性材料を除
去することにより、上記注入抵抗領域を保護する保護膜
およびゲート電極を形成する保護膜・ゲート電極形成工
程と、上記保護膜を残しつつ、上記電界効果トランジス
タを形成する領域を除いて、上記半導体基板上にレジス
トパターンを形成し、当該レジストパターンおよび上記
ゲート電極をマスクとして、上記半導体基板の表面層に
ソース領域およびドレイン領域を形成するソース領域・
ドレイン領域形成工程と、上記保護膜を残しつつ、上記
注入抵抗領域の両端部に、それぞれ、接触するオーミッ
ク電極を形成すると共に、上記ソース領域およびドレイ
ン領域に、それぞれ接触するソース電極およびドレイン
電極を形成する電極形成工程とを含むことを特徴とする
ものである。
法は、半導体基板上に、電界効果トランジスタと共に集
積される注入抵抗を形成するための方法であって、上記
半導体基板上に、当該半導体基板の表面層への不純物の
注入量を制御するスルー膜を形成するスルー膜形成工程
と、上記注入抵抗を形成する領域を除いて、上記半導体
基板上にレジストパターンを形成し、当該レジストパタ
ーンをマスクとして、当該半導体基板の表面層に注入抵
抗領域を自己整合的に形成する注入抵抗領域形成工程
と、上記スルー膜の上記注入抵抗領域に対応する領域上
にレジストパターンを形成し、当該レジストパターンを
マスクとして、上記注入抵抗領域に対応する領域を除い
て、上記スルー膜を除去するスルー膜除去工程と、全面
に導電性材料を積層し、予め定める寸法の第１レジスト
パターンを、当該積層された導電性材料の上記注入抵抗
領域に対応する領域の一部に形成すると共に、予め定め
る寸法の第２レジストパターンを、当該積層された導電
性材料の上記電界効果トランジスタを形成する領域の一
部に形成し、その後、第１レジストパターンおよび第２
レジストパターンをマスクとして、上記導電性材料を除
去することにより、上記注入抵抗領域を保護する保護膜
およびゲート電極を形成する保護膜・ゲート電極形成工
程と、上記保護膜を残しつつ、上記電界効果トランジス
タを形成する領域を除いて、上記半導体基板上にレジス
トパターンを形成し、当該レジストパターンおよび上記
ゲート電極をマスクとして、上記半導体基板の表面層に
ソース領域およびドレイン領域を形成するソース領域・
ドレイン領域形成工程と、上記保護膜を残しつつ、上記
注入抵抗領域の両端部に、それぞれ、接触するオーミッ
ク電極を形成すると共に、上記ソース領域およびドレイ
ン領域に、それぞれ接触するソース電極およびドレイン
電極を形成する電極形成工程とを含むことを特徴とする
ものである。
【００３１】本発明（請求項５）に係る注入抵抗形成方
法は、半導体基板上に、電界効果トランジスタと共に集
積される注入抵抗を形成するための方法であって、上記
半導体基板上に、当該半導体基板の表面層への不純物の
注入量を制御するスルー膜を形成するスルー膜形成工程
と、上記注入抵抗を形成する領域を除いて、上記半導体
基板上にレジストパターンを形成し、当該レジストパタ
ーンをマスクとして、上記半導体基板の表面層に注入抵
抗領域を自己整合的に形成する注入抵抗領域形成工程
と、上記電界効果トランジスタを形成する領域のうち、
ゲート電極を形成する領域を除いて、上記スルー膜上に
レジストパターンを形成すると共に、当該レジストパタ
ーンをマスクとして、上記スルー膜のゲート電極を形成
すべき領域に開口を形成する開口形成工程と、上記開口
に導電性材料からなる層を形成することによって、ゲー
ト電極を形成するゲート電極形成工程と、上記注入抵抗
領域に対応する領域のうち、予め定める中央部にレジス
トパターンを形成すると共に、当該レジストパターンを
マスクとして、上記中央部を除いて、スルー膜を除去す
ることにより、保護膜を形成する保護膜形成工程と、上
記保護膜を残しつつ、電界効果トランジスタを形成する
領域を除いて、上記半導体基板上にレジストパターンを
形成し、当該レジストパターンおよび上記ゲート電極を
マスクとして、上記半導体基板の表面層にソース領域お
よびドレイン領域を形成するソース領域・ドレイン領域
形成工程と、上記保護膜を残しつつ、上記注入抵抗領域
の両端部に、それぞれ、接触するオーミック電極を形成
すると共に、ソース領域およびドレイン領域に、それぞ
れ、接触するソース電極およびドレイン電極を形成する
電極形成工程とを含むことを特徴とするものである。
法は、半導体基板上に、電界効果トランジスタと共に集
積される注入抵抗を形成するための方法であって、上記
半導体基板上に、当該半導体基板の表面層への不純物の
注入量を制御するスルー膜を形成するスルー膜形成工程
と、上記注入抵抗を形成する領域を除いて、上記半導体
基板上にレジストパターンを形成し、当該レジストパタ
ーンをマスクとして、上記半導体基板の表面層に注入抵
抗領域を自己整合的に形成する注入抵抗領域形成工程
と、上記電界効果トランジスタを形成する領域のうち、
ゲート電極を形成する領域を除いて、上記スルー膜上に
レジストパターンを形成すると共に、当該レジストパタ
ーンをマスクとして、上記スルー膜のゲート電極を形成
すべき領域に開口を形成する開口形成工程と、上記開口
に導電性材料からなる層を形成することによって、ゲー
ト電極を形成するゲート電極形成工程と、上記注入抵抗
領域に対応する領域のうち、予め定める中央部にレジス
トパターンを形成すると共に、当該レジストパターンを
マスクとして、上記中央部を除いて、スルー膜を除去す
ることにより、保護膜を形成する保護膜形成工程と、上
記保護膜を残しつつ、電界効果トランジスタを形成する
領域を除いて、上記半導体基板上にレジストパターンを
形成し、当該レジストパターンおよび上記ゲート電極を
マスクとして、上記半導体基板の表面層にソース領域お
よびドレイン領域を形成するソース領域・ドレイン領域
形成工程と、上記保護膜を残しつつ、上記注入抵抗領域
の両端部に、それぞれ、接触するオーミック電極を形成
すると共に、ソース領域およびドレイン領域に、それぞ
れ、接触するソース電極およびドレイン電極を形成する
電極形成工程とを含むことを特徴とするものである。
【００３２】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。 実施の形態１．図１は、本発明の実施の形態１に係る注
入抵抗を含む半導体装置の構成を簡略化して示す断面図
である。なお、同図では、パッシベーション膜および配
線を省略している。
て説明する。 実施の形態１．図１は、本発明の実施の形態１に係る注
入抵抗を含む半導体装置の構成を簡略化して示す断面図
である。なお、同図では、パッシベーション膜および配
線を省略している。
【００３３】図１に示す半導体装置Ｄ１は、注入抵抗５
０とＳＡＧＦＥＴ５１とを含み、これらは、半導体基板
５３上に集積されている。
０とＳＡＧＦＥＴ５１とを含み、これらは、半導体基板
５３上に集積されている。
【００３４】以下、注入抵抗５０の構造について説明す
る。注入抵抗５０は、半導体基板５３の表面層に形成さ
れたＰ型半導体層５４と、Ｐ型半導体層５４の内部に形
成された注入抵抗領域５５と、注入抵抗領域５５の両端
部に、それぞれ、オーミック接触するオーミック電極５
６，５７と、注入抵抗領域５５の表面の中央部に形成さ
れた保護膜５８とを含んでいる。本実施の形態の特徴
は、注入抵抗５０が上記保護膜５８を含んでいる点であ
り、この保護膜５８によって、注入抵抗領域５５の表面
層を保護することができるようになっている。
る。注入抵抗５０は、半導体基板５３の表面層に形成さ
れたＰ型半導体層５４と、Ｐ型半導体層５４の内部に形
成された注入抵抗領域５５と、注入抵抗領域５５の両端
部に、それぞれ、オーミック接触するオーミック電極５
６，５７と、注入抵抗領域５５の表面の中央部に形成さ
れた保護膜５８とを含んでいる。本実施の形態の特徴
は、注入抵抗５０が上記保護膜５８を含んでいる点であ
り、この保護膜５８によって、注入抵抗領域５５の表面
層を保護することができるようになっている。
【００３５】注入抵抗領域５５は、オーミック電極５
６，５７が形成されていないＮ型半導体層６１と、オー
ミック電極５６の直下のＮ+ 型半導体層５９と、オーミ
ック電極５７の直下のＮ+ 型半導体層６０とを備えてい
る。Ｎ+ 型半導体層５９，６０は、その不純物拡散濃度
がＮ型半導体層６１の不純物拡散濃度に比べて濃くなっ
ている。また、Ｎ型半導体層６１は、Ｎ+ 型半導体層５
９，６０に比べて層厚が薄くなっている。
６，５７が形成されていないＮ型半導体層６１と、オー
ミック電極５６の直下のＮ+ 型半導体層５９と、オーミ
ック電極５７の直下のＮ+ 型半導体層６０とを備えてい
る。Ｎ+ 型半導体層５９，６０は、その不純物拡散濃度
がＮ型半導体層６１の不純物拡散濃度に比べて濃くなっ
ている。また、Ｎ型半導体層６１は、Ｎ+ 型半導体層５
９，６０に比べて層厚が薄くなっている。
【００３６】注入抵抗５０のシート抵抗値は、Ｎ型半導
体層６１の状態により決定される。つまり、注入抵抗５
０のシート抵抗値は、Ｎ型半導体層６１の層厚，不純物
拡散濃度等によって決定され、さらに、このＮ型半導体
層６１の表面層の状態の善し悪しによっても影響を受け
る。
体層６１の状態により決定される。つまり、注入抵抗５
０のシート抵抗値は、Ｎ型半導体層６１の層厚，不純物
拡散濃度等によって決定され、さらに、このＮ型半導体
層６１の表面層の状態の善し悪しによっても影響を受け
る。
【００３７】保護膜５８は、Ｎ型半導体層６１上、すな
わち、注入抵抗領域５５のうち、オーミック電極５６，
５７が形成された領域を除く領域上に形成されている。
この保護膜５８は、いわゆるスルー膜６２と、この上に
形成された導電性材料からなる膜（以下、「導電性材料
膜」という。）６３とを含んでいる。これらスルー膜６
２と導電性材料膜６３とが積層されることによって、保
護膜５８が構成されている。本実施の形態では、スルー
膜６２は、ＳｉＯを採用し、また、導電性材料膜６３
は、ＷＳｉを採用している。もっとも、スルー膜６２と
しては、ＳｉＯに限らず、誘電体材料からなるものであ
れば他のものでも良い。また、導電性材料膜６３として
は、ＷＳｉに限らず、導電性を有する材料からなるもの
であれば他のものでも良い。
わち、注入抵抗領域５５のうち、オーミック電極５６，
５７が形成された領域を除く領域上に形成されている。
この保護膜５８は、いわゆるスルー膜６２と、この上に
形成された導電性材料からなる膜（以下、「導電性材料
膜」という。）６３とを含んでいる。これらスルー膜６
２と導電性材料膜６３とが積層されることによって、保
護膜５８が構成されている。本実施の形態では、スルー
膜６２は、ＳｉＯを採用し、また、導電性材料膜６３
は、ＷＳｉを採用している。もっとも、スルー膜６２と
しては、ＳｉＯに限らず、誘電体材料からなるものであ
れば他のものでも良い。また、導電性材料膜６３として
は、ＷＳｉに限らず、導電性を有する材料からなるもの
であれば他のものでも良い。
【００３８】次に、ＳＡＧＦＥＴ５１の構造について説
明する。ＳＡＧＦＥＴ５１の構造は、公知のものであ
る。すなわち、ＳＡＧＦＥＴ５１は、ソース領域６４，
ドレイン領域６５，チャネル領域６６，ソース領域６４
に接触するソース電極６７，ドレイン領域６５に接触す
るドレイン電極６８およびチャネル領域６６上に形成さ
れたゲート電極６９を含んでいる。
明する。ＳＡＧＦＥＴ５１の構造は、公知のものであ
る。すなわち、ＳＡＧＦＥＴ５１は、ソース領域６４，
ドレイン領域６５，チャネル領域６６，ソース領域６４
に接触するソース電極６７，ドレイン領域６５に接触す
るドレイン電極６８およびチャネル領域６６上に形成さ
れたゲート電極６９を含んでいる。
【００３９】ソース領域６４およびドレイン領域６５
は、半導体基板５３の表面層に所定の間隔をあけて形成
されている。チャネル領域６６は、ソース領域６４とド
レイン領域６５との間に挟まれるように形成されてい
る。ソース領域６４，ドレイン領域６５およびチャネル
領域６６の下側には、Ｐ型半導体層７０が形成されてい
る。
は、半導体基板５３の表面層に所定の間隔をあけて形成
されている。チャネル領域６６は、ソース領域６４とド
レイン領域６５との間に挟まれるように形成されてい
る。ソース領域６４，ドレイン領域６５およびチャネル
領域６６の下側には、Ｐ型半導体層７０が形成されてい
る。
【００４０】ソース領域６４は、ソース電極６７の直下
に形成されたＮ+ 型半導体層７１と、このＮ+ 型半導体
層７１のチャネル領域６６側に形成されたＮ' 型半導体
層７２とを有している。同様に、ドレイン領域６５は、
ドレイン電極６８の直下に形成されたＮ+ 型半導体層７
３と、このＮ+ 型半導体層７３のチャネル領域６６側に
形成されたＮ' 型半導体層７４とを有している。つま
り、このＳＡＧＦＥＴ５１は、ソース領域６４およびド
レイン領域６５がいわゆるＬＤＤ構造を有するものであ
る。
に形成されたＮ+ 型半導体層７１と、このＮ+ 型半導体
層７１のチャネル領域６６側に形成されたＮ' 型半導体
層７２とを有している。同様に、ドレイン領域６５は、
ドレイン電極６８の直下に形成されたＮ+ 型半導体層７
３と、このＮ+ 型半導体層７３のチャネル領域６６側に
形成されたＮ' 型半導体層７４とを有している。つま
り、このＳＡＧＦＥＴ５１は、ソース領域６４およびド
レイン領域６５がいわゆるＬＤＤ構造を有するものであ
る。
【００４１】チャネル領域６６の導電型式は、Ｎ型であ
る。チャネル領域６６の不純物拡散濃度は、Ｎ' 型半導
体層７２およびＮ' 型半導体層７４の不純物拡散濃度よ
りも相対的に薄く設定されている。また、Ｎ' 型半導体
層７２，７４の不純物拡散濃度は、Ｎ+ 型半導体層７１
およびＮ+ 型半導体層７３の不純物拡散濃度よりも相対
的に薄く設定されている。なお、本実施の形態では、注
入抵抗５０は、ＳＡＧＦＥＴ５１と共に集積されるもの
であるが、一般に電界効果トランジスタと共に集積され
る場合も含まれる。
る。チャネル領域６６の不純物拡散濃度は、Ｎ' 型半導
体層７２およびＮ' 型半導体層７４の不純物拡散濃度よ
りも相対的に薄く設定されている。また、Ｎ' 型半導体
層７２，７４の不純物拡散濃度は、Ｎ+ 型半導体層７１
およびＮ+ 型半導体層７３の不純物拡散濃度よりも相対
的に薄く設定されている。なお、本実施の形態では、注
入抵抗５０は、ＳＡＧＦＥＴ５１と共に集積されるもの
であるが、一般に電界効果トランジスタと共に集積され
る場合も含まれる。
【００４２】次に、半導体装置Ｄ１の製造方法について
説明しつつ、注入抵抗５０の製造方法について詳述す
る。図２ないし図６は、半導体装置Ｄ１の製造方法を工
程順に示した断面図である。
説明しつつ、注入抵抗５０の製造方法について詳述す
る。図２ないし図６は、半導体装置Ｄ１の製造方法を工
程順に示した断面図である。
【００４３】本実施の形態に係る注入抵抗５０の製造方
法は、スルー膜形成工程と、注入抵抗領域形成工程
と、スルー膜除去工程と、保護膜・ゲート電極形成
工程と、ソース領域・ドレイン領域形成工程と、電
極形成工程とを含む。
法は、スルー膜形成工程と、注入抵抗領域形成工程
と、スルー膜除去工程と、保護膜・ゲート電極形成
工程と、ソース領域・ドレイン領域形成工程と、電
極形成工程とを含む。
【００４４】(1) スルー膜形成工程 図２(a) を参照して、半導体基板５３上にスルー膜６２
を形成する。半導体基板５３は、ＧａＡｓ半導体基板に
代表される化合物半導体を採用するのが好ましい。ま
た、スルー膜６２は、プラズマＣＶＤ(Chemical Vapor
Deposition) 法を採用して形成する。スルー膜６２は、
ＳｉＯを採用している。そして、このスルー膜６２の厚
みは、３００オングストロームである。なお、スルー膜
６２は、プラズマＣＶＤ法の他、ＭＢＥ(Moleculor Bea
m Epitaxy)法，やＣＢＥ(ChemicalBeam Epitaxy) 法等
の公知の方法を採用して形成することができる。また、
本実施の形態では、スルー膜６２は、ＳｉＯを採用した
が、これに限らず、誘電体材料からなるものであれば他
のものでも良い。
を形成する。半導体基板５３は、ＧａＡｓ半導体基板に
代表される化合物半導体を採用するのが好ましい。ま
た、スルー膜６２は、プラズマＣＶＤ(Chemical Vapor
Deposition) 法を採用して形成する。スルー膜６２は、
ＳｉＯを採用している。そして、このスルー膜６２の厚
みは、３００オングストロームである。なお、スルー膜
６２は、プラズマＣＶＤ法の他、ＭＢＥ(Moleculor Bea
m Epitaxy)法，やＣＢＥ(ChemicalBeam Epitaxy) 法等
の公知の方法を採用して形成することができる。また、
本実施の形態では、スルー膜６２は、ＳｉＯを採用した
が、これに限らず、誘電体材料からなるものであれば他
のものでも良い。
【００４５】(2) 注入抵抗領域形成工程 この状態で、図２(b) に示すように、注入抵抗５０を形
成するための領域Ａを除いて、スルー膜６２の上にレジ
ストパターン７５を形成する。そして、この領域Ａに対
してイオン注入することによって、Ｐ型半導体層５４お
よびＮ型半導体層５５ａを形成する。
成するための領域Ａを除いて、スルー膜６２の上にレジ
ストパターン７５を形成する。そして、この領域Ａに対
してイオン注入することによって、Ｐ型半導体層５４お
よびＮ型半導体層５５ａを形成する。
【００４６】Ｐ型半導体層５４を形成するためのイオン
注入条件は、注入イオンがＭｇイオンであり、エネルギ
が３００ｋｅＶ，ドーズ量が２×１０12cm-2である。ま
た、Ｎ型半導体層５５ａを形成するためのイオン注入条
件は、注入イオンがＳｉイオンであり、エネルギが６０
ｋｅＶ，ドーズ量が３×１０13cm-2である。もっとも、
かかるイオン注入条件は、注入抵抗５０に所期の性能を
発揮させるため、所要の条件に変更することができる。
なお、イオン注入の後においては、レジストパターン７
５は用済みであるので、レジストパターン７５をアッシ
ング除去する。
注入条件は、注入イオンがＭｇイオンであり、エネルギ
が３００ｋｅＶ，ドーズ量が２×１０12cm-2である。ま
た、Ｎ型半導体層５５ａを形成するためのイオン注入条
件は、注入イオンがＳｉイオンであり、エネルギが６０
ｋｅＶ，ドーズ量が３×１０13cm-2である。もっとも、
かかるイオン注入条件は、注入抵抗５０に所期の性能を
発揮させるため、所要の条件に変更することができる。
なお、イオン注入の後においては、レジストパターン７
５は用済みであるので、レジストパターン７５をアッシ
ング除去する。
【００４７】また、本工程では、ＳＡＧＦＥＴ５１の構
成要素であるＰ型半導体層７０およびＮ型半導体層７７
（図１参照）の形成作業をも行う。具体的には、図２
(c) に示すように、ＳＡＧＦＥＴ５１を形成するための
領域Ｂを除いて、スルー膜６２の上にレジストパターン
７６を形成する。そして、この領域Ｂに対してイオン注
入することによって、Ｐ型半導体層７０およびＮ型半導
体層７７を形成する。
成要素であるＰ型半導体層７０およびＮ型半導体層７７
（図１参照）の形成作業をも行う。具体的には、図２
(c) に示すように、ＳＡＧＦＥＴ５１を形成するための
領域Ｂを除いて、スルー膜６２の上にレジストパターン
７６を形成する。そして、この領域Ｂに対してイオン注
入することによって、Ｐ型半導体層７０およびＮ型半導
体層７７を形成する。
【００４８】Ｐ型半導体層７０を形成するためのイオン
注入条件は、注入イオンがＭｇイオンであり、エネルギ
が３００ｋｅＶ，ドーズ量が２×１０12cm-2である。ま
た、Ｎ型半導体層７７を形成するためのイオン注入条件
は、注入イオンがＳｉイオンであり、エネルギが５０ｋ
ｅＶ，ドーズ量が５×１０12cm-2である。もっとも、か
かるイオン注入条件は、ＳＡＧＦＥＴ５１に所期の性能
を発揮させるため、所要の条件に変更することができ
る。イオン注入の後、レジストパターン７６を除去する
（図３(a) 参照）。
注入条件は、注入イオンがＭｇイオンであり、エネルギ
が３００ｋｅＶ，ドーズ量が２×１０12cm-2である。ま
た、Ｎ型半導体層７７を形成するためのイオン注入条件
は、注入イオンがＳｉイオンであり、エネルギが５０ｋ
ｅＶ，ドーズ量が５×１０12cm-2である。もっとも、か
かるイオン注入条件は、ＳＡＧＦＥＴ５１に所期の性能
を発揮させるため、所要の条件に変更することができ
る。イオン注入の後、レジストパターン７６を除去する
（図３(a) 参照）。
【００４９】(3) スルー膜除去工程 次に、図３(b) に示すように、Ｎ型半導体層５５ａを覆
うようにレジストパターン７８を形成する。そして、レ
ジストパターン７８をマスクとしてＲＩＥ（Reactive I
on Etching）またはＥＣＲ（Electron Cyclotron Reson
ance）エッチングを行い、スルー膜６２を除去する。こ
れにより、図３(c) に示すように、スルー膜６２は、Ｎ
型半導体層５５ａ上にのみ形成された状態となる。
うようにレジストパターン７８を形成する。そして、レ
ジストパターン７８をマスクとしてＲＩＥ（Reactive I
on Etching）またはＥＣＲ（Electron Cyclotron Reson
ance）エッチングを行い、スルー膜６２を除去する。こ
れにより、図３(c) に示すように、スルー膜６２は、Ｎ
型半導体層５５ａ上にのみ形成された状態となる。
【００５０】(4) 保護膜・ゲート電極形成工程 続いて、図３(d) に示すように、スルー膜６２を残した
まま、半導体基板５３上の全面にＷＳｉ層７９を形成す
る。ＷＳｉ層７９は、たとえばスパッタ法を採用して形
成することができる。ＷＳｉ層７９の層厚は、４０００
オングストロームに設定されている。なお、本実施の形
態では、高融点金属からなるＷＳｉ層７９を採用した
が、ＷＳｉ層７９に代えて、他の導電性材料からなる層
を採用することもできる。
まま、半導体基板５３上の全面にＷＳｉ層７９を形成す
る。ＷＳｉ層７９は、たとえばスパッタ法を採用して形
成することができる。ＷＳｉ層７９の層厚は、４０００
オングストロームに設定されている。なお、本実施の形
態では、高融点金属からなるＷＳｉ層７９を採用した
が、ＷＳｉ層７９に代えて、他の導電性材料からなる層
を採用することもできる。
【００５１】次に、図４(a) に示すように、ＷＳｉ層７
９の上の所定位置に第１レジストパターン８０および第
２レジストパターン８１を形成する。第１レジストパタ
ーン８０は、Ｎ型半導体層５５ａの中央部、すなわち注
入抵抗５０のＮ型半導体層６１（図１参照）が形成され
る位置に対応している。また、第２レジストパターン８
１の位置は、ＳＡＧＦＥＴ５１のゲート電極６９が形成
される位置に対応している（図１参照）。
９の上の所定位置に第１レジストパターン８０および第
２レジストパターン８１を形成する。第１レジストパタ
ーン８０は、Ｎ型半導体層５５ａの中央部、すなわち注
入抵抗５０のＮ型半導体層６１（図１参照）が形成され
る位置に対応している。また、第２レジストパターン８
１の位置は、ＳＡＧＦＥＴ５１のゲート電極６９が形成
される位置に対応している（図１参照）。
【００５２】そして、第１レジストパターン８０および
第２レジストパターン８１をマスクとしてＲＩＥまたは
ＥＣＲエッチングを駆使してパターニングを行う。この
エッチング処理の際、および上記ＷＳｉ層７９を形成す
る際には、いわゆる面内分布が生じる。このため、かか
るエッチング処理では、通常、ＷＳｉ層７９を一定量だ
けオーバーエッチングする。このエッチング処理の後、
両レジストパターン８０，８１を除去する。
第２レジストパターン８１をマスクとしてＲＩＥまたは
ＥＣＲエッチングを駆使してパターニングを行う。この
エッチング処理の際、および上記ＷＳｉ層７９を形成す
る際には、いわゆる面内分布が生じる。このため、かか
るエッチング処理では、通常、ＷＳｉ層７９を一定量だ
けオーバーエッチングする。このエッチング処理の後、
両レジストパターン８０，８１を除去する。
【００５３】このようにエッチング処理することによっ
て、図４(b) に示すように、ＳＡＧＦＥＴ５１のゲート
電極６９が形成される。また、このゲート電極６９の形
成と同時に、スルー膜６２とＷＳｉ層７９とが積層され
た保護膜５８が、注入抵抗５０のＮ型半導体層５５ａ上
の中央部に形成される。このＷＳｉ層７９は、上記導電
性材料膜６３（図１参照）を構成している。
て、図４(b) に示すように、ＳＡＧＦＥＴ５１のゲート
電極６９が形成される。また、このゲート電極６９の形
成と同時に、スルー膜６２とＷＳｉ層７９とが積層され
た保護膜５８が、注入抵抗５０のＮ型半導体層５５ａ上
の中央部に形成される。このＷＳｉ層７９は、上記導電
性材料膜６３（図１参照）を構成している。
【００５４】(5) ソース領域・ドレイン領域形成工程 次に、図４(c) に示すように、ＳＡＧＦＥＴ５１を形成
するための領域Ｂを除いて、半導体基板５３上の全面に
レジストパターン８２を形成する。そして、このレジス
トパターン８２およびゲート電極６９をマスクとして、
領域Ｂに対してイオン注入を行う。
するための領域Ｂを除いて、半導体基板５３上の全面に
レジストパターン８２を形成する。そして、このレジス
トパターン８２およびゲート電極６９をマスクとして、
領域Ｂに対してイオン注入を行う。
【００５５】この場合のイオン注入条件は、注入イオン
がＳｉであり、エネルギが５０ｋｅＶ，ドーズ量が４×
１０12cm-2である。なお、かかるイオン注入条件は、Ｓ
ＡＧＦＥＴ５１に所期の性能を発揮させるため、所要の
条件に変更することができる。なお、イオン注入の後に
おいては、レジストパターン８２は用済みであるので、
レジストパターン８２をアッシング除去する。
がＳｉであり、エネルギが５０ｋｅＶ，ドーズ量が４×
１０12cm-2である。なお、かかるイオン注入条件は、Ｓ
ＡＧＦＥＴ５１に所期の性能を発揮させるため、所要の
条件に変更することができる。なお、イオン注入の後に
おいては、レジストパターン８２は用済みであるので、
レジストパターン８２をアッシング除去する。
【００５６】これにより、図４(d) に示すように、Ｎ'
型半導体層８３およびＮ' 型半導体層８４が形成され
る。これらＮ' 型半導体層８３，８４は、Ｎ型半導体層
７７よりも不純物拡散濃度が相対的に濃くなっている。
型半導体層８３およびＮ' 型半導体層８４が形成され
る。これらＮ' 型半導体層８３，８４は、Ｎ型半導体層
７７よりも不純物拡散濃度が相対的に濃くなっている。
【００５７】次いで、図５(a) に示すように、半導体基
板５３上の全面に、ＳｉＯ膜８５を形成する。このＳｉ
Ｏ膜８５の膜厚は、４０００オングストロームに設定さ
れており、たとえばプラズマＣＶＤ法により形成するこ
とができる。なお、このＳｉＯ膜に代えて、他の誘電体
材料からなる膜を採用することもできる。そして、図５
(b) に示すように、ＲＩＥまたはＥＣＲエッチングを行
い、ゲート電極６９の両側にサイドウォール８６を被着
形成する。
板５３上の全面に、ＳｉＯ膜８５を形成する。このＳｉ
Ｏ膜８５の膜厚は、４０００オングストロームに設定さ
れており、たとえばプラズマＣＶＤ法により形成するこ
とができる。なお、このＳｉＯ膜に代えて、他の誘電体
材料からなる膜を採用することもできる。そして、図５
(b) に示すように、ＲＩＥまたはＥＣＲエッチングを行
い、ゲート電極６９の両側にサイドウォール８６を被着
形成する。
【００５８】次に、図５(c) に示すように、ＳＡＧＦＥ
Ｔ５１を形成するための領域Ｂを除いて、半導体基板５
３上の全面にレジストパターン８７を形成する。そし
て、このレジストパターン８７，ゲート電極６９および
サイドウォール８６をマスクとして、領域Ｂに対してイ
オン注入を行う。
Ｔ５１を形成するための領域Ｂを除いて、半導体基板５
３上の全面にレジストパターン８７を形成する。そし
て、このレジストパターン８７，ゲート電極６９および
サイドウォール８６をマスクとして、領域Ｂに対してイ
オン注入を行う。
【００５９】この場合のイオン注入条件は、注入イオン
がＳｉであり、エネルギが６０ｋｅＶ，ドーズ量が３×
１０13cm-2である。なお、かかるイオン注入条件は、Ｓ
ＡＧＦＥＴ５１に所期の性能を発揮させるため、所要の
条件に変更することができる。なお、イオン注入の後に
おいては、レジストパターン８７は用済みであるので、
レジストパターン８７をアッシング除去する。
がＳｉであり、エネルギが６０ｋｅＶ，ドーズ量が３×
１０13cm-2である。なお、かかるイオン注入条件は、Ｓ
ＡＧＦＥＴ５１に所期の性能を発揮させるため、所要の
条件に変更することができる。なお、イオン注入の後に
おいては、レジストパターン８７は用済みであるので、
レジストパターン８７をアッシング除去する。
【００６０】これにより、図５(d) に示すように、Ｎ+
型半導体層８８およびＮ+ 型半導体層８９が形成され
る。これらＮ+ 型半導体層８８，８９は、Ｎ' 型半導体
層８３，８４よりも不純物拡散濃度が相対的に濃くなっ
ている。
型半導体層８８およびＮ+ 型半導体層８９が形成され
る。これらＮ+ 型半導体層８８，８９は、Ｎ' 型半導体
層８３，８４よりも不純物拡散濃度が相対的に濃くなっ
ている。
【００６１】この状態で、上記Ｎ型半導体層７７がＮ型
チャネル領域６６を構成し、上記Ｎ' 型半導体層８３，
８４がＮ' 型半導体層７２，７４を構成し、上記Ｎ+ 型
半導体層８８，８９がＮ+ 領域７１，７３を構成してい
る（図１参照）。つまり、Ｎ+ 領域７１とＮ' 型半導体
層７２とによりソース領域６４が構成されると共に、Ｎ
+ 領域７３とＮ' 型半導体層７４とによりドレイン領域
６５が構成されており、ソース領域６４およびドレイン
領域６５が、それぞれ、いわゆるＬＤＤ構造を有してい
る。
チャネル領域６６を構成し、上記Ｎ' 型半導体層８３，
８４がＮ' 型半導体層７２，７４を構成し、上記Ｎ+ 型
半導体層８８，８９がＮ+ 領域７１，７３を構成してい
る（図１参照）。つまり、Ｎ+ 領域７１とＮ' 型半導体
層７２とによりソース領域６４が構成されると共に、Ｎ
+ 領域７３とＮ' 型半導体層７４とによりドレイン領域
６５が構成されており、ソース領域６４およびドレイン
領域６５が、それぞれ、いわゆるＬＤＤ構造を有してい
る。
【００６２】また、本工程では、注入抵抗５０のオーミ
ック電極６７，６８が形成される部分であるＮ+ 型半導
体層５９，６０（図１参照）の形成をも行う。具体的に
は、図６(a) に示すように、注入抵抗５０を形成するた
めの領域Ａを除いて、半導体基板５３上の全面にレジス
トパターン９０を形成する。そして、このレジストパタ
ーン９０，保護膜５８およびサイドウォール８６をマス
クとして、領域Ａに対してイオン注入を行う。
ック電極６７，６８が形成される部分であるＮ+ 型半導
体層５９，６０（図１参照）の形成をも行う。具体的に
は、図６(a) に示すように、注入抵抗５０を形成するた
めの領域Ａを除いて、半導体基板５３上の全面にレジス
トパターン９０を形成する。そして、このレジストパタ
ーン９０，保護膜５８およびサイドウォール８６をマス
クとして、領域Ａに対してイオン注入を行う。
【００６３】この場合のイオン注入条件は、注入イオン
がＳｉであり、エネルギが６０ｋｅＶ，ドーズ量が３×
１０13cm-2である。なお、かかるイオン注入条件は、注
入抵抗５０に所期の性能を発揮させるため、所要の条件
に変更することができる。なお、イオン注入の後におい
ては、レジストパターン９０は用済みであるので、レジ
ストパターン９０をアッシング除去する。
がＳｉであり、エネルギが６０ｋｅＶ，ドーズ量が３×
１０13cm-2である。なお、かかるイオン注入条件は、注
入抵抗５０に所期の性能を発揮させるため、所要の条件
に変更することができる。なお、イオン注入の後におい
ては、レジストパターン９０は用済みであるので、レジ
ストパターン９０をアッシング除去する。
【００６４】これにより、図６(b) に示すように、Ｎ+
型半導体層９１およびＮ+ 型半導体層９２が形成され
る。これらＮ+ 型半導体層９１，９２は、Ｎ型半導体層
５５ａよりも不純物拡散濃度が相対的に濃くなってい
る。
型半導体層９１およびＮ+ 型半導体層９２が形成され
る。これらＮ+ 型半導体層９１，９２は、Ｎ型半導体層
５５ａよりも不純物拡散濃度が相対的に濃くなってい
る。
【００６５】この状態で、上記Ｎ+ 型半導体層９１，９
２は、Ｎ+ 型半導体層５９，６０を構成すると共に（図
１参照）、これらＮ+ 型半導体層５９，６０に挟まれる
ように、Ｎ型半導体層６１が形成される。そして、この
Ｎ型半導体層６１とＮ+ 型半導体層５９，６０とによ
り、注入抵抗領域５５が構成される。そして、これら各
層および領域が形成された後、アニール処理をして活性
化する。
２は、Ｎ+ 型半導体層５９，６０を構成すると共に（図
１参照）、これらＮ+ 型半導体層５９，６０に挟まれる
ように、Ｎ型半導体層６１が形成される。そして、この
Ｎ型半導体層６１とＮ+ 型半導体層５９，６０とによ
り、注入抵抗領域５５が構成される。そして、これら各
層および領域が形成された後、アニール処理をして活性
化する。
【００６６】さらに、本工程では、サイドウォール８６
の除去も行う。具体的には、ＲＩＥまたはＥＣＲエッチ
ングを行い、サイドウォール８６を除去する。
の除去も行う。具体的には、ＲＩＥまたはＥＣＲエッチ
ングを行い、サイドウォール８６を除去する。
【００６７】(6) 電極形成工程 そして、図６(c) に示すように、従来の公知の方法によ
って、注入抵抗５０のオーミック電極５６，５７が、そ
れぞれ、Ｎ+ 型半導体層５９，６０上に形成され、ＳＡ
ＧＦＥＴ５１のソース電極６７およびドレイン電極６８
が、それぞれ、Ｎ+ 型半導体層７１，７３上に形成され
る。
って、注入抵抗５０のオーミック電極５６，５７が、そ
れぞれ、Ｎ+ 型半導体層５９，６０上に形成され、ＳＡ
ＧＦＥＴ５１のソース電極６７およびドレイン電極６８
が、それぞれ、Ｎ+ 型半導体層７１，７３上に形成され
る。
【００６８】最後に、図示していないが、層間絶縁膜の
形成，メタライゼーションおよびパッシベーション膜の
形成を行い、注入抵抗５０がＳＡＧＦＥＴ５１と共に積
層された半導体装置Ｄ１が完成する。
形成，メタライゼーションおよびパッシベーション膜の
形成を行い、注入抵抗５０がＳＡＧＦＥＴ５１と共に積
層された半導体装置Ｄ１が完成する。
【００６９】次に、本実施の形態に係る注入抵抗５０の
作用効果について説明する。本実施の形態に係る注入抵
抗５０によれば、図１に示すように、保護膜５８により
注入抵抗領域５５を保護することができる。これによ
り、注入抵抗領域５５が損傷を受けるのを防止すること
ができる。その結果、注入抵抗５０のシート抵抗値のば
らつきを抑えて安定させることができる。しかも、注入
抵抗領域５５の損傷を防ぐことができるから、設計通り
の薄層且つ高抵抗な注入抵抗領域５５を実現することが
できるという利点がある。
作用効果について説明する。本実施の形態に係る注入抵
抗５０によれば、図１に示すように、保護膜５８により
注入抵抗領域５５を保護することができる。これによ
り、注入抵抗領域５５が損傷を受けるのを防止すること
ができる。その結果、注入抵抗５０のシート抵抗値のば
らつきを抑えて安定させることができる。しかも、注入
抵抗領域５５の損傷を防ぐことができるから、設計通り
の薄層且つ高抵抗な注入抵抗領域５５を実現することが
できるという利点がある。
【００７０】さらに、製造工程の面から、注入抵抗５０
の作用効果について詳述する。スルー膜形成工程および
注入抵抗領域形成工程を経て、スルー膜除去工程によっ
て注入抵抗領域５５上にのみスルー膜６２が形成される
（図３(c) 参照）。そして、この状態で、保護膜・ゲー
ト電極形成工程により、半導体基板５３上に導電性材料
膜７９を形成した後、レジストパターン処理およびエッ
チング処理によって、保護膜５８およびゲート電極６９
を形成する（図４(d) 参照）。この保護膜５８およびゲ
ート電極６９の形成に際してエッチング処理がなされる
が、スルー膜６２が注入抵抗領域５５を保護するので、
当該エッチング処理による注入抵抗領域５５の損傷を防
ぐことができる。
の作用効果について詳述する。スルー膜形成工程および
注入抵抗領域形成工程を経て、スルー膜除去工程によっ
て注入抵抗領域５５上にのみスルー膜６２が形成される
（図３(c) 参照）。そして、この状態で、保護膜・ゲー
ト電極形成工程により、半導体基板５３上に導電性材料
膜７９を形成した後、レジストパターン処理およびエッ
チング処理によって、保護膜５８およびゲート電極６９
を形成する（図４(d) 参照）。この保護膜５８およびゲ
ート電極６９の形成に際してエッチング処理がなされる
が、スルー膜６２が注入抵抗領域５５を保護するので、
当該エッチング処理による注入抵抗領域５５の損傷を防
ぐことができる。
【００７１】さらに、ソース領域・ドレイン領域形成工
程において、半導体基板５３上でのレジストパターン８
２，８７の形成・除去作業が含まれ、また、サイドウォ
ール８６の除去作業が含まれる。これらの作業は、半導
体基板５３の表面層に損傷を与えるものであるが、上記
保護膜５８が注入抵抗領域５５を保護するので、かかる
作業によって注入抵抗領域５５が損傷を受けるのを防ぐ
ことができる。従って、ＳＡＧＦＥＴ５１と共に集積さ
れる注入抵抗５０を形成する際に必要なエッチング処理
等による注入抵抗領域５５の損傷を効果的に防ぐことが
できる。その結果、注入抵抗５０のシート抵抗値のばら
つきを抑えて安定させることができる。しかも、注入抵
抗領域５５の損傷を防ぐことができるから、設計通りの
薄層且つ高抵抗な注入抵抗領域５５を実現することがで
きるという利点がある。
程において、半導体基板５３上でのレジストパターン８
２，８７の形成・除去作業が含まれ、また、サイドウォ
ール８６の除去作業が含まれる。これらの作業は、半導
体基板５３の表面層に損傷を与えるものであるが、上記
保護膜５８が注入抵抗領域５５を保護するので、かかる
作業によって注入抵抗領域５５が損傷を受けるのを防ぐ
ことができる。従って、ＳＡＧＦＥＴ５１と共に集積さ
れる注入抵抗５０を形成する際に必要なエッチング処理
等による注入抵抗領域５５の損傷を効果的に防ぐことが
できる。その結果、注入抵抗５０のシート抵抗値のばら
つきを抑えて安定させることができる。しかも、注入抵
抗領域５５の損傷を防ぐことができるから、設計通りの
薄層且つ高抵抗な注入抵抗領域５５を実現することがで
きるという利点がある。
【００７２】なお、本実施の形態１では、ＳＡＧＦＥＴ
５１において、ソース領域６４およびドレイン領域６５
がいわゆるＬＤＤ構造を有する場合について説明した
が、注入抵抗５０と共に集積される電界効果トランジス
タは、一般的な単一拡散構造を有するものであっても良
い。
５１において、ソース領域６４およびドレイン領域６５
がいわゆるＬＤＤ構造を有する場合について説明した
が、注入抵抗５０と共に集積される電界効果トランジス
タは、一般的な単一拡散構造を有するものであっても良
い。
【００７３】実施の形態２．図７は、本発明の実施の形
態２に係る注入抵抗を含む半導体装置の構成を簡略化し
て示す断面図である。なお、同図では、パッシベーショ
ン膜および配線を省略している。
態２に係る注入抵抗を含む半導体装置の構成を簡略化し
て示す断面図である。なお、同図では、パッシベーショ
ン膜および配線を省略している。
【００７４】図７に示す半導体装置Ｄ２は、注入抵抗１
００と、ＳＡＧＦＥＴ５１とを含み、これらは、半導体
基板５３上に集積されている。本実施の形態に係る注入
抵抗１００が実施の形態１に係る注入抵抗５０と異なる
ところは、注入抵抗５０の保護膜５８は、スルー膜６２
と導電性材料膜６３とが積層されて構成されたものであ
るのに対し（図１参照）、本実施の形態に係る注入抵抗
１００は、保護膜１０１がＳｉＯからなるスルー膜によ
り構成されている点である。なお、その他の構成につい
ては、実施の形態１で示した半導体装置Ｄ１と同様であ
る。従って、以下の説明においては、半導体装置Ｄ２の
構成のうち、半導体装置Ｄ１の構成と同様のものについ
ては、図１ないし図６で示した参照符号と同様の参照符
号を付す。
００と、ＳＡＧＦＥＴ５１とを含み、これらは、半導体
基板５３上に集積されている。本実施の形態に係る注入
抵抗１００が実施の形態１に係る注入抵抗５０と異なる
ところは、注入抵抗５０の保護膜５８は、スルー膜６２
と導電性材料膜６３とが積層されて構成されたものであ
るのに対し（図１参照）、本実施の形態に係る注入抵抗
１００は、保護膜１０１がＳｉＯからなるスルー膜によ
り構成されている点である。なお、その他の構成につい
ては、実施の形態１で示した半導体装置Ｄ１と同様であ
る。従って、以下の説明においては、半導体装置Ｄ２の
構成のうち、半導体装置Ｄ１の構成と同様のものについ
ては、図１ないし図６で示した参照符号と同様の参照符
号を付す。
【００７５】注入抵抗１００は、半導体基板５３の表面
層に形成されたＰ型半導体層５４と、Ｐ型半導体層５４
の内部に形成された注入抵抗領域５５と、注入抵抗領域
５５の両端部に、それぞれ、オーミック接触するオーミ
ック電極５６，５７と、注入抵抗領域５５の表面の中央
部に形成された保護膜１０１とを含んでいる。本実施の
形態の特徴とするところは、注入抵抗５０がスルー膜か
らなる保護膜１０１を含んでいる点であり、この保護膜
１０１によって、注入抵抗領域５５の表面層を保護する
ことができる。
層に形成されたＰ型半導体層５４と、Ｐ型半導体層５４
の内部に形成された注入抵抗領域５５と、注入抵抗領域
５５の両端部に、それぞれ、オーミック接触するオーミ
ック電極５６，５７と、注入抵抗領域５５の表面の中央
部に形成された保護膜１０１とを含んでいる。本実施の
形態の特徴とするところは、注入抵抗５０がスルー膜か
らなる保護膜１０１を含んでいる点であり、この保護膜
１０１によって、注入抵抗領域５５の表面層を保護する
ことができる。
【００７６】注入抵抗領域５５のうち、オーミック電極
５６の直下のＮ+ 型半導体層５９およびオーミック電極
５７の直下のＮ+ 型半導体層６０は、その不純物拡散濃
度がＮ型半導体層６１の不純物拡散濃度に比べて濃くな
っている。
５６の直下のＮ+ 型半導体層５９およびオーミック電極
５７の直下のＮ+ 型半導体層６０は、その不純物拡散濃
度がＮ型半導体層６１の不純物拡散濃度に比べて濃くな
っている。
【００７７】注入抵抗５０のシート抵抗値は、Ｎ型半導
体層６１の状態により決定される。つまり、注入抵抗５
０のシート抵抗値は、Ｎ型半導体層６１の層厚，不純物
拡散濃度等によって決定され、さらに、このＮ型半導体
層６１の表面層の状態の善し悪しによっても影響を受け
る。
体層６１の状態により決定される。つまり、注入抵抗５
０のシート抵抗値は、Ｎ型半導体層６１の層厚，不純物
拡散濃度等によって決定され、さらに、このＮ型半導体
層６１の表面層の状態の善し悪しによっても影響を受け
る。
【００７８】保護膜１０１は、Ｎ型半導体層６１上、す
なわち注入抵抗領域５５のうちオーミック電極５６，５
７が形成された領域を除く領域上に形成されている。こ
の保護膜１０１は、ＳｉＯからなり、注入抵抗５０を製
造する工程において形成されるスルー膜からなる。本実
施の形態では、保護膜１０１は、ＳｉＯを採用している
が、ＳｉＯに限らず、誘電体材料からなるものであれば
他のものでも良い。
なわち注入抵抗領域５５のうちオーミック電極５６，５
７が形成された領域を除く領域上に形成されている。こ
の保護膜１０１は、ＳｉＯからなり、注入抵抗５０を製
造する工程において形成されるスルー膜からなる。本実
施の形態では、保護膜１０１は、ＳｉＯを採用している
が、ＳｉＯに限らず、誘電体材料からなるものであれば
他のものでも良い。
【００７９】なお、ＳＡＧＦＥＴ５１の構造は、実施の
形態１と同様であるので、その説明は、省略する。
形態１と同様であるので、その説明は、省略する。
【００８０】次に、注入抵抗１００の製造方法について
説明する。図８ないし図１２は、半導体装置Ｄ２の製造
方法を工程順に示す断面図である。本実施の形態に係る
注入抵抗１００の製造方法は、実施の形態１と同様に、
スルー膜形成工程と、注入抵抗領域形成工程と、
スルー膜除去工程と、保護膜・ゲート電極形成工程
と、ソース領域・ドレイン領域形成工程と、電極形
成工程とを含む。
説明する。図８ないし図１２は、半導体装置Ｄ２の製造
方法を工程順に示す断面図である。本実施の形態に係る
注入抵抗１００の製造方法は、実施の形態１と同様に、
スルー膜形成工程と、注入抵抗領域形成工程と、
スルー膜除去工程と、保護膜・ゲート電極形成工程
と、ソース領域・ドレイン領域形成工程と、電極形
成工程とを含む。
【００８１】(1) スルー膜形成工程 図８(a) を参照して、半導体基板５３上にスルー膜６２
を形成する。半導体基板５３は、実施の形態１と同様
に、たとえばＧａＡｓを採用することができる。また、
スルー膜６２は、プラズマＣＶＤ法を採用して形成す
る。スルー膜６２は、ＳｉＯを採用している。そして、
このスルー膜６２の層厚は、３００オングストロームで
ある。なお、スルー膜６２は、プラズマＣＶＤ法の他、
ＭＢＥ(Moleculor Beam Epitaxy)法，やＣＢＥ(Chemica
l Beam Epitaxy) 法等の公知の方法を採用して形成する
ことができる。また、本実施の形態では、スルー膜６２
は、ＳｉＯを採用したが、これに限らず、誘電体材料か
らなるものであれば他のものでも良い。
を形成する。半導体基板５３は、実施の形態１と同様
に、たとえばＧａＡｓを採用することができる。また、
スルー膜６２は、プラズマＣＶＤ法を採用して形成す
る。スルー膜６２は、ＳｉＯを採用している。そして、
このスルー膜６２の層厚は、３００オングストロームで
ある。なお、スルー膜６２は、プラズマＣＶＤ法の他、
ＭＢＥ(Moleculor Beam Epitaxy)法，やＣＢＥ(Chemica
l Beam Epitaxy) 法等の公知の方法を採用して形成する
ことができる。また、本実施の形態では、スルー膜６２
は、ＳｉＯを採用したが、これに限らず、誘電体材料か
らなるものであれば他のものでも良い。
【００８２】(2) 注入抵抗領域形成工程 この状態で、図８(b) に示すように、注入抵抗１００を
形成するための領域Ａを除いて、スルー膜６２の上にレ
ジストパターン７５を形成する。そして、領域Ａに対し
てイオン注入することによって、Ｐ型半導体層５４およ
びＮ型半導体層５５ａを形成する。
形成するための領域Ａを除いて、スルー膜６２の上にレ
ジストパターン７５を形成する。そして、領域Ａに対し
てイオン注入することによって、Ｐ型半導体層５４およ
びＮ型半導体層５５ａを形成する。
【００８３】Ｐ型半導体層５４を形成するためのイオン
注入条件は、注入イオンがＭｇイオンであり、エネルギ
が３００ｋｅＶ，ドーズ量が２×１０12cm-2である。ま
た、Ｎ型半導体層５５ａを形成するためのイオン注入条
件は、注入イオンがＳｉイオンであり、エネルギが６０
ｋｅＶ，ドーズ量が３×１０13cm-2である。もっとも、
かかるイオン注入条件は、注入抵抗１００に所期の性能
を発揮させるため、所要の条件に変更することができ
る。イオン注入の後、レジストパターン７５を除去す
る。
注入条件は、注入イオンがＭｇイオンであり、エネルギ
が３００ｋｅＶ，ドーズ量が２×１０12cm-2である。ま
た、Ｎ型半導体層５５ａを形成するためのイオン注入条
件は、注入イオンがＳｉイオンであり、エネルギが６０
ｋｅＶ，ドーズ量が３×１０13cm-2である。もっとも、
かかるイオン注入条件は、注入抵抗１００に所期の性能
を発揮させるため、所要の条件に変更することができ
る。イオン注入の後、レジストパターン７５を除去す
る。
【００８４】また、本工程では、ＳＡＧＦＥＴ５１の構
成要素であるＰ型半導体層７０およびＮ型半導体層７７
（図７参照）の形成作業をも行う。具体的には、図８
(c) に示すように、ＳＡＧＦＥＴ５１を形成するための
領域Ｂを除いて、スルー膜６２の上にレジストパターン
７６を形成する。そして、領域Ｂに対してイオン注入す
ることによって、Ｐ型半導体層７０およびＮ型半導体層
７７を形成する。
成要素であるＰ型半導体層７０およびＮ型半導体層７７
（図７参照）の形成作業をも行う。具体的には、図８
(c) に示すように、ＳＡＧＦＥＴ５１を形成するための
領域Ｂを除いて、スルー膜６２の上にレジストパターン
７６を形成する。そして、領域Ｂに対してイオン注入す
ることによって、Ｐ型半導体層７０およびＮ型半導体層
７７を形成する。
【００８５】Ｐ型半導体層７０を形成するためのイオン
注入条件は、注入イオンがＭｇイオンであり、エネルギ
が３００ｋｅＶ，ドーズ量が２×１０12cm-2である。ま
た、Ｎ型半導体層７７を形成するためのイオン注入条件
は、注入イオンがＳｉイオンであり、エネルギが５０ｋ
ｅＶ，ドーズ量が５×１０12cm-2である。もっとも、か
かるイオン注入条件は、ＳＡＧＦＥＴ５１に所期の性能
を発揮させるため、所要の条件に変更することができ
る。なお、イオン注入の後においては、レジストパター
ン７６は用済みであるので、レジストパターン７６をア
ッシング除去する（図９(a) 参照）。
注入条件は、注入イオンがＭｇイオンであり、エネルギ
が３００ｋｅＶ，ドーズ量が２×１０12cm-2である。ま
た、Ｎ型半導体層７７を形成するためのイオン注入条件
は、注入イオンがＳｉイオンであり、エネルギが５０ｋ
ｅＶ，ドーズ量が５×１０12cm-2である。もっとも、か
かるイオン注入条件は、ＳＡＧＦＥＴ５１に所期の性能
を発揮させるため、所要の条件に変更することができ
る。なお、イオン注入の後においては、レジストパター
ン７６は用済みであるので、レジストパターン７６をア
ッシング除去する（図９(a) 参照）。
【００８６】(3) スルー膜除去工程 次に、図９(b) に示すように、Ｎ型半導体層５５ａの中
央部を覆うようにレジストパターン１０２を形成する。
そして、レジストパターン１０２をマスクとしてＲＩＥ
またはＥＣＲエッチングを行い、スルー膜６２を除去す
る。これにより、図９(c) に示すように、スルー膜６２
は、Ｎ型半導体層５５ａの中央部上にのみ形成された状
態となる。なお、このＮ型半導体層５５ａの中央部と
は、具体的には、注入抵抗１００のオーミック電極５６
とオーミック電極５７との間に挟まれたＮ型半導体層６
１に対応する部分である（図７参照）。
央部を覆うようにレジストパターン１０２を形成する。
そして、レジストパターン１０２をマスクとしてＲＩＥ
またはＥＣＲエッチングを行い、スルー膜６２を除去す
る。これにより、図９(c) に示すように、スルー膜６２
は、Ｎ型半導体層５５ａの中央部上にのみ形成された状
態となる。なお、このＮ型半導体層５５ａの中央部と
は、具体的には、注入抵抗１００のオーミック電極５６
とオーミック電極５７との間に挟まれたＮ型半導体層６
１に対応する部分である（図７参照）。
【００８７】(4) 保護膜・ゲート電極形成工程 続いて、図９(d) に示すように、スルー膜６２およびレ
ジストパターン１０２を残したまま、半導体基板５３上
の全面にＷＳｉ層７９を形成する。ＷＳｉ層７９は、た
とえばスパッタ法を採用して形成することができる。な
お、本実施の形態では、高融点金属からなるＷＳｉ層７
９を採用したが、ＷＳｉ層７９に代えて、他の導電性材
料からなる層を採用することもできる。
ジストパターン１０２を残したまま、半導体基板５３上
の全面にＷＳｉ層７９を形成する。ＷＳｉ層７９は、た
とえばスパッタ法を採用して形成することができる。な
お、本実施の形態では、高融点金属からなるＷＳｉ層７
９を採用したが、ＷＳｉ層７９に代えて、他の導電性材
料からなる層を採用することもできる。
【００８８】次に、図１０(a) に示すように、ＷＳｉ層
７９の上の所定位置にレジストパターン１０３を形成す
る。この所定位置とは、ＳＡＧＦＥＴ５１のゲート電極
６９（図７参照）が形成される位置に対応する位置であ
る。
７９の上の所定位置にレジストパターン１０３を形成す
る。この所定位置とは、ＳＡＧＦＥＴ５１のゲート電極
６９（図７参照）が形成される位置に対応する位置であ
る。
【００８９】次いで、レジストパターン１０３をマスク
としてＲＩＥまたはＥＣＲエッチングを駆使してパター
ニングを行う。このエッチング処理の際、および上記Ｗ
Ｓｉ層７９を形成する際には、いわゆる面内分布が生じ
る。このため、かかるエッチング処理では、通常、ＷＳ
ｉ層７９を一定量だけオーバーエッチングする。このエ
ッチング処理の後、レジストパターン１０３を除去す
る。
としてＲＩＥまたはＥＣＲエッチングを駆使してパター
ニングを行う。このエッチング処理の際、および上記Ｗ
Ｓｉ層７９を形成する際には、いわゆる面内分布が生じ
る。このため、かかるエッチング処理では、通常、ＷＳ
ｉ層７９を一定量だけオーバーエッチングする。このエ
ッチング処理の後、レジストパターン１０３を除去す
る。
【００９０】このようにエッチング処理することによっ
て、図１０(b) に示すように、ＳＡＧＦＥＴ５１のゲー
ト電極６９が形成される。また、ゲート電極６９の形成
と同時に、Ｎ型半導体層５５ａの中央部上に、スルー膜
６２からなる保護膜１０１が形成される。
て、図１０(b) に示すように、ＳＡＧＦＥＴ５１のゲー
ト電極６９が形成される。また、ゲート電極６９の形成
と同時に、Ｎ型半導体層５５ａの中央部上に、スルー膜
６２からなる保護膜１０１が形成される。
【００９１】(5) ソース領域・ドレイン領域形成工程 次に、図１０(c) に示すように、ＳＡＧＦＥＴ５１を形
成するための領域Ｂを除いて、半導体基板５３上の全面
にレジストパターン１０４を形成する。そして、このレ
ジストパターン１０４およびゲート電極６９をマスクと
してイオン注入を行う。
成するための領域Ｂを除いて、半導体基板５３上の全面
にレジストパターン１０４を形成する。そして、このレ
ジストパターン１０４およびゲート電極６９をマスクと
してイオン注入を行う。
【００９２】この場合のイオン注入条件は、注入イオン
がＳｉであり、エネルギが５０ｋｅＶ，ドーズ量が４×
１０12cm-2である。なお、かかるイオン注入条件は、Ｓ
ＡＧＦＥＴ５１に所期の性能を発揮させるため、所要の
条件に変更することができる。なお、イオン注入の後に
おいては、レジストパターン１０４は用済みであるの
で、レジストパターン１０４をアッシング除去する。
がＳｉであり、エネルギが５０ｋｅＶ，ドーズ量が４×
１０12cm-2である。なお、かかるイオン注入条件は、Ｓ
ＡＧＦＥＴ５１に所期の性能を発揮させるため、所要の
条件に変更することができる。なお、イオン注入の後に
おいては、レジストパターン１０４は用済みであるの
で、レジストパターン１０４をアッシング除去する。
【００９３】これにより、図１０(d) に示すように、Ｎ
' 型半導体層８３，８４が形成される。このＮ' 型半導
体層８３，８４は、Ｎ型半導体層７７よりも不純物拡散
濃度が相対的に濃くなっている。
' 型半導体層８３，８４が形成される。このＮ' 型半導
体層８３，８４は、Ｎ型半導体層７７よりも不純物拡散
濃度が相対的に濃くなっている。
【００９４】次いで、図１１(a) に示すように、半導体
基板５３上の全面に、ＳｉＯ膜８５を形成する。このＳ
ｉＯ膜８５の膜厚は、４０００オングストロームに設定
されており、たとえばプラズマＣＶＤ法により形成する
ことができる。なお、このＳｉＯ膜に代えて、他の誘電
体材料からなる膜を採用することもできる。そして、図
１１(b) に示すように、ＲＩＥまたはＥＣＲエッチング
を行い、ゲート電極６９の両側にサイドウォール８６を
被着形成する。
基板５３上の全面に、ＳｉＯ膜８５を形成する。このＳ
ｉＯ膜８５の膜厚は、４０００オングストロームに設定
されており、たとえばプラズマＣＶＤ法により形成する
ことができる。なお、このＳｉＯ膜に代えて、他の誘電
体材料からなる膜を採用することもできる。そして、図
１１(b) に示すように、ＲＩＥまたはＥＣＲエッチング
を行い、ゲート電極６９の両側にサイドウォール８６を
被着形成する。
【００９５】次に、図１１(c) に示すように、ＳＡＧＦ
ＥＴ５１を形成するための領域Ｂを除いて、半導体基板
５３上の全面にレジストパターン１０５を形成する。そ
して、このレジストパターン１０５，ゲート電極６９お
よびサイドウォール８６をマスクとしてイオン注入を行
う。
ＥＴ５１を形成するための領域Ｂを除いて、半導体基板
５３上の全面にレジストパターン１０５を形成する。そ
して、このレジストパターン１０５，ゲート電極６９お
よびサイドウォール８６をマスクとしてイオン注入を行
う。
【００９６】この場合のイオン注入条件は、注入イオン
がＳｉであり、エネルギが６０ｋｅＶ，ドーズ量が３×
１０13cm-2である。なお、かかるイオン注入条件は、Ｓ
ＡＧＦＥＴ５１に所期の性能を発揮させるため、所要の
条件に変更することができる。なお、イオン注入の後に
おいては、レジストパターン１０５は用済みであるの
で、レジストパターン１０５をアッシング除去する。
がＳｉであり、エネルギが６０ｋｅＶ，ドーズ量が３×
１０13cm-2である。なお、かかるイオン注入条件は、Ｓ
ＡＧＦＥＴ５１に所期の性能を発揮させるため、所要の
条件に変更することができる。なお、イオン注入の後に
おいては、レジストパターン１０５は用済みであるの
で、レジストパターン１０５をアッシング除去する。
【００９７】これにより、図１１(d) に示すように、Ｎ
+ 型半導体層８８，８９が形成される。このＮ+ 型半導
体層８８，８９は、Ｎ' 型半導体層８３，８４よりも不
純物拡散濃度が相対的に濃くなっている。
+ 型半導体層８８，８９が形成される。このＮ+ 型半導
体層８８，８９は、Ｎ' 型半導体層８３，８４よりも不
純物拡散濃度が相対的に濃くなっている。
【００９８】この状態で、上記Ｎ型半導体層７７がＮ型
チャネル領域６６を構成し、上記Ｎ' 型半導体層８３，
８４がＮ' 型半導体層７２，７４を構成し、上記Ｎ+ 型
半導体層８８，８９がＮ+ 領域７１，７３を構成してい
る（図７参照）。つまり、Ｎ+ 領域７１とＮ' 型半導体
層７２とによりソース領域６４が形成されると共に、Ｎ
+ 領域７３とＮ' 型半導体層７４とによりドレイン領域
６５が形成され、ソース領域６４およびドレイン領域６
５は、いわゆるＬＤＤ構造を有する。
チャネル領域６６を構成し、上記Ｎ' 型半導体層８３，
８４がＮ' 型半導体層７２，７４を構成し、上記Ｎ+ 型
半導体層８８，８９がＮ+ 領域７１，７３を構成してい
る（図７参照）。つまり、Ｎ+ 領域７１とＮ' 型半導体
層７２とによりソース領域６４が形成されると共に、Ｎ
+ 領域７３とＮ' 型半導体層７４とによりドレイン領域
６５が形成され、ソース領域６４およびドレイン領域６
５は、いわゆるＬＤＤ構造を有する。
【００９９】また、本工程では、注入抵抗１００のオー
ミック電極５６，５７が形成される部分であるＮ+ 型半
導体層５９，６０（図７参照）の形成も行う。具体的に
は、図１２(a) に示すように、注入抵抗１００を形成す
るための領域Ａを除いて、半導体基板５３上の全面にレ
ジストパターン１０６を形成する。そして、このレジス
トパターン１０６および保護膜１０１をマスクとしてイ
オン注入を行う。
ミック電極５６，５７が形成される部分であるＮ+ 型半
導体層５９，６０（図７参照）の形成も行う。具体的に
は、図１２(a) に示すように、注入抵抗１００を形成す
るための領域Ａを除いて、半導体基板５３上の全面にレ
ジストパターン１０６を形成する。そして、このレジス
トパターン１０６および保護膜１０１をマスクとしてイ
オン注入を行う。
【０１００】この場合のイオン注入条件は、注入イオン
がＳｉであり、エネルギが６０ｋｅＶ，ドーズ量が３×
１０13cm-2である。なお、かかるイオン注入条件は、注
入抵抗１００に所期の性能を発揮させるため、所要の条
件に変更することができる。なお、イオン注入の後にお
いては、レジストパターン１０６は用済みであるので、
レジストパターン１０６をアッシング除去する。
がＳｉであり、エネルギが６０ｋｅＶ，ドーズ量が３×
１０13cm-2である。なお、かかるイオン注入条件は、注
入抵抗１００に所期の性能を発揮させるため、所要の条
件に変更することができる。なお、イオン注入の後にお
いては、レジストパターン１０６は用済みであるので、
レジストパターン１０６をアッシング除去する。
【０１０１】これにより、図１２(b) に示すように、Ｎ
+ 型半導体層９１，９２が形成される。このＮ+ 型半導
体層９１，９２は、Ｎ型半導体層５５ａよりも不純物拡
散濃度が相対的に濃くなっている。
+ 型半導体層９１，９２が形成される。このＮ+ 型半導
体層９１，９２は、Ｎ型半導体層５５ａよりも不純物拡
散濃度が相対的に濃くなっている。
【０１０２】この状態で、上記Ｎ+ 型半導体層９１，９
２は、Ｎ+ 領域５９，６０を構成すると共に、これらＮ
+ 領域５９，６０に挟まれた状態で、Ｎ型半導体層５５
ａがＮ型半導体層６１を構成する（図１２(c) 参照）。
また、Ｎ+ 領域５９，６０とＮ型半導体層６１とによ
り、注入抵抗領域５５が構成される。そして、これら各
層および領域が形成された後、アニール処理をして活性
化する。
２は、Ｎ+ 領域５９，６０を構成すると共に、これらＮ
+ 領域５９，６０に挟まれた状態で、Ｎ型半導体層５５
ａがＮ型半導体層６１を構成する（図１２(c) 参照）。
また、Ｎ+ 領域５９，６０とＮ型半導体層６１とによ
り、注入抵抗領域５５が構成される。そして、これら各
層および領域が形成された後、アニール処理をして活性
化する。
【０１０３】さらに、本工程では、サイドウォール８６
の除去をも行う。具体的には、ＲＩＥまたはＥＣＲエッ
チングを行い、サイドウォール８６を除去する。
の除去をも行う。具体的には、ＲＩＥまたはＥＣＲエッ
チングを行い、サイドウォール８６を除去する。
【０１０４】(6) 電極形成工程 そして、図１２(c) に示すように、従来の公知の方法に
よって、注入抵抗１００の電極５６，５７並びにＳＡＧ
ＦＥＴ５１のソース電極６７およびドレイン電極６８が
形成される。最後に、図示していないが、パッシベーシ
ョン膜の形成およびメタライゼーションを行い、注入抵
抗１００がＳＡＧＦＥＴ５１と共に積層された半導体装
置Ｄ２が完成する。
よって、注入抵抗１００の電極５６，５７並びにＳＡＧ
ＦＥＴ５１のソース電極６７およびドレイン電極６８が
形成される。最後に、図示していないが、パッシベーシ
ョン膜の形成およびメタライゼーションを行い、注入抵
抗１００がＳＡＧＦＥＴ５１と共に積層された半導体装
置Ｄ２が完成する。
【０１０５】次に、本実施の形態に係る注入抵抗１００
の作用効果について説明する。本実施の形態に係る注入
抵抗１００によれば、実施の形態１と同様の作用効果を
奏する。具体的には、図７に示すように、保護膜１０１
によりＮ型半導体層６１（注入抵抗領域５５の中央部の
領域）を保護することができる。これにより、Ｎ型半導
体層６１が損傷を受けるのを防止することができる。そ
の結果、注入抵抗１００のシート抵抗値のばらつきを抑
えて安定させることができる。しかも、注入抵抗領域５
５の損傷を防止することができるから、設計通りの薄層
且つ高抵抗な注入抵抗領域５５を実現することができる
という利点がある。
の作用効果について説明する。本実施の形態に係る注入
抵抗１００によれば、実施の形態１と同様の作用効果を
奏する。具体的には、図７に示すように、保護膜１０１
によりＮ型半導体層６１（注入抵抗領域５５の中央部の
領域）を保護することができる。これにより、Ｎ型半導
体層６１が損傷を受けるのを防止することができる。そ
の結果、注入抵抗１００のシート抵抗値のばらつきを抑
えて安定させることができる。しかも、注入抵抗領域５
５の損傷を防止することができるから、設計通りの薄層
且つ高抵抗な注入抵抗領域５５を実現することができる
という利点がある。
【０１０６】製造工程の面から詳しく説明すると、スル
ー膜形成工程および注入抵抗領域形成工程を経て、スル
ー膜除去工程によってＮ型半導体層６１上にのみＳｉＯ
からなる保護膜１０１が形成される（図９(c) 参照）。
そして、この状態で、保護膜・ゲート電極形成工程によ
り、半導体基板５３上に導電性材料膜７９を形成した
後、レジストパターン処理およびエッチング処理によっ
て、保護膜１０１およびゲート電極６９を形成する（図
１０(d) 参照）。このゲート電極６９の形成に際してエ
ッチング処理がなされるが、保護膜１０１が注入抵抗領
域５５の中央部（Ｎ型半導体層６１）を保護するので、
当該エッチング処理によるＮ型半導体層６１の損傷を防
ぐことができる。
ー膜形成工程および注入抵抗領域形成工程を経て、スル
ー膜除去工程によってＮ型半導体層６１上にのみＳｉＯ
からなる保護膜１０１が形成される（図９(c) 参照）。
そして、この状態で、保護膜・ゲート電極形成工程によ
り、半導体基板５３上に導電性材料膜７９を形成した
後、レジストパターン処理およびエッチング処理によっ
て、保護膜１０１およびゲート電極６９を形成する（図
１０(d) 参照）。このゲート電極６９の形成に際してエ
ッチング処理がなされるが、保護膜１０１が注入抵抗領
域５５の中央部（Ｎ型半導体層６１）を保護するので、
当該エッチング処理によるＮ型半導体層６１の損傷を防
ぐことができる。
【０１０７】さらに、ソース領域・ドレイン領域形成工
程において、半導体基板５３上でのレジストパターン１
０５，１０６の形成・除去作業が含まれ、また、サイド
ウォール８６の除去作業が含まれる。これらの作業は、
半導体基板５３の表面層に損傷を与えるものであるが、
上記保護膜１０１がＮ型半導体層６１を保護するので、
かかる作業によってＮ型半導体層６１が損傷を受けるの
を防ぐことができる。従って、ＳＡＧＦＥＴ５１と共に
集積される注入抵抗１００を形成する際に必要なエッチ
ング処理等によるＮ型半導体層６１の損傷を効果的に防
ぐことができる。しかも、保護膜１０１は、注入抵抗１
００を製造する工程で使用されるスルー膜６２をそのま
ま保護膜として利用するものであるから、保護膜１０１
を安価に形成することができる。
程において、半導体基板５３上でのレジストパターン１
０５，１０６の形成・除去作業が含まれ、また、サイド
ウォール８６の除去作業が含まれる。これらの作業は、
半導体基板５３の表面層に損傷を与えるものであるが、
上記保護膜１０１がＮ型半導体層６１を保護するので、
かかる作業によってＮ型半導体層６１が損傷を受けるの
を防ぐことができる。従って、ＳＡＧＦＥＴ５１と共に
集積される注入抵抗１００を形成する際に必要なエッチ
ング処理等によるＮ型半導体層６１の損傷を効果的に防
ぐことができる。しかも、保護膜１０１は、注入抵抗１
００を製造する工程で使用されるスルー膜６２をそのま
ま保護膜として利用するものであるから、保護膜１０１
を安価に形成することができる。
【０１０８】その結果、注入抵抗１００のシート抵抗値
のばらつきを抑えて安定させることができる。しかも、
注入抵抗領域５５の損傷を防止することができるから、
設計通りの薄層且つ高抵抗な注入抵抗領域５５を実現す
ることができるという利点がある。
のばらつきを抑えて安定させることができる。しかも、
注入抵抗領域５５の損傷を防止することができるから、
設計通りの薄層且つ高抵抗な注入抵抗領域５５を実現す
ることができるという利点がある。
【０１０９】なお、本実施の形態２では、ＳＡＧＦＥＴ
５１において、ソース領域６４およびドレイン領域６５
がいわゆるＬＤＤ構造を有する場合について説明した
が、上記実施の形態１と同様に、注入抵抗１００と共に
集積される電界効果トランジスタは、一般的な単一拡散
構造を有するものであっても良い。
５１において、ソース領域６４およびドレイン領域６５
がいわゆるＬＤＤ構造を有する場合について説明した
が、上記実施の形態１と同様に、注入抵抗１００と共に
集積される電界効果トランジスタは、一般的な単一拡散
構造を有するものであっても良い。
【０１１０】実施の形態３．図１３ないし図１７は、本
発明の実施の形態３に係る半導体装置Ｄ２の製造方法を
工程順に示した断面図である。本実施の形態は、実施の
形態２で示した半導体装置Ｄ２の製造方法に関するもの
であって、実施の形態２で示した製造方法と異なる製造
方法を示す。
発明の実施の形態３に係る半導体装置Ｄ２の製造方法を
工程順に示した断面図である。本実施の形態は、実施の
形態２で示した半導体装置Ｄ２の製造方法に関するもの
であって、実施の形態２で示した製造方法と異なる製造
方法を示す。
【０１１１】本実施の形態に係る製造方法は、スルー
膜形成工程と、注入抵抗領域形成工程と、開口形成
工程と、ゲート電極形成工程と、保護膜形成工程
と、ソース領域・ドレイン領域形成工程と、電極形
成工程とを含む。なお、以下の説明において、実施の形
態２で示した製造方法と同様の構成については、実施の
形態２で示したのと同様の参照符号を付す。
膜形成工程と、注入抵抗領域形成工程と、開口形成
工程と、ゲート電極形成工程と、保護膜形成工程
と、ソース領域・ドレイン領域形成工程と、電極形
成工程とを含む。なお、以下の説明において、実施の形
態２で示した製造方法と同様の構成については、実施の
形態２で示したのと同様の参照符号を付す。
【０１１２】(1) スルー膜形成工程 図１３(a) を参照して、半導体基板５３上にスルー膜６
２を形成する。半導体基板５３は、上記実施の形態１，
実施の形態２と同様に、たとえばＧａＡｓ半導体基板を
採用することができる。また、スルー膜６２は、プラズ
マＣＶＤ法を採用して形成する。スルー膜６２は、Ｓｉ
Ｏを採用している。そして、このスルー膜６２の層厚
は、３００オングストロームである。なお、スルー膜６
２は、プラズマＣＶＤ法の他、ＭＢＥ法やＣＢＥ法等の
公知の方法を採用して形成することができる。また、本
実施の形態では、スルー膜６２は、ＳｉＯを採用した
が、これに限らず、誘電体材料からなるものであれば他
のものでも良い。
２を形成する。半導体基板５３は、上記実施の形態１，
実施の形態２と同様に、たとえばＧａＡｓ半導体基板を
採用することができる。また、スルー膜６２は、プラズ
マＣＶＤ法を採用して形成する。スルー膜６２は、Ｓｉ
Ｏを採用している。そして、このスルー膜６２の層厚
は、３００オングストロームである。なお、スルー膜６
２は、プラズマＣＶＤ法の他、ＭＢＥ法やＣＢＥ法等の
公知の方法を採用して形成することができる。また、本
実施の形態では、スルー膜６２は、ＳｉＯを採用した
が、これに限らず、誘電体材料からなるものであれば他
のものでも良い。
【０１１３】(2) 注入抵抗領域形成工程 この状態で、図１３(b) に示すように、注入抵抗１００
を形成するための領域Ａを除いて、スルー膜６２の上に
レジストパターン７５を形成する。そして、領域Ａに対
してイオン注入することによって、Ｐ型半導体層５４お
よびＮ型半導体層５５ａを形成する。
を形成するための領域Ａを除いて、スルー膜６２の上に
レジストパターン７５を形成する。そして、領域Ａに対
してイオン注入することによって、Ｐ型半導体層５４お
よびＮ型半導体層５５ａを形成する。
【０１１４】Ｐ型半導体層５４を形成するためのイオン
注入条件は、注入イオンがＭｇイオンであり、エネルギ
が３００ｋｅＶ，ドーズ量が２×１０12cm-2である。ま
た、Ｎ型半導体層５５ａを形成するためのイオン注入条
件は、注入イオンがＳｉイオンであり、エネルギが６０
ｋｅＶ，ドーズ量が３×１０13cm-2である。もっとも、
かかるイオン注入条件は、注入抵抗１００に所期の性能
を発揮させるため、所要の条件に変更することができ
る。なお、イオン注入の後においては、レジストパター
ン７５は用済みであるので、レジストパターン７５をア
ッシング除去する。
注入条件は、注入イオンがＭｇイオンであり、エネルギ
が３００ｋｅＶ，ドーズ量が２×１０12cm-2である。ま
た、Ｎ型半導体層５５ａを形成するためのイオン注入条
件は、注入イオンがＳｉイオンであり、エネルギが６０
ｋｅＶ，ドーズ量が３×１０13cm-2である。もっとも、
かかるイオン注入条件は、注入抵抗１００に所期の性能
を発揮させるため、所要の条件に変更することができ
る。なお、イオン注入の後においては、レジストパター
ン７５は用済みであるので、レジストパターン７５をア
ッシング除去する。
【０１１５】また、本工程では、ＳＡＧＦＥＴ５１の構
成要素であるＰ型半導体層７０およびＮ型半導体層７７
（図７参照）の形成作業をも行う。具体的には、図１３
(c)に示すように、ＳＡＧＦＥＴ５１を形成するための
領域Ｂを除いて、スルー膜６２の上にレジストパターン
７６を形成する。そして、ＳＡＧＦＥＴ５１を形成する
ための領域にイオン注入することによって、Ｐ型半導体
層７０およびＮ型半導体層７７を形成する。
成要素であるＰ型半導体層７０およびＮ型半導体層７７
（図７参照）の形成作業をも行う。具体的には、図１３
(c)に示すように、ＳＡＧＦＥＴ５１を形成するための
領域Ｂを除いて、スルー膜６２の上にレジストパターン
７６を形成する。そして、ＳＡＧＦＥＴ５１を形成する
ための領域にイオン注入することによって、Ｐ型半導体
層７０およびＮ型半導体層７７を形成する。
【０１１６】Ｐ型半導体層７０を形成するためのイオン
注入条件は、注入イオンがＭｇイオンであり、エネルギ
が３００ｋｅＶ，ドーズ量が２×１０12cm-2である。ま
た、Ｎ型半導体層７７を形成するためのイオン注入条件
は、注入イオンがＳｉイオンであり、エネルギが５０ｋ
ｅＶ，ドーズ量が５×１０12cm-2である。もっとも、か
かるイオン注入条件は、ＳＡＧＦＥＴ５１に所期の性能
を発揮させるため、所要の条件に変更することができ
る。なお、イオン注入の後においては、レジストパター
ン７６は用済みであるので、レジストパターン７６をア
ッシング除去する（図１３(d) 参照）。
注入条件は、注入イオンがＭｇイオンであり、エネルギ
が３００ｋｅＶ，ドーズ量が２×１０12cm-2である。ま
た、Ｎ型半導体層７７を形成するためのイオン注入条件
は、注入イオンがＳｉイオンであり、エネルギが５０ｋ
ｅＶ，ドーズ量が５×１０12cm-2である。もっとも、か
かるイオン注入条件は、ＳＡＧＦＥＴ５１に所期の性能
を発揮させるため、所要の条件に変更することができ
る。なお、イオン注入の後においては、レジストパター
ン７６は用済みであるので、レジストパターン７６をア
ッシング除去する（図１３(d) 参照）。
【０１１７】(3) 開口形成工程 次に、図１４(a) に示すように、ＳＡＧＦＥＴ５１が形
成される領域Ｂのうち、ゲート電極６９（図７参照）が
形成される領域を除いて、レジストパターン１１０を形
成する。そして、レジストパターン１１０をマスクとし
てＲＩＥまたはＥＣＲエッチングを行い、当該ゲート電
極６９が形成される領域のスルー膜６２を除去する。つ
まり、ゲート電極６９が形成される領域に対応する領域
に、開口１１１が形成される。そして、このエッチング
処理の後、レジストパターン１１０を除去する（図１４
(b) 参照）。
成される領域Ｂのうち、ゲート電極６９（図７参照）が
形成される領域を除いて、レジストパターン１１０を形
成する。そして、レジストパターン１１０をマスクとし
てＲＩＥまたはＥＣＲエッチングを行い、当該ゲート電
極６９が形成される領域のスルー膜６２を除去する。つ
まり、ゲート電極６９が形成される領域に対応する領域
に、開口１１１が形成される。そして、このエッチング
処理の後、レジストパターン１１０を除去する（図１４
(b) 参照）。
【０１１８】(4) ゲート電極形成工程 続いて、図１４(c) に示すように、上記開口１１１にＷ
Ｓｉ層１１２を形成する。この場合、ＣＶＤ法を採用し
て、開口１１１に選択的にＷＳｉ層７９を成長させる。
なお、本実施の形態では、高融点金属からなるＷＳｉ層
１１２を採用したが、ＷＳｉに代えて、他の導電性材料
を採用することもできる。また、本実施の形態では、Ｃ
ＶＤ法を採用したが、選択成長が可能であれば既知の他
の方法を採用してＷＳｉ層１１２を形成することもでき
る。本工程により形成されたＷＳｉ層１１２は、ＳＡＧ
ＦＥＴ５１のゲート電極６９を構成する（図７参照）。
Ｓｉ層１１２を形成する。この場合、ＣＶＤ法を採用し
て、開口１１１に選択的にＷＳｉ層７９を成長させる。
なお、本実施の形態では、高融点金属からなるＷＳｉ層
１１２を採用したが、ＷＳｉに代えて、他の導電性材料
を採用することもできる。また、本実施の形態では、Ｃ
ＶＤ法を採用したが、選択成長が可能であれば既知の他
の方法を採用してＷＳｉ層１１２を形成することもでき
る。本工程により形成されたＷＳｉ層１１２は、ＳＡＧ
ＦＥＴ５１のゲート電極６９を構成する（図７参照）。
【０１１９】(5) 保護膜形成工程 次に、図１４(d) に示すように、スルー膜６２上の所定
位置にレジストパターン１１３を形成する。この所定位
置とは、Ｎ型半導体層５５ａの中央部、すなわち、注入
抵抗領域５５のＮ型半導体層６１に対応する位置であ
る。
位置にレジストパターン１１３を形成する。この所定位
置とは、Ｎ型半導体層５５ａの中央部、すなわち、注入
抵抗領域５５のＮ型半導体層６１に対応する位置であ
る。
【０１２０】次いで、レジストパターン１１３をマスク
としてＲＩＥまたはＥＣＲエッチングを行い、スルー膜
６２を除去する。このエッチング処理の際には、いわゆ
る面内分布が生じる。このため、かかるエッチング処理
では、通常、スルー膜６２を一定量だけオーバーエッチ
ングする。このエッチング処理の後、レジストパターン
１１３を除去する。
としてＲＩＥまたはＥＣＲエッチングを行い、スルー膜
６２を除去する。このエッチング処理の際には、いわゆ
る面内分布が生じる。このため、かかるエッチング処理
では、通常、スルー膜６２を一定量だけオーバーエッチ
ングする。このエッチング処理の後、レジストパターン
１１３を除去する。
【０１２１】このようにエッチング処理することによっ
て、Ｎ型半導体層５５ａの中央部にのみスルー膜６２が
形成される。すなわち、図１５(a) に示すように、注入
抵抗１００の注入抵抗領域５５（図７参照）の中央部上
に、スルー膜６２からなる保護膜１０１が形成される。
て、Ｎ型半導体層５５ａの中央部にのみスルー膜６２が
形成される。すなわち、図１５(a) に示すように、注入
抵抗１００の注入抵抗領域５５（図７参照）の中央部上
に、スルー膜６２からなる保護膜１０１が形成される。
【０１２２】(6) ソース領域・ドレイン領域形成工程 次に、図１５(b) に示すように、ＳＡＧＦＥＴ５１を形
成するための領域Ｂを除いて、半導体基板５３上の全面
にレジストパターン１１４を形成する。そして、このレ
ジストパターン１１４およびゲート電極６９をマスクと
してイオン注入を行う。
成するための領域Ｂを除いて、半導体基板５３上の全面
にレジストパターン１１４を形成する。そして、このレ
ジストパターン１１４およびゲート電極６９をマスクと
してイオン注入を行う。
【０１２３】この場合のイオン注入条件は、注入イオン
がＳｉであり、エネルギが５０ｋｅＶ，ドーズ量が４×
１０12cm-2である。なお、かかるイオン注入条件は、Ｓ
ＡＧＦＥＴ５１に所期の性能を発揮させるため、所要の
条件に変更することができる。なお、イオン注入の後に
おいては、レジストパターン１１４は用済みであるの
で、レジストパターン１１４をアッシング除去する。
がＳｉであり、エネルギが５０ｋｅＶ，ドーズ量が４×
１０12cm-2である。なお、かかるイオン注入条件は、Ｓ
ＡＧＦＥＴ５１に所期の性能を発揮させるため、所要の
条件に変更することができる。なお、イオン注入の後に
おいては、レジストパターン１１４は用済みであるの
で、レジストパターン１１４をアッシング除去する。
【０１２４】これにより、図１５(c) に示すように、Ｎ
' 型半導体層８３およびＮ' 型半導体層８４が形成され
る。これらＮ' 型半導体層８３，８４は、Ｎ型半導体層
７７よりも不純物拡散濃度が相対的に濃くなっている。
' 型半導体層８３およびＮ' 型半導体層８４が形成され
る。これらＮ' 型半導体層８３，８４は、Ｎ型半導体層
７７よりも不純物拡散濃度が相対的に濃くなっている。
【０１２５】次いで、図１５(d) に示すように、半導体
基板５３上の全面に、ＳｉＯ膜１１５を形成する。この
ＳｉＯ膜１１５の膜厚は、４０００オングストロームで
あり、たとえばＰ−ＣＶＤ法により形成することができ
る。なお、このＳｉＯ膜に代えて、他の誘電体材料から
なる膜を採用することもできる。そして、図１６(a)に
示すように、ＲＩＥまたはＥＣＲエッチングを行い、ゲ
ート電極６９の両側にサイドウォール８６を被着形成す
る。
基板５３上の全面に、ＳｉＯ膜１１５を形成する。この
ＳｉＯ膜１１５の膜厚は、４０００オングストロームで
あり、たとえばＰ−ＣＶＤ法により形成することができ
る。なお、このＳｉＯ膜に代えて、他の誘電体材料から
なる膜を採用することもできる。そして、図１６(a)に
示すように、ＲＩＥまたはＥＣＲエッチングを行い、ゲ
ート電極６９の両側にサイドウォール８６を被着形成す
る。
【０１２６】次に、図１６(b) に示すように、ＳＡＧＦ
ＥＴ５１を形成するための領域Ｂを除いて、半導体基板
５３上の全面にレジストパターン１１６を形成する。そ
して、このレジストパターン１１６，ゲート電極６９お
よびサイドウォール８６をマスクとしてイオン注入を行
う。
ＥＴ５１を形成するための領域Ｂを除いて、半導体基板
５３上の全面にレジストパターン１１６を形成する。そ
して、このレジストパターン１１６，ゲート電極６９お
よびサイドウォール８６をマスクとしてイオン注入を行
う。
【０１２７】この場合のイオン注入条件は、注入イオン
がＳｉであり、エネルギが６０ｋｅＶ，ドーズ量が３×
１０13cm-2である。なお、かかるイオン注入条件は、Ｓ
ＡＧＦＥＴ５１に所期の性能を発揮させるため、所要の
条件に変更することができる。なお、イオン注入の後に
おいては、レジストパターン１１６は用済みであるの
で、レジストパターン１１６をアッシング除去する。
がＳｉであり、エネルギが６０ｋｅＶ，ドーズ量が３×
１０13cm-2である。なお、かかるイオン注入条件は、Ｓ
ＡＧＦＥＴ５１に所期の性能を発揮させるため、所要の
条件に変更することができる。なお、イオン注入の後に
おいては、レジストパターン１１６は用済みであるの
で、レジストパターン１１６をアッシング除去する。
【０１２８】これにより、図１６(c) に示すように、Ｎ
+ 型半導体層８８およびＮ+ 型半導体層８９が形成され
る。これらＮ+ 型半導体層８８，８９は、Ｎ' 型半導体
層８３，８４よりも不純物拡散濃度が相対的に濃くなっ
ている。
+ 型半導体層８８およびＮ+ 型半導体層８９が形成され
る。これらＮ+ 型半導体層８８，８９は、Ｎ' 型半導体
層８３，８４よりも不純物拡散濃度が相対的に濃くなっ
ている。
【０１２９】この状態で、上記Ｎ型半導体層７７がＮ型
チャネル領域６６を構成し、上記Ｎ' 型半導体層８３，
８４がＮ' 型半導体層７２，７４を構成し、上記Ｎ+ 型
半導体層８８，８９がＮ+ 領域７１，７３を構成してい
る（図７参照）。つまり、Ｎ+ 領域７１とＮ' 型半導体
層７２とによりソース領域６４が構成されると共に、Ｎ
+ 領域７３とＮ' 型半導体層７４とによりドレイン領域
６５が構成され、ソース領域６４およびドレイン領域６
５は、いわゆるＬＤＤ構造を有する。
チャネル領域６６を構成し、上記Ｎ' 型半導体層８３，
８４がＮ' 型半導体層７２，７４を構成し、上記Ｎ+ 型
半導体層８８，８９がＮ+ 領域７１，７３を構成してい
る（図７参照）。つまり、Ｎ+ 領域７１とＮ' 型半導体
層７２とによりソース領域６４が構成されると共に、Ｎ
+ 領域７３とＮ' 型半導体層７４とによりドレイン領域
６５が構成され、ソース領域６４およびドレイン領域６
５は、いわゆるＬＤＤ構造を有する。
【０１３０】また、本工程では、注入抵抗１００のオー
ミック電極５６，５７（図７参照）が形成される部分で
あるＮ+ 型半導体層５９，６０の形成も行う。具体的に
は、図１６(d) に示すように、注入抵抗１００を形成す
るための領域Ａを除いて、半導体基板５３上の全面にレ
ジストパターン１１７を形成する。そして、このレジス
トパターン１１７および保護膜１０１をマスクとしてイ
オン注入を行う。
ミック電極５６，５７（図７参照）が形成される部分で
あるＮ+ 型半導体層５９，６０の形成も行う。具体的に
は、図１６(d) に示すように、注入抵抗１００を形成す
るための領域Ａを除いて、半導体基板５３上の全面にレ
ジストパターン１１７を形成する。そして、このレジス
トパターン１１７および保護膜１０１をマスクとしてイ
オン注入を行う。
【０１３１】この場合のイオン注入条件は、注入イオン
がＳｉであり、エネルギが６０ｋｅＶ，ドーズ量が３×
１０13cm-2である。なお、かかるイオン注入条件は、注
入抵抗１００に所期の性能を発揮させるため、所要の条
件に変更することができる。
がＳｉであり、エネルギが６０ｋｅＶ，ドーズ量が３×
１０13cm-2である。なお、かかるイオン注入条件は、注
入抵抗１００に所期の性能を発揮させるため、所要の条
件に変更することができる。
【０１３２】なお、イオン注入の後においては、レジス
トパターン１１７は用済みであるので、レジストパター
ン１１７をアッシング除去する。
トパターン１１７は用済みであるので、レジストパター
ン１１７をアッシング除去する。
【０１３３】これにより、図１７(a) に示すように、Ｎ
+ 型半導体層９１およびＮ+ 型半導体層９２が形成され
る。これらＮ+ 型半導体層９１，９２は、Ｎ型半導体層
５５よりも不純物拡散濃度が相対的に濃くなっている。
+ 型半導体層９１およびＮ+ 型半導体層９２が形成され
る。これらＮ+ 型半導体層９１，９２は、Ｎ型半導体層
５５よりも不純物拡散濃度が相対的に濃くなっている。
【０１３４】この状態で、上記Ｎ+ 型半導体層９１，９
２は、Ｎ+ 型半導体層５９，６０を構成すると共に、こ
れらＮ+ 型半導体層５９，６０に挟まれた状態で、Ｎ型
半導体層５５ａがＮ型半導体層６１を構成する。また、
Ｎ+ 型半導体層５９，６０とＮ型半導体層６１とによ
り、注入抵抗領域５５が構成される（図１７(b) 参
照）。そして、これら各層および領域が形成された後、
アニール処理をして活性化する。
２は、Ｎ+ 型半導体層５９，６０を構成すると共に、こ
れらＮ+ 型半導体層５９，６０に挟まれた状態で、Ｎ型
半導体層５５ａがＮ型半導体層６１を構成する。また、
Ｎ+ 型半導体層５９，６０とＮ型半導体層６１とによ
り、注入抵抗領域５５が構成される（図１７(b) 参
照）。そして、これら各層および領域が形成された後、
アニール処理をして活性化する。
【０１３５】さらに、本工程では、サイドウォール８６
の除去も行う。具体的には、ＲＩＥまたはＥＣＲエッチ
ングを行い、サイドウォール８６を除去する。
の除去も行う。具体的には、ＲＩＥまたはＥＣＲエッチ
ングを行い、サイドウォール８６を除去する。
【０１３６】(7) 電極形成工程 そして、図１７(b) に示すように、従来の公知の方法に
よって、注入抵抗１００の電極５６，５７並びにＳＡＧ
ＦＥＴ５１のソース電極６７およびドレイン電極６８が
形成される。最後に、図示していないが、層間絶縁膜の
形成，メタライゼーションおよびパッシベーション膜の
形成を行い、注入抵抗１００がＳＡＧＦＥＴ５１と共に
積層された半導体装置Ｄ２が完成する。
よって、注入抵抗１００の電極５６，５７並びにＳＡＧ
ＦＥＴ５１のソース電極６７およびドレイン電極６８が
形成される。最後に、図示していないが、層間絶縁膜の
形成，メタライゼーションおよびパッシベーション膜の
形成を行い、注入抵抗１００がＳＡＧＦＥＴ５１と共に
積層された半導体装置Ｄ２が完成する。
【０１３７】本実施の形態に係る注入抵抗１００の製造
方法によれば、次のような作用効果を奏する。スルー膜
形成工程および注入抵抗領域形成工程により、半導体基
板５３上にスルー膜６２が形成される（図１３(d) 参
照）。そして、開口形成工程によって、スルー膜６２の
所定の領域、すなわちＳＡＧＦＥＴ５１のゲート電極６
９が形成される位置に対応する領域が除去され、開口１
１１が形成される。その後、ゲート電極形成工程によ
り、開口１１１に対して選択成長させることにより、上
記ゲート電極６９を形成する（図１４(c) 参照）。次い
で、保護膜形成工程により、注入抵抗領域５５の中央
部、すなわちＮ型半導体層６１上にのみＳｉＯからなる
保護膜１０１が形成される（図１５(a) 参照）。
方法によれば、次のような作用効果を奏する。スルー膜
形成工程および注入抵抗領域形成工程により、半導体基
板５３上にスルー膜６２が形成される（図１３(d) 参
照）。そして、開口形成工程によって、スルー膜６２の
所定の領域、すなわちＳＡＧＦＥＴ５１のゲート電極６
９が形成される位置に対応する領域が除去され、開口１
１１が形成される。その後、ゲート電極形成工程によ
り、開口１１１に対して選択成長させることにより、上
記ゲート電極６９を形成する（図１４(c) 参照）。次い
で、保護膜形成工程により、注入抵抗領域５５の中央
部、すなわちＮ型半導体層６１上にのみＳｉＯからなる
保護膜１０１が形成される（図１５(a) 参照）。
【０１３８】その後、ソース領域・ドレイン領域形成工
程により、ＳＡＧＦＥＴ５１のソース領域６４およびド
レイン領域６５が形成され、最後に、電極形成工程によ
り、注入抵抗１００のオーミック電極５６，５７並びに
ＳＡＧＦＥＴ５１のソース電極６７およびドレイン電極
６８が形成される。
程により、ＳＡＧＦＥＴ５１のソース領域６４およびド
レイン領域６５が形成され、最後に、電極形成工程によ
り、注入抵抗１００のオーミック電極５６，５７並びに
ＳＡＧＦＥＴ５１のソース電極６７およびドレイン電極
６８が形成される。
【０１３９】本実施の形態に係る製造方法は、ゲート電
極６９を形成する際にエッチング処理を含まない。従っ
て、エッチング処理を行うことに起因して生じていた注
入抵抗領域５５の損傷を確実に防止することができる。
また、レジストパターン１１４，１１６の形成・除去作
業（図１５(b),図１５(b) 参照）やサイドウォール８６
の除去作業（図１７(a) 参照）は、半導体基板５３の表
面層に損傷を与えるものであるが、上記保護膜１０１が
注入抵抗領域５５のＮ型半導体層６１（図７参照）を保
護するので、かかる作業によってＮ型半導体層６１が損
傷を受けるのを防ぐことができる。従って、ＳＡＧＦＥ
Ｔ５１と共に集積される注入抵抗１００を形成する際
に、Ｎ型半導体層６１の損傷を効果的に防ぐことができ
る。その結果、注入抵抗１００のシート抵抗値のばらつ
きを抑えて安定させることができると共に、設計通りの
薄層且つ高抵抗な注入抵抗領域５５を実現することがで
きる。
極６９を形成する際にエッチング処理を含まない。従っ
て、エッチング処理を行うことに起因して生じていた注
入抵抗領域５５の損傷を確実に防止することができる。
また、レジストパターン１１４，１１６の形成・除去作
業（図１５(b),図１５(b) 参照）やサイドウォール８６
の除去作業（図１７(a) 参照）は、半導体基板５３の表
面層に損傷を与えるものであるが、上記保護膜１０１が
注入抵抗領域５５のＮ型半導体層６１（図７参照）を保
護するので、かかる作業によってＮ型半導体層６１が損
傷を受けるのを防ぐことができる。従って、ＳＡＧＦＥ
Ｔ５１と共に集積される注入抵抗１００を形成する際
に、Ｎ型半導体層６１の損傷を効果的に防ぐことができ
る。その結果、注入抵抗１００のシート抵抗値のばらつ
きを抑えて安定させることができると共に、設計通りの
薄層且つ高抵抗な注入抵抗領域５５を実現することがで
きる。
【０１４０】
【発明の効果】請求項１に係る発明によれば、半導体基
板上に、電界効果トランジスタと共に集積される注入抵
抗において、半導体基板の表面層に不純物を拡散して形
成された注入抵抗領域と、この注入抵抗領域の両端部
に、それぞれ、接触した一対のオーミック電極と、上記
注入抵抗領域のうち、上記オーミック電極が形成された
領域を除く領域上に形成された保護膜とを備えたので、
保護膜により注入抵抗領域を保護することができる。こ
れにより、注入抵抗領域が損傷を受けるのを効果的に防
止することができる。その結果、注入抵抗のシート抵抗
値のばらつきを抑えて安定させることができるという効
果を奏する。しかも、注入抵抗領域の損傷を防止するこ
とができる結果、設計通りの薄層且つ高抵抗な注入抵抗
領域を実現することができるという効果を奏する。
板上に、電界効果トランジスタと共に集積される注入抵
抗において、半導体基板の表面層に不純物を拡散して形
成された注入抵抗領域と、この注入抵抗領域の両端部
に、それぞれ、接触した一対のオーミック電極と、上記
注入抵抗領域のうち、上記オーミック電極が形成された
領域を除く領域上に形成された保護膜とを備えたので、
保護膜により注入抵抗領域を保護することができる。こ
れにより、注入抵抗領域が損傷を受けるのを効果的に防
止することができる。その結果、注入抵抗のシート抵抗
値のばらつきを抑えて安定させることができるという効
果を奏する。しかも、注入抵抗領域の損傷を防止するこ
とができる結果、設計通りの薄層且つ高抵抗な注入抵抗
領域を実現することができるという効果を奏する。
【０１４１】請求項２に係る発明によれば、請求項１記
載の注入抵抗において、上記保護層は、注入抵抗領域に
拡散される不純物の注入量を制御するためのスルー膜
と、このスルー膜の上に形成された導電性材料膜とを含
むものであるから、請求項１に係る発明と同様の作用効
果を奏する。加えて、本請求項に係る発明では、保護膜
がスルー膜と導電性材料膜とを有しているから、きわめ
て強力に注入抵抗領域を保護することができる。これに
より、注入抵抗領域が損傷を受けるのを一層効果的に防
止することができるという効果がある。その結果、注入
抵抗のシート抵抗値のばらつきを一層抑えて一層安定さ
せることができるという効果を奏する。
載の注入抵抗において、上記保護層は、注入抵抗領域に
拡散される不純物の注入量を制御するためのスルー膜
と、このスルー膜の上に形成された導電性材料膜とを含
むものであるから、請求項１に係る発明と同様の作用効
果を奏する。加えて、本請求項に係る発明では、保護膜
がスルー膜と導電性材料膜とを有しているから、きわめ
て強力に注入抵抗領域を保護することができる。これに
より、注入抵抗領域が損傷を受けるのを一層効果的に防
止することができるという効果がある。その結果、注入
抵抗のシート抵抗値のばらつきを一層抑えて一層安定さ
せることができるという効果を奏する。
【０１４２】請求項３に係る発明によれば、請求項１記
載の注入抵抗において、上記保護膜は、注入抵抗領域に
拡散される不純物の注入量を制御するためのスルー膜を
含むものであるから、請求項１に係る発明と同様の作用
を奏する。特に本請求項に係る発明では、保護膜として
スルー膜を採用している。つまり、注入抵抗を製造工程
で使用されるスルー膜をそのまま保護膜として利用する
ものであるから、保護膜を簡単に構成することができ
る。その結果、半導体基板上に電界効果トランジスタと
共に集積されるタイプの注入抵抗であっても、特にコス
ト上昇を伴わないで製造することができるという効果を
奏する。
載の注入抵抗において、上記保護膜は、注入抵抗領域に
拡散される不純物の注入量を制御するためのスルー膜を
含むものであるから、請求項１に係る発明と同様の作用
を奏する。特に本請求項に係る発明では、保護膜として
スルー膜を採用している。つまり、注入抵抗を製造工程
で使用されるスルー膜をそのまま保護膜として利用する
ものであるから、保護膜を簡単に構成することができ
る。その結果、半導体基板上に電界効果トランジスタと
共に集積されるタイプの注入抵抗であっても、特にコス
ト上昇を伴わないで製造することができるという効果を
奏する。
【０１４３】請求項４に係る発明によれば、半導体基板
上に、電界効果トランジスタと共に集積される注入抵抗
を形成するための方法において、上記半導体基板上に、
当該半導体基板の表面層への不純物の注入量を制御する
スルー膜を形成するスルー膜形成工程と、上記注入抵抗
を形成する領域を除いて、上記半導体基板上にレジスト
パターンを形成し、当該レジストパターンをマスクとし
て、当該半導体基板の表面層に注入抵抗領域を自己整合
的に形成する注入抵抗領域形成工程と、上記スルー膜の
上記注入抵抗領域に対応する領域上にレジストパターン
を形成し、当該レジストパターンをマスクとして、上記
注入抵抗領域に対応する領域を除いて、上記スルー膜を
除去するスルー膜除去工程と、全面に導電性材料を積層
し、予め定める寸法の第１レジストパターンを、当該積
層された導電性材料の上記注入抵抗領域に対応する領域
の一部に形成すると共に、予め定める寸法の第２レジス
トパターンを、当該積層された導電性材料の上記電界効
果トランジスタを形成する領域の一部に形成し、その
後、第１レジストパターンおよび第２レジストパターン
をマスクとして、上記導電性材料を除去することによ
り、上記注入抵抗領域を保護する保護膜およびゲート電
極を形成する保護膜・ゲート電極形成工程と、上記保護
膜を残しつつ、上記電界効果トランジスタを形成する領
域を除いて、上記半導体基板上にレジストパターンを形
成し、当該レジストパターンおよび上記ゲート電極をマ
スクとして、上記半導体基板の表面層にソース領域およ
びドレイン領域を形成するソース領域・ドレイン領域形
成工程と、上記保護膜を残しつつ、上記注入抵抗領域の
両端部に、それぞれ、接触するオーミック電極を形成す
ると共に、上記ソース領域およびドレイン領域に、それ
ぞれ、接触するソース電極およびドレイン電極を形成す
る電極形成工程とを備えたので、スルー膜形成工程によ
り、半導体基板上にスルー膜を形成し、注入抵抗領域形
成工程により、半導体基板の表面層に注入抵抗を形成す
るための注入抵抗領域を形成する。そして、スルー膜除
去工程により、注入抵抗領域形成工程により形成された
スルー膜の所定部分、すなわち上記注入抵抗領域以外の
部分を除去する。これにより、注入抵抗領域上にのみス
ルー膜が形成された状態となる。
上に、電界効果トランジスタと共に集積される注入抵抗
を形成するための方法において、上記半導体基板上に、
当該半導体基板の表面層への不純物の注入量を制御する
スルー膜を形成するスルー膜形成工程と、上記注入抵抗
を形成する領域を除いて、上記半導体基板上にレジスト
パターンを形成し、当該レジストパターンをマスクとし
て、当該半導体基板の表面層に注入抵抗領域を自己整合
的に形成する注入抵抗領域形成工程と、上記スルー膜の
上記注入抵抗領域に対応する領域上にレジストパターン
を形成し、当該レジストパターンをマスクとして、上記
注入抵抗領域に対応する領域を除いて、上記スルー膜を
除去するスルー膜除去工程と、全面に導電性材料を積層
し、予め定める寸法の第１レジストパターンを、当該積
層された導電性材料の上記注入抵抗領域に対応する領域
の一部に形成すると共に、予め定める寸法の第２レジス
トパターンを、当該積層された導電性材料の上記電界効
果トランジスタを形成する領域の一部に形成し、その
後、第１レジストパターンおよび第２レジストパターン
をマスクとして、上記導電性材料を除去することによ
り、上記注入抵抗領域を保護する保護膜およびゲート電
極を形成する保護膜・ゲート電極形成工程と、上記保護
膜を残しつつ、上記電界効果トランジスタを形成する領
域を除いて、上記半導体基板上にレジストパターンを形
成し、当該レジストパターンおよび上記ゲート電極をマ
スクとして、上記半導体基板の表面層にソース領域およ
びドレイン領域を形成するソース領域・ドレイン領域形
成工程と、上記保護膜を残しつつ、上記注入抵抗領域の
両端部に、それぞれ、接触するオーミック電極を形成す
ると共に、上記ソース領域およびドレイン領域に、それ
ぞれ、接触するソース電極およびドレイン電極を形成す
る電極形成工程とを備えたので、スルー膜形成工程によ
り、半導体基板上にスルー膜を形成し、注入抵抗領域形
成工程により、半導体基板の表面層に注入抵抗を形成す
るための注入抵抗領域を形成する。そして、スルー膜除
去工程により、注入抵抗領域形成工程により形成された
スルー膜の所定部分、すなわち上記注入抵抗領域以外の
部分を除去する。これにより、注入抵抗領域上にのみス
ルー膜が形成された状態となる。
【０１４４】この状態で、保護膜・ゲート電極形成工程
により、半導体基板上に導電性材料からなる層を形成し
た後、レジストパターン処理およびエッチング処理によ
って、注入抵抗領域の中央部に上記スルー膜と導電性材
料からなる層とを積層した構造の保護膜を形成すると共
に、電界効果トランジスタが形成される領域の所定部に
ゲート電極を形成する。この保護膜の形成に際してエッ
チング処理が含まれるが、上記スルー膜が注入抵抗領域
を保護するので、当該エッチング処理による注入抵抗領
域の損傷を防ぐことができる。
により、半導体基板上に導電性材料からなる層を形成し
た後、レジストパターン処理およびエッチング処理によ
って、注入抵抗領域の中央部に上記スルー膜と導電性材
料からなる層とを積層した構造の保護膜を形成すると共
に、電界効果トランジスタが形成される領域の所定部に
ゲート電極を形成する。この保護膜の形成に際してエッ
チング処理が含まれるが、上記スルー膜が注入抵抗領域
を保護するので、当該エッチング処理による注入抵抗領
域の損傷を防ぐことができる。
【０１４５】次いで、ソース領域・ドレイン領域形成工
程により、半導体基板上にレジストを形成する。そし
て、電界効果トランジスタを形成する領域に、上記レジ
ストおよびゲート電極をマスクとしてソース領域および
ドレイン領域を形成する。この工程中において、レジス
トの形成，除去の工程が含まれるが、上記保護膜が注入
抵抗領域を保護するので、注入抵抗領域の損傷を防ぐこ
とができる。最後に、電極形成工程により、注入抵抗領
域の両端部に接触するオーミック電極を形成すると共
に、ソース領域およびドレイン領域に、それぞれ接触す
るオーミック電極を形成する。
程により、半導体基板上にレジストを形成する。そし
て、電界効果トランジスタを形成する領域に、上記レジ
ストおよびゲート電極をマスクとしてソース領域および
ドレイン領域を形成する。この工程中において、レジス
トの形成，除去の工程が含まれるが、上記保護膜が注入
抵抗領域を保護するので、注入抵抗領域の損傷を防ぐこ
とができる。最後に、電極形成工程により、注入抵抗領
域の両端部に接触するオーミック電極を形成すると共
に、ソース領域およびドレイン領域に、それぞれ接触す
るオーミック電極を形成する。
【０１４６】このように、本請求項に係る発明では、半
導体基板上に電界効果トランジスタと共に集積される注
入抵抗を形成する際に、電界効果トランジスタの形成に
必要なエッチング処理による注入抵抗領域の損傷を効果
的に防ぐことができる。その結果、注入抵抗のシート抵
抗値のばらつきを抑えて安定させることができるという
効果を奏する。しかも、注入抵抗領域の損傷を防ぐこと
ができる結果、設計通りの薄層且つ高抵抗な注入抵抗領
域を実現することができるという効果を奏する。
導体基板上に電界効果トランジスタと共に集積される注
入抵抗を形成する際に、電界効果トランジスタの形成に
必要なエッチング処理による注入抵抗領域の損傷を効果
的に防ぐことができる。その結果、注入抵抗のシート抵
抗値のばらつきを抑えて安定させることができるという
効果を奏する。しかも、注入抵抗領域の損傷を防ぐこと
ができる結果、設計通りの薄層且つ高抵抗な注入抵抗領
域を実現することができるという効果を奏する。
【０１４７】請求項５に係る発明によれば、半導体基板
上に、電界効果トランジスタと共に集積される注入抵抗
を形成するための方法において、上記半導体基板上に、
当該半導体基板の表面層への不純物の注入量を制御する
スルー膜を形成するスルー膜形成工程と、上記注入抵抗
を形成する領域を除いて、上記半導体基板上にレジスト
パターンを形成し、当該レジストパターンをマスクとし
て、上記半導体基板の表面層に注入抵抗領域を自己整合
的に形成する注入抵抗領域形成工程と、上記電界効果ト
ランジスタを形成する領域のうち、ゲート電極を形成す
る領域を除いて、上記スルー膜上にレジストパターンを
形成すると共に、当該レジストパターンをマスクとし
て、上記スルー膜のゲート電極を形成すべき領域に開口
を形成する開口形成工程と、上記開口に導電性材料から
なる層を形成することによって、ゲート電極を形成する
ゲート電極形成工程と、上記注入抵抗領域に対応する領
域のうち、予め定める中央部にレジストパターンを形成
すると共に、当該レジストパターンをマスクとして、上
記中央部を除いて、スルー膜を除去することにより、保
護膜を形成する保護膜形成工程と、上記保護膜を残しつ
つ、電界効果トランジスタを形成する領域を除いて、上
記半導体基板上にレジストパターンを形成し、当該レジ
ストパターンおよび上記ゲート電極をマスクとして、上
記半導体基板の表面層にソース領域およびドレイン領域
を形成するソース領域・ドレイン領域形成工程と、上記
保護膜を残しつつ、上記注入抵抗領域の両端部に、それ
ぞれ、接触するオーミック電極を形成すると共に、ソー
ス領域およびドレイン領域に、それぞれ、接触するソー
ス電極およびドレイン電極を形成する電極形成工程とを
備えたので、スルー膜形成工程により半導体基板上にス
ルー膜を形成し、注入抵抗領域形成工程により、半導体
基板の表面層に注入抵抗を形成するための注入抵抗領域
を形成する。そして、開口形成工程により、電界効果ト
ランジスタを形成する領域のうちゲート電極を形成する
領域に対応する部分のスルー膜を除去して開口を形成す
る。
上に、電界効果トランジスタと共に集積される注入抵抗
を形成するための方法において、上記半導体基板上に、
当該半導体基板の表面層への不純物の注入量を制御する
スルー膜を形成するスルー膜形成工程と、上記注入抵抗
を形成する領域を除いて、上記半導体基板上にレジスト
パターンを形成し、当該レジストパターンをマスクとし
て、上記半導体基板の表面層に注入抵抗領域を自己整合
的に形成する注入抵抗領域形成工程と、上記電界効果ト
ランジスタを形成する領域のうち、ゲート電極を形成す
る領域を除いて、上記スルー膜上にレジストパターンを
形成すると共に、当該レジストパターンをマスクとし
て、上記スルー膜のゲート電極を形成すべき領域に開口
を形成する開口形成工程と、上記開口に導電性材料から
なる層を形成することによって、ゲート電極を形成する
ゲート電極形成工程と、上記注入抵抗領域に対応する領
域のうち、予め定める中央部にレジストパターンを形成
すると共に、当該レジストパターンをマスクとして、上
記中央部を除いて、スルー膜を除去することにより、保
護膜を形成する保護膜形成工程と、上記保護膜を残しつ
つ、電界効果トランジスタを形成する領域を除いて、上
記半導体基板上にレジストパターンを形成し、当該レジ
ストパターンおよび上記ゲート電極をマスクとして、上
記半導体基板の表面層にソース領域およびドレイン領域
を形成するソース領域・ドレイン領域形成工程と、上記
保護膜を残しつつ、上記注入抵抗領域の両端部に、それ
ぞれ、接触するオーミック電極を形成すると共に、ソー
ス領域およびドレイン領域に、それぞれ、接触するソー
ス電極およびドレイン電極を形成する電極形成工程とを
備えたので、スルー膜形成工程により半導体基板上にス
ルー膜を形成し、注入抵抗領域形成工程により、半導体
基板の表面層に注入抵抗を形成するための注入抵抗領域
を形成する。そして、開口形成工程により、電界効果ト
ランジスタを形成する領域のうちゲート電極を形成する
領域に対応する部分のスルー膜を除去して開口を形成す
る。
【０１４８】この状態で、ゲート電極形成工程により、
上記開口部分に導電性材料からなる層を形成し、これに
より、電界効果トランジスタのゲート電極を形成する。
このように、上記開口に直接ゲート電極を成形する工程
を別途設けたので、ゲート電極形成時に注入抵抗領域が
損傷を受けることがない。
上記開口部分に導電性材料からなる層を形成し、これに
より、電界効果トランジスタのゲート電極を形成する。
このように、上記開口に直接ゲート電極を成形する工程
を別途設けたので、ゲート電極形成時に注入抵抗領域が
損傷を受けることがない。
【０１４９】次いで、保護膜形成工程により、スルー膜
の注入抵抗領域以外の部分を除去する。つまり、スルー
膜は、注入抵抗領域の上にのみ形成された状態となり、
このスルー膜が注入抵抗領域を保護する保護膜を構成す
る。
の注入抵抗領域以外の部分を除去する。つまり、スルー
膜は、注入抵抗領域の上にのみ形成された状態となり、
このスルー膜が注入抵抗領域を保護する保護膜を構成す
る。
【０１５０】この状態で、ソース領域・ドレイン領域形
成工程により、半導体基板の表面層に、ソース領域およ
びドレイン領域を形成する。さらに、電極形成工程よ
り、注入抵抗領域の両端部に接触するオーミック電極を
形成すると共に、ソース領域およびドレイン領域にそれ
ぞれ接触するソース電極およびドレイン電極を形成す
る。
成工程により、半導体基板の表面層に、ソース領域およ
びドレイン領域を形成する。さらに、電極形成工程よ
り、注入抵抗領域の両端部に接触するオーミック電極を
形成すると共に、ソース領域およびドレイン領域にそれ
ぞれ接触するソース電極およびドレイン電極を形成す
る。
【０１５１】このように、本請求項に係る発明では、電
界効果トランジスタのゲート電極の形成に際して、導電
性材料からなる層を形成して直接電極を成形するから、
ゲート電極形成時に注入抵抗領域が損傷を受けない。し
かも、ソース領域およびドレイン領域の形成に際してレ
ジストの形成，除去の工程が含まれるが、スルー膜が注
入抵抗領域を保護するので、注入抵抗領域の損傷を防ぐ
ことができる。従って、半導体基板上に電界効果トラン
ジスタと共に集積される注入抵抗を形成する際に、注入
抵抗領域の損傷を効果的に防ぐことができる。その結
果、注入抵抗のシート抵抗値のばらつきを抑えて安定さ
せることができるという効果を奏する。しかも、注入抵
抗領域の損傷を防ぐことができる結果、設計通りの薄層
且つ高抵抗な注入抵抗領域を実現することができる。
界効果トランジスタのゲート電極の形成に際して、導電
性材料からなる層を形成して直接電極を成形するから、
ゲート電極形成時に注入抵抗領域が損傷を受けない。し
かも、ソース領域およびドレイン領域の形成に際してレ
ジストの形成，除去の工程が含まれるが、スルー膜が注
入抵抗領域を保護するので、注入抵抗領域の損傷を防ぐ
ことができる。従って、半導体基板上に電界効果トラン
ジスタと共に集積される注入抵抗を形成する際に、注入
抵抗領域の損傷を効果的に防ぐことができる。その結
果、注入抵抗のシート抵抗値のばらつきを抑えて安定さ
せることができるという効果を奏する。しかも、注入抵
抗領域の損傷を防ぐことができる結果、設計通りの薄層
且つ高抵抗な注入抵抗領域を実現することができる。
【図１】 本発明の実施の形態１に係る注入抵抗を含む
半導体装置の構成を簡略化して示す断面図である。
半導体装置の構成を簡略化して示す断面図である。
【図２】 本発明の実施の形態１に係る注入抵抗を含む
半導体装置の製造工程の一部を示す断面図である。
半導体装置の製造工程の一部を示す断面図である。
【図３】 本発明の実施の形態１に係る注入抵抗を含む
半導体装置の製造工程の一部を示す断面図である。
半導体装置の製造工程の一部を示す断面図である。
【図４】 本発明の実施の形態１に係る注入抵抗を含む
半導体装置の製造工程の一部を示す断面図である。
半導体装置の製造工程の一部を示す断面図である。
【図５】 本発明の実施の形態１に係る注入抵抗を含む
半導体装置の製造工程の一部を示す断面図である。
半導体装置の製造工程の一部を示す断面図である。
【図６】 本発明の実施の形態１に係る注入抵抗を含む
半導体装置の製造工程の一部を示す断面図である。
半導体装置の製造工程の一部を示す断面図である。
【図７】 本発明の実施の形態２に係る注入抵抗を含む
半導体装置の構成を簡略化して示す断面図である。
半導体装置の構成を簡略化して示す断面図である。
【図８】 本発明の実施の形態２に係る注入抵抗を含む
半導体装置の製造工程の一部を示す断面図である。
半導体装置の製造工程の一部を示す断面図である。
【図９】 本発明の実施の形態２に係る注入抵抗を含む
半導体装置の製造工程の一部を示す断面図である。
半導体装置の製造工程の一部を示す断面図である。
【図１０】 本発明の実施の形態２に係る注入抵抗を含
む半導体装置の製造工程の一部を示す断面図である。
む半導体装置の製造工程の一部を示す断面図である。
【図１１】 本発明の実施の形態２に係る注入抵抗を含
む半導体装置の製造工程の一部を示す断面図である。
む半導体装置の製造工程の一部を示す断面図である。
【図１２】 本発明の実施の形態２に係る注入抵抗を含
む半導体装置の製造工程の一部を示す断面図である。
む半導体装置の製造工程の一部を示す断面図である。
【図１３】 本発明の実施の形態３に係る注入抵抗を含
む半導体装置の製造工程の一部を示す断面図である。
む半導体装置の製造工程の一部を示す断面図である。
【図１４】 本発明の実施の形態３に係る注入抵抗を含
む半導体装置の製造工程の一部を示す断面図である。
む半導体装置の製造工程の一部を示す断面図である。
【図１５】 本発明の実施の形態３に係る注入抵抗を含
む半導体装置の製造工程の一部を示す断面図である。
む半導体装置の製造工程の一部を示す断面図である。
【図１６】 本発明の実施の形態３に係る注入抵抗を含
む半導体装置の製造工程の一部を示す断面図である。
む半導体装置の製造工程の一部を示す断面図である。
【図１７】 本発明の実施の形態３に係る注入抵抗を含
む半導体装置の製造工程の一部を示す断面図である。
む半導体装置の製造工程の一部を示す断面図である。
【図１８】 従来の半導体装置の構成を簡略化して示す
断面図である。
断面図である。
【図１９】 従来の半導体装置の製造工程の一部を示す
断面図である。
断面図である。
【図２０】 従来の半導体装置の製造工程の一部を示す
断面図である。
断面図である。
５０ 注入抵抗、５１ ＳＡＧＦＥＴ、 ５３ 半導体
基板、５５ 注入抵抗領域、５６，５７ オーミック電
極、５８ 保護膜、６１ Ｎ型領域、６２ スルー膜、
６３ 導電性膜、６４ ソース領域、６５ ドレイン領
域、６７ ソース電極、６８ ドレイン電極、６９ ゲ
ート電極、８０ 第１レジストパターン、８１ 第２レ
ジストパターン、１００ 注入抵抗、１０１ 保護膜、
１１１ 開口、１１２ ＷＳｉ層。
基板、５５ 注入抵抗領域、５６，５７ オーミック電
極、５８ 保護膜、６１ Ｎ型領域、６２ スルー膜、
６３ 導電性膜、６４ ソース領域、６５ ドレイン領
域、６７ ソース電極、６８ ドレイン電極、６９ ゲ
ート電極、８０ 第１レジストパターン、８１ 第２レ
ジストパターン、１００ 注入抵抗、１０１ 保護膜、
１１１ 開口、１１２ ＷＳｉ層。
Claims (5)
- 【請求項１】 半導体基板上に、電界効果トランジスタ
と共に集積される注入抵抗であって、 半導体基板の表面層に不純物を拡散して形成された注入
抵抗領域と、 この注入抵抗領域の両端部に、それぞれ、接触した一対
のオーミック電極と、 上記注入抵抗領域のうち、上記オーミック電極が形成さ
れた領域を除く領域上に形成された保護膜とを含むこと
を特徴とする注入抵抗。 - 【請求項２】 請求項１記載の注入抵抗において、 上記保護層は、注入抵抗領域に拡散される不純物の注入
量を制御するためのスルー膜と、このスルー膜の上に形
成された導電性材料膜とを含むことを特徴とする注入抵
抗。 - 【請求項３】 請求項１記載の注入抵抗において、 上記保護膜は、注入抵抗領域に拡散される不純物の注入
量を制御するためのスルー膜を含むことを特徴とする注
入抵抗。 - 【請求項４】 半導体基板上に、電界効果トランジスタ
と共に集積される注入抵抗を形成するための方法であっ
て、 上記半導体基板上に、当該半導体基板の表面層への不純
物の注入量を制御するスルー膜を形成するスルー膜形成
工程と、 上記注入抵抗を形成する領域を除いて、上記半導体基板
上にレジストパターンを形成し、当該レジストパターン
をマスクとして、当該半導体基板の表面層に注入抵抗領
域を自己整合的に形成する注入抵抗領域形成工程と、 上記スルー膜の上記注入抵抗領域に対応する領域上にレ
ジストパターンを形成し、当該レジストパターンをマス
クとして、上記注入抵抗領域に対応する領域を除いて、
上記スルー膜を除去するスルー膜除去工程と、 全面に導電性材料を積層し、予め定める寸法の第１レジ
ストパターンを、当該積層された導電性材料の上記注入
抵抗領域に対応する領域の一部に形成すると共に、予め
定める寸法の第２レジストパターンを、当該積層された
導電性材料の上記電界効果トランジスタを形成する領域
の一部に形成し、その後、第１レジストパターンおよび
第２レジストパターンをマスクとして、上記導電性材料
を除去することにより、上記注入抵抗領域を保護する保
護膜およびゲート電極を形成する保護膜・ゲート電極形
成工程と、 上記保護膜を残しつつ、上記電界効果トランジスタを形
成する領域を除いて、上記半導体基板上にレジストパタ
ーンを形成し、当該レジストパターンおよび上記ゲート
電極をマスクとして、上記半導体基板の表面層にソース
領域およびドレイン領域を形成するソース領域・ドレイ
ン領域形成工程と、 上記保護膜を残しつつ、上記注入抵抗領域の両端部に、
それぞれ、接触するオーミック電極を形成すると共に、
上記ソース領域およびドレイン領域に、それぞれ、接触
するソース電極およびドレイン電極を形成する電極形成
工程とを含むことを特徴とする注入抵抗形成方法。 - 【請求項５】 半導体基板上に、電界効果トランジスタ
と共に集積される注入抵抗を形成するための方法であっ
て、 上記半導体基板上に、当該半導体基板の表面層への不純
物の注入量を制御するスルー膜を形成するスルー膜形成
工程と、 上記注入抵抗を形成する領域を除いて、上記半導体基板
上にレジストパターンを形成し、当該レジストパターン
をマスクとして、上記半導体基板の表面層に注入抵抗領
域を自己整合的に形成する注入抵抗領域形成工程と、 上記電界効果トランジスタを形成する領域のうち、ゲー
ト電極を形成する領域を除いて、上記スルー膜上にレジ
ストパターンを形成すると共に、当該レジストパターン
をマスクとして、上記スルー膜のゲート電極を形成すべ
き領域に開口を形成する開口形成工程と、 上記開口に導電性材料からなる層を形成することによっ
て、ゲート電極を形成するゲート電極形成工程と、 上記注入抵抗領域に対応する領域のうち、予め定める中
央部にレジストパターンを形成すると共に、当該レジス
トパターンをマスクとして、上記中央部を除いて、スル
ー膜を除去することにより、保護膜を形成する保護膜形
成工程と、 上記保護膜を残しつつ、電界効果トランジスタを形成す
る領域を除いて、上記半導体基板上にレジストパターン
を形成し、当該レジストパターンおよび上記ゲート電極
をマスクとして、上記半導体基板の表面層にソース領域
およびドレイン領域を形成するソース領域・ドレイン領
域形成工程と、 上記保護膜を残しつつ、上記注入抵抗領域の両端部に、
それぞれ、接触するオーミック電極を形成すると共に、
ソース領域およびドレイン領域に、それぞれ、接触する
ソース電極およびドレイン電極を形成する電極形成工程
とを含むことを特徴とする注入抵抗形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23756397A JPH1187621A (ja) | 1997-09-03 | 1997-09-03 | 注入抵抗およびその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23756397A JPH1187621A (ja) | 1997-09-03 | 1997-09-03 | 注入抵抗およびその形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187621A true JPH1187621A (ja) | 1999-03-30 |
Family
ID=17017176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23756397A Pending JPH1187621A (ja) | 1997-09-03 | 1997-09-03 | 注入抵抗およびその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1187621A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1158584A2 (en) * | 2000-05-24 | 2001-11-28 | Sony Corporation | Semiconductor device having semiconductor resistance element and fabrication method thereof |
| JP2015008213A (ja) * | 2013-06-25 | 2015-01-15 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
-
1997
- 1997-09-03 JP JP23756397A patent/JPH1187621A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1158584A2 (en) * | 2000-05-24 | 2001-11-28 | Sony Corporation | Semiconductor device having semiconductor resistance element and fabrication method thereof |
| EP1158584A3 (en) * | 2000-05-24 | 2007-01-03 | Sony Corporation | Semiconductor device having semiconductor resistance element and fabrication method thereof |
| JP4599660B2 (ja) * | 2000-05-24 | 2010-12-15 | ソニー株式会社 | 半導体抵抗素子を有する半導体装置とその製造方法 |
| JP2015008213A (ja) * | 2013-06-25 | 2015-01-15 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
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