JP3396579B2 - Ｎ−型ｈｉｇｆｅｔおよび方法 - Google Patents
Ｎ−型ｈｉｇｆｅｔおよび方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H01L2924/10329—Gallium arsenide [GaAs]
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Description
【０００１】
【発明の属する技術分野】本発明は、一般的に半導体ト
ランジスタに関し、更に特定すれば、ヘテロ構造トラン
ジスタに関するものである。
ランジスタに関し、更に特定すれば、ヘテロ構造トラン
ジスタに関するものである。
【０００２】
【従来の技術】ヘテロ構造絶縁ゲート電界効果トランジ
スタ(HIGFET: heterostructure insulated gate field
effect transistor)は、当技術では既知であり、相補型
デジタル回路を含む種々の用途に広範囲に用いられてい
る。これら従来のＨＩＧＦＥＴは、通常、砒化ガリウム
基板上に移動度の高いチャネル層を成長させ、次いでこ
のチャネル層を砒化ガリウム・アルミニウムの絶縁体で
覆うことによって形成される。この絶縁体の部分の上に
耐熱金属製ゲートを被着する。絶縁体の他の部分は、ソ
ースおよびドレイン領域を含むトランジスタの他の部分
上に延び、あまねくこのトランジスタ全体を被覆してい
る。
スタ(HIGFET: heterostructure insulated gate field
effect transistor)は、当技術では既知であり、相補型
デジタル回路を含む種々の用途に広範囲に用いられてい
る。これら従来のＨＩＧＦＥＴは、通常、砒化ガリウム
基板上に移動度の高いチャネル層を成長させ、次いでこ
のチャネル層を砒化ガリウム・アルミニウムの絶縁体で
覆うことによって形成される。この絶縁体の部分の上に
耐熱金属製ゲートを被着する。絶縁体の他の部分は、ソ
ースおよびドレイン領域を含むトランジスタの他の部分
上に延び、あまねくこのトランジスタ全体を被覆してい
る。
【０００３】
【発明が解決しようとする課題】これら従来のＨＩＧＦ
ＥＴに伴う問題は、ゲート漏れ電流が多いことである。
相補型回路では、かかる高漏れ電流は、待機時の電力消
費を増大させることになる。
ＥＴに伴う問題は、ゲート漏れ電流が多いことである。
相補型回路では、かかる高漏れ電流は、待機時の電力消
費を増大させることになる。
【０００４】また、Ｎ−型ＨＩＧＦＥＴは、典型的に約
１．５ボルトのターンオン電圧(turn-on voltage)を有
し、これはＰ−型ＨＩＧＦＥＴの約１．８ボルトよりも
低い。このターンオン電圧が低いことも、結果的に待機
時の電力消費増大を招く。
１．５ボルトのターンオン電圧(turn-on voltage)を有
し、これはＰ−型ＨＩＧＦＥＴの約１．８ボルトよりも
低い。このターンオン電圧が低いことも、結果的に待機
時の電力消費増大を招く。
【０００５】したがって、ゲート漏れ電流が少ないＨＩ
ＧＦＥＴを有することが望ましい。
ＧＦＥＴを有することが望ましい。
【０００６】
【課題を解決するための手段】本発明によるＮ−型ＨＩ
ＧＦＥＴは、２層のエッチ・ストップ層を用いて、ゲー
ト電極よりも短いゲート絶縁体を形成する。このＴ字状
ゲート構造のために、ソースおよびドレイン領域の形成
が容易となる。ソースおよびドレイン領域は、ゲート絶
縁体からある距離だけ分離されているので、漏れ電流が
減少し、降伏電圧が上昇する。
ＧＦＥＴは、２層のエッチ・ストップ層を用いて、ゲー
ト電極よりも短いゲート絶縁体を形成する。このＴ字状
ゲート構造のために、ソースおよびドレイン領域の形成
が容易となる。ソースおよびドレイン領域は、ゲート絶
縁体からある距離だけ分離されているので、漏れ電流が
減少し、降伏電圧が上昇する。
【０００７】
【発明の実施の形態】図１は、一製造段階におけるＮ−
型ヘテロ構造絶縁ゲート電界効果トランジスタ(HIGFET)
１０の一部を示す拡大断面図である。トランジスタ１０
はIII-V基板を有し、当業者には既知のエピタキシャル
技術によって形成されたチャネル層１２を含む。チャネ
ル層１２は、基板１１と共にヘテロ接合を形成する。基
板１１は、砒化ガリウム、燐化インディウムのような既
知のIII-V物質のいずれか、または砒化ガリウム・イン
ディウムのような三元物質(ternary material)とするこ
とができる。好適実施例では、基板１１は半絶縁砒化ガ
リウムである。チャネル層１２は、砒化ガリウム・イン
ディウムのような移動度が高い種々のIII-V物質とする
ことができる。好適実施例では、チャネル層１２は砒化
ガリウム・インディウムの高移動度層１３を含み、保護
層１４によって覆われている。以下で説明するように、
保護層１４は実質的な真性砒化ガリウム層であり、後続
の処理動作の間層１３を保護するために用いられる。他
の実施例では、保護層１４を省略してもよい。
型ヘテロ構造絶縁ゲート電界効果トランジスタ(HIGFET)
１０の一部を示す拡大断面図である。トランジスタ１０
はIII-V基板を有し、当業者には既知のエピタキシャル
技術によって形成されたチャネル層１２を含む。チャネ
ル層１２は、基板１１と共にヘテロ接合を形成する。基
板１１は、砒化ガリウム、燐化インディウムのような既
知のIII-V物質のいずれか、または砒化ガリウム・イン
ディウムのような三元物質(ternary material)とするこ
とができる。好適実施例では、基板１１は半絶縁砒化ガ
リウムである。チャネル層１２は、砒化ガリウム・イン
ディウムのような移動度が高い種々のIII-V物質とする
ことができる。好適実施例では、チャネル層１２は砒化
ガリウム・インディウムの高移動度層１３を含み、保護
層１４によって覆われている。以下で説明するように、
保護層１４は実質的な真性砒化ガリウム層であり、後続
の処理動作の間層１３を保護するために用いられる。他
の実施例では、保護層１４を省略してもよい。
【０００８】チャネル層１２上に高アルミニウム含有絶
縁体１６を形成し、その結果ヘテロ接合がその間に得ら
れる。次に、チャネル層１２をパターニングしてトラン
ジスタ１０のゲート絶縁体を形成する。絶縁体１６は、
５０％より高いアルミニウム含有量を有しているので、
絶縁体１６のバンドギャップは高く、絶縁体１６の選択
エッチングが可能となる。これについては以下で説明す
る。例えば、絶縁体１６は、砒化ガリウム基板１１に対
しては砒化ガリウム・アルミニウム (AlxGa1-xAs) 、ま
たは燐化インディウム基板１１の場合には砒化インディ
ウム・アルミニウム(AlxIn1-xAs)、あるいは層１２に用
いた物質と適合性のある他の高アルミニウム含有絶縁体
とすることができる。好適実施例では、絶縁体１６は、
約７０ないし８０パーセントの間のアルミニウム含有量
を有するAlGaAsである。また、好適実施例では、絶縁体
１６の厚さは、高いトランスコンダクタンスを保証する
ために約２００ないし３００オングストロームとなって
いる。
縁体１６を形成し、その結果ヘテロ接合がその間に得ら
れる。次に、チャネル層１２をパターニングしてトラン
ジスタ１０のゲート絶縁体を形成する。絶縁体１６は、
５０％より高いアルミニウム含有量を有しているので、
絶縁体１６のバンドギャップは高く、絶縁体１６の選択
エッチングが可能となる。これについては以下で説明す
る。例えば、絶縁体１６は、砒化ガリウム基板１１に対
しては砒化ガリウム・アルミニウム (AlxGa1-xAs) 、ま
たは燐化インディウム基板１１の場合には砒化インディ
ウム・アルミニウム(AlxIn1-xAs)、あるいは層１２に用
いた物質と適合性のある他の高アルミニウム含有絶縁体
とすることができる。好適実施例では、絶縁体１６は、
約７０ないし８０パーセントの間のアルミニウム含有量
を有するAlGaAsである。また、好適実施例では、絶縁体
１６の厚さは、高いトランスコンダクタンスを保証する
ために約２００ないし３００オングストロームとなって
いる。
【０００９】上に位置する層の選択エッチングを容易に
するために、絶縁体１６上にエッチ・ストップ層１７を
形成する。これについては、以下で説明する。また、層
１７は絶縁体１６の酸化を防止する機能も果たす。通
常、層１７に用いられる物質は、下地の絶縁体１６をエ
ッチングする過程や化学薬品ではエッチングされないも
のである。層１７は、実質的な真性砒化ガリウム、また
は真性砒化ガリウム・インディウムとすることができ
る。第２エッチ・ストップ層１８が第１エッチ・ストッ
プ層１７上に形成され、トランジスタ１０の下地層およ
び被覆層の双方の選択的エッチングを容易にする。層１
８は、通常、トランジスタ１０の下地層および被覆層の
エッチングを容易にする物質で形成される。これについ
ては、以下で説明する。好適実施例では、層１７は実質
的に真性砒化ガリウムであり、約５０オングストロxー
ム未満の厚さとしている。その理由は、かかる厚さはエ
ッチ・ストップとして十分であり、しかも他の層のオー
バーエッチングを防止するにも十分であるからである。
これについても、以下で説明する。また、好適実施例で
は、層１８は実質的に真性砒化アルミニウムであり、約
５０オングストローム未満の厚さとなっている。その理
由は、かかる厚さはエッチ・ストップとして十分であ
り、しかも他の層のオーバーエッチングを防止するにも
十分であるからである。これについても、以下で説明す
る。相補型Ｎ−型およびＰ−型トランジスタを同一基板
上に形成する場合、上述のエッチ・ストップ層が必要と
される。
するために、絶縁体１６上にエッチ・ストップ層１７を
形成する。これについては、以下で説明する。また、層
１７は絶縁体１６の酸化を防止する機能も果たす。通
常、層１７に用いられる物質は、下地の絶縁体１６をエ
ッチングする過程や化学薬品ではエッチングされないも
のである。層１７は、実質的な真性砒化ガリウム、また
は真性砒化ガリウム・インディウムとすることができ
る。第２エッチ・ストップ層１８が第１エッチ・ストッ
プ層１７上に形成され、トランジスタ１０の下地層およ
び被覆層の双方の選択的エッチングを容易にする。層１
８は、通常、トランジスタ１０の下地層および被覆層の
エッチングを容易にする物質で形成される。これについ
ては、以下で説明する。好適実施例では、層１７は実質
的に真性砒化ガリウムであり、約５０オングストロxー
ム未満の厚さとしている。その理由は、かかる厚さはエ
ッチ・ストップとして十分であり、しかも他の層のオー
バーエッチングを防止するにも十分であるからである。
これについても、以下で説明する。また、好適実施例で
は、層１８は実質的に真性砒化アルミニウムであり、約
５０オングストローム未満の厚さとなっている。その理
由は、かかる厚さはエッチ・ストップとして十分であ
り、しかも他の層のオーバーエッチングを防止するにも
十分であるからである。これについても、以下で説明す
る。相補型Ｎ−型およびＰ−型トランジスタを同一基板
上に形成する場合、上述のエッチ・ストップ層が必要と
される。
【００１０】ドープ砒化ガリウム層１９を層１８上に形
成し、続いてパターニングを行う。以下で説明するが、
ドープ砒化ガリウム層１９はゲート漏れ電流の低減を助
けるものである。層１９にゲート物質を被着し、パター
ニングして、ゲート電極即ちゲート２１を形成する。通
常、ゲート２１に用いられる物質は、例えば、窒化タン
グステン・チタン(TiWN)、窒化タングステン(WN)、また
は珪化タングステン(WSi)といった合金のような耐熱金
属である。通常、ゲート２１を形成するには、ゲート物
質層を層１９の表面に被着し、次いでゲート２１を形成
する部分以外を全て除去する。好適実施例では、反応性
イオン・エッチングを用いてゲート２１を形成する。
成し、続いてパターニングを行う。以下で説明するが、
ドープ砒化ガリウム層１９はゲート漏れ電流の低減を助
けるものである。層１９にゲート物質を被着し、パター
ニングして、ゲート電極即ちゲート２１を形成する。通
常、ゲート２１に用いられる物質は、例えば、窒化タン
グステン・チタン(TiWN)、窒化タングステン(WN)、また
は珪化タングステン(WSi)といった合金のような耐熱金
属である。通常、ゲート２１を形成するには、ゲート物
質層を層１９の表面に被着し、次いでゲート２１を形成
する部分以外を全て除去する。好適実施例では、反応性
イオン・エッチングを用いてゲート２１を形成する。
【００１１】図２は、後続の製造段階における、トラン
ジスタ１０の一部を示す拡大断面図である。ゲート２１
から物質をアンダーカットするためにゲート２１をマス
クとして用い、Ｔ字型のゲート構造を形成する。ここ
で、ゲート２１はＴ字構造の交差部材であり、下地の層
はＴ字構造の基礎を形成する。露出部分、即ち、ゲート
２１によって覆われていないドープ砒化ガリウム層１９
の第１部分を除去する。この動作では、ゲート２１の縁
部の下にある層１９の第２部分も除去されるので、ゲー
ト２１もアンダーカットされることになる。下地層１８
はエッチ・ストップとして機能し、除去動作がトランジ
スタ１０の下に位置する部分に影響を与えるのを防止
し、その結果、この除去動作によって層１８の第１部分
も露出されることになる。好適実施例では、クエン酸(c
itric acid)を用いて層１９のエッチングを行う。
ジスタ１０の一部を示す拡大断面図である。ゲート２１
から物質をアンダーカットするためにゲート２１をマス
クとして用い、Ｔ字型のゲート構造を形成する。ここ
で、ゲート２１はＴ字構造の交差部材であり、下地の層
はＴ字構造の基礎を形成する。露出部分、即ち、ゲート
２１によって覆われていないドープ砒化ガリウム層１９
の第１部分を除去する。この動作では、ゲート２１の縁
部の下にある層１９の第２部分も除去されるので、ゲー
ト２１もアンダーカットされることになる。下地層１８
はエッチ・ストップとして機能し、除去動作がトランジ
スタ１０の下に位置する部分に影響を与えるのを防止
し、その結果、この除去動作によって層１８の第１部分
も露出されることになる。好適実施例では、クエン酸(c
itric acid)を用いて層１９のエッチングを行う。
【００１２】次に、ゲート２１または層１９の残りの部
分に影響を与えないエッチング剤を用いることにより、
層１８の第１部分を除去する。ゲート２１を形成する前
に、窒化シリコンのような誘電体層を最初にゲート２１
上に被着し、規定し、エッチングすることによって、後
続のエッチング動作からゲート２１を保護する。好適実
施例では、４０℃の水と塩化水素酸(hydrochloric aci
d)との１対１溶液を用いる。層１８の第１部分を除去す
る一方、層１７の第１部分を露出させる。この層１７の
第１部分は、トランジスタ１０の他の層が影響を受ける
のを防止するための、エッチ・ストップとして機能す
る。その後、下地の絶縁体１６に影響を与えないエッチ
ング剤によって、この層１７の第１部分、即ち、露出部
分を除去する。好適実施例では、クエン酸溶液を用い
る。このエッチング動作は層１９の残りの部分にも影響
を与えるが、層１７は層１９よりも大幅に薄いので、こ
の動作は層１９には最少の影響を与えるに過ぎない。絶
縁体１６がこの除去プロセスのためのエッチ・ストップ
として機能するので、絶縁体１６の第１部分が露出され
る。この絶縁体１６の第１部分の除去は、下地層１２に
影響を与えないプロセスによって行われる。好適実施例
では、絶縁体１６の第１部分を除去するには、約４０℃
の塩化水素酸と水との１対１の混合液を用いる。
分に影響を与えないエッチング剤を用いることにより、
層１８の第１部分を除去する。ゲート２１を形成する前
に、窒化シリコンのような誘電体層を最初にゲート２１
上に被着し、規定し、エッチングすることによって、後
続のエッチング動作からゲート２１を保護する。好適実
施例では、４０℃の水と塩化水素酸(hydrochloric aci
d)との１対１溶液を用いる。層１８の第１部分を除去す
る一方、層１７の第１部分を露出させる。この層１７の
第１部分は、トランジスタ１０の他の層が影響を受ける
のを防止するための、エッチ・ストップとして機能す
る。その後、下地の絶縁体１６に影響を与えないエッチ
ング剤によって、この層１７の第１部分、即ち、露出部
分を除去する。好適実施例では、クエン酸溶液を用い
る。このエッチング動作は層１９の残りの部分にも影響
を与えるが、層１７は層１９よりも大幅に薄いので、こ
の動作は層１９には最少の影響を与えるに過ぎない。絶
縁体１６がこの除去プロセスのためのエッチ・ストップ
として機能するので、絶縁体１６の第１部分が露出され
る。この絶縁体１６の第１部分の除去は、下地層１２に
影響を与えないプロセスによって行われる。好適実施例
では、絶縁体１６の第１部分を除去するには、約４０℃
の塩化水素酸と水との１対１の混合液を用いる。
【００１３】その後、ゲート２１をマスクとして用い
て、基板１１内にＮ−型ドーパントを形成し、トランジ
スタ１０のソース領域２３とドレイン領域２４とを形成
する。ドーパントを活性化した後、領域２３上にソース
電極２６を形成し、領域２４上にドレイン電極２７を形
成する。
て、基板１１内にＮ−型ドーパントを形成し、トランジ
スタ１０のソース領域２３とドレイン領域２４とを形成
する。ドーパントを活性化した後、領域２３上にソース
電極２６を形成し、領域２４上にドレイン電極２７を形
成する。
【００１４】絶縁体１６および層１７，１８，１９は、
Ｔ字型ゲート構造の基礎として機能し、ゲート２１によ
って形成される交差部材を支持する。ソース領域２３お
よびドレイン領域２４を形成する間、このＴ字状ゲート
構造をマスクとして利用することによって、各領域２
３，２４の縁部を、絶縁体１６の縁部から、第１距離２
２だけ分離させる。好適実施例では、距離２２は約５０
ないし１０００オングストロームである。絶縁体１６が
ソース領域２３およびドレイン領域２４から分離されて
いるので、距離２２は、ドレインによって誘発される熱
電子によるゲート２１とドレイン領域２４との間の電流
の流れを最少に押さえ、しかも領域２３，ドレイン領域
２４付近のトラップ(trap)の形成を減少させるので、そ
の結果周辺ゲート漏れ電流が減少する。
Ｔ字型ゲート構造の基礎として機能し、ゲート２１によ
って形成される交差部材を支持する。ソース領域２３お
よびドレイン領域２４を形成する間、このＴ字状ゲート
構造をマスクとして利用することによって、各領域２
３，２４の縁部を、絶縁体１６の縁部から、第１距離２
２だけ分離させる。好適実施例では、距離２２は約５０
ないし１０００オングストロームである。絶縁体１６が
ソース領域２３およびドレイン領域２４から分離されて
いるので、距離２２は、ドレインによって誘発される熱
電子によるゲート２１とドレイン領域２４との間の電流
の流れを最少に押さえ、しかも領域２３，ドレイン領域
２４付近のトラップ(trap)の形成を減少させるので、そ
の結果周辺ゲート漏れ電流が減少する。
【００１５】加えて、ドープ砒化ガリウム層１９も、ゲ
ート２１とチャネル層１２との間のバリア高を高めるこ
とによって、ゲート漏れ電流を低減する。典型的に、バ
リア高は１．３eVよりも高い。好適実施例では、このバ
リア高は約１．７eVである。層１９内のＰ−型ドーパン
ト濃度を可能な限り高めて層１９内の空乏層を減少さ
せ、層１９がトランジスタ１０のトランスコンダクタン
スへ影響を及ぼすのを防止する。好適実施例は、層１９
は、約１ｘ１０19原子／ｃｍ3のＰ−型ドーパント濃度
を有する。加えて、層１９は、ゲート２１とチャネル層
１２との間の電界に対する影響を最少に抑えるためにで
きるだけ薄くする一方、ドーパントの空乏を防ぐために
必要な厚さとしなければならない。好適実施例は、層１
９の厚さは約５００ないし１０００オングストロームで
ある。結果として、トランジスタ１０のゲート漏れ電流
は、従来技術のＮ−型ＨＩＧＦＥＴよりも約１／１０に
低下する。加えて、距離２２のために、トランジスタ１
０の降伏電圧は、従来技術のＮ−型ＨＩＧＦＥＴよりも
少なくとも２倍に高められる。
ート２１とチャネル層１２との間のバリア高を高めるこ
とによって、ゲート漏れ電流を低減する。典型的に、バ
リア高は１．３eVよりも高い。好適実施例では、このバ
リア高は約１．７eVである。層１９内のＰ−型ドーパン
ト濃度を可能な限り高めて層１９内の空乏層を減少さ
せ、層１９がトランジスタ１０のトランスコンダクタン
スへ影響を及ぼすのを防止する。好適実施例は、層１９
は、約１ｘ１０19原子／ｃｍ3のＰ−型ドーパント濃度
を有する。加えて、層１９は、ゲート２１とチャネル層
１２との間の電界に対する影響を最少に抑えるためにで
きるだけ薄くする一方、ドーパントの空乏を防ぐために
必要な厚さとしなければならない。好適実施例は、層１
９の厚さは約５００ないし１０００オングストロームで
ある。結果として、トランジスタ１０のゲート漏れ電流
は、従来技術のＮ−型ＨＩＧＦＥＴよりも約１／１０に
低下する。加えて、距離２２のために、トランジスタ１
０の降伏電圧は、従来技術のＮ−型ＨＩＧＦＥＴよりも
少なくとも２倍に高められる。
【００１６】トランジスタ１０は、単一のトランジスタ
としての使用、他の種類のトランジスタとの集積回路に
おける使用、あるいは相補型トランジスタ対におけるＮ
−型およびＰ−型トランジスタを形成するための使用が
可能であることを注記しておく。
としての使用、他の種類のトランジスタとの集積回路に
おける使用、あるいは相補型トランジスタ対におけるＮ
−型およびＰ−型トランジスタを形成するための使用が
可能であることを注記しておく。
【００１７】以上の説明から、新規のＨＩＧＦＥＴおよ
び方法が提供されたことが認められよう。高アルミニウ
ム含有絶縁体をエッチ・ストップ層で覆い、これを用い
てゲートの下に位置する物質の選択エッチングを行い、
Ｔ字型ゲート構造を形成するのを容易にする。ソースお
よびドレイン・インプラントを形成する間、Ｔ字型ゲー
ト構造をマスクとして利用することにより、ゲート絶縁
体とソースおよびドレイン領域との間にある距離が得ら
れ、これによって、周辺ゲート漏れ電流が減少する。加
えて、Ｐ−型層をゲートとゲート絶縁体との間に用いる
ことによって、トランジスタのバリア高が増大し、更に
漏れ電流が低下するという効果が得られる。
び方法が提供されたことが認められよう。高アルミニウ
ム含有絶縁体をエッチ・ストップ層で覆い、これを用い
てゲートの下に位置する物質の選択エッチングを行い、
Ｔ字型ゲート構造を形成するのを容易にする。ソースお
よびドレイン・インプラントを形成する間、Ｔ字型ゲー
ト構造をマスクとして利用することにより、ゲート絶縁
体とソースおよびドレイン領域との間にある距離が得ら
れ、これによって、周辺ゲート漏れ電流が減少する。加
えて、Ｐ−型層をゲートとゲート絶縁体との間に用いる
ことによって、トランジスタのバリア高が増大し、更に
漏れ電流が低下するという効果が得られる。
【図１】本発明による一製造段階におけるＨＩＧＦＥＴ
の一部を示す拡大断面図。
の一部を示す拡大断面図。
【図２】本発明による後続処理動作後における図１のＨ
ＩＧＦＥＴを示す図。
ＩＧＦＥＴを示す図。
１０ ＨＩＧＦＥＴ
１１ III-V基板
１２ チャネル層
１３ 砒化ガリウム・インディウムの高移動度層
１４ 保護層
１６ 高アルミニウム含有絶縁体
１７，１８ エッチ・ストップ層
１９ ドープ砒化ガリウム層
２１ ゲート
２２ 第１距離
２３ ソース領域
２４ ドレイン領域
２６ ソース電極
２７ ドレイン電極
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ロドルフォ・ルシェロ
アメリカ合衆国アリゾナ州スコッツデー
ル、イースト・マルベリー・ストリート
8101
(72)発明者 ジェフリー・エー・ロールマン
アメリカ合衆国アリゾナ州フェニック
ス、イースト・タクシーデア・ウェイ
2239
(56)参考文献 特開 平３−23642（ＪＰ，Ａ)
Ｊｏｎａｔｈａｎ Ｋ．ｅｔ．ａ
ｌ．，Ａｎｉｓｏｔｙｐｅ−Ｇａｔｅ
Ｓｅｌｆ−Ａｌｉｇｎｅｄ ｐ−Ｃｈａ
ｎｎｅｌ Ｈｅｔｅｒｏｓｔｒｕｃｔｕ
ｒｅ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒｓ，ＩＥＥＥ ＴＲＡ
ＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴ
ＲＯＮ ＤＥＶＩＣＥＳ，米国，1993年
２月，Ｖｏｌ．40，Ｎｏ．２，ｐ．278
−284
Ｄｏｍｉｎｇｏ Ａ．ｅｔ．ａｌ．,
ＧａＡｓ ｓｅｍｉｃｏｎｄｕｃｔｏｒ
−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃ
ｔ ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ
ａ ｐｌａｎａｒ−ｄｏｐｅｄ ｂａｒ
ｒｉｅｒ ｇａｔｅ，Ａｐｐｌｉｅｄ
Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，米
国，1988年４月25日，Ｖｏｌ．52，Ｎｏ
17，ｐ．1395−1397
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 29/778
H01L 29/812
Claims (3)
- 【請求項１】 Ｎ−型ＨＩＧＦＥＴを形成する方法であ
って： ヘテロ接合を形成するチャネル層（１２）を有するIII-
V基板（１１）を用意する段階； 前記基板（１１）上に、アルミニウムを含有する絶縁体
（１６）を形成する段階； 前記絶縁体（１６）上に第１エッチ・ストップ層（１
７）を形成する段階； 前記第１エッチ・ストップ層（１７）上に第２エッチ・
ストップ層（１８）を形成する段階； 前記第２エッチ・ストップ層（１８）上にドープ砒化ガ
リウム層（１９）を形成する段階； 前記ドープ砒化ガリウム層（１９）上にゲート電極（２
１）を形成する段階； 前記ゲート電極（２１）の下から前記ドープ砒化ガリウ
ム層（１９）の一部を除去することによって、前記ゲー
ト電極（２１）をアンダーカットし、前記第２エッチ・
ストップ層（１８）の一部を露出させる段階； 前記第２エッチ・ストップ層（１８）の一部を除去して
前記第２エッチ・ストップ層（１８）の外側縁部を前記
ドープ砒化ガリウム層（１９）の外側縁部と整列させ、
かつ前記第１エッチ・ストップ層（１７）の一部を露出
させる段階； 前記第１エッチ・ストップ層（１７）の一部を除去して
前記第１エッチ・ストップ層（１７）の外側縁部を前記
ドープ砒化ガリウム層（１９）の外側縁部と整列させる
ことにより、Ｔ字型ゲート構造を形成する段階；および
前記基板内にドーパントを形成する間、前記ゲート電極
（２１）をマスクとして用い、前記基板（１１）内のド
ーパントの縁部を、前記絶縁体（１６）の縁部から第１
の距離に位置付ける段階； から成ることを特徴とする方法。 - 【請求項２】 砒化ガリウムＨＩＧＦＥＴ（１０）を形
成する方法であって： チャネル層（１２）を有する砒化ガリウム基板（１１）
を用意する段階； 前記基板（１１）上に、アルミニウムを含有する絶縁体
（１６）を形成する段階； 前記絶縁体（１６）上に実質的な真性砒化ガリウム層
（１７）を形成する段階； 前記実質的な真性砒化ガリウム層（１７）上に実質的な
真性砒化アルミニウム層（１８）を形成する段階； 前記実質的な真性砒化アルミニウム層（１８）上にドー
プ砒化ガリウム層（１９）を形成する段階； 前記ドープ砒化ガリウム層（１９）上にゲート物質（２
１）を形成する段階； 前記ドープ砒化ガリウム層（１９）上において、前記ゲ
ート物質（２１）の第１部分を除去し、前記ゲート物質
（２１）の第２部分を残し、前記ドープ砒化ガリウム層
（１９）の第１部分を露出させる段階； 前記ドープ砒化ガリウム層（１９）の第１部分を除去
し、前記ゲート物質（２１）の第２部分の下から前記ド
ープ砒化ガリウム層（１９）の第２部分を除去すること
によって、前記ゲート物質（２１）の第２部分をアンダ
ーカットし、以て前記実質的な真性砒化アルミニウム層
（１８）の第１部分を露出させる段階； 前記実質的な真性砒化アルミニウム層（１８）の第１部
分を除去して前記ドープ砒化ガリウム層（１９）の外側
エッジと整列した実質的な真性砒化アルミニウム層（１
８）の外側縁部を残すことにより、前記実質的な真性砒
化ガリウム層（１７）の第１部分を露出させる段階； 前記実質的な真性砒化ガリウム層（１７）の第１部分を
除去して前記ドープ砒化ガリウム層（１９）の外側エッ
ジと整列した実質的な真性砒化ガリウム層（１７）の外
側縁部を残すことにより、前記絶縁体（１６）の第１部
分を露出させる段階； 前記絶縁体（１６）の第１部分を除去して前記ドープ砒
化ガリウム層（１９）の外側縁部と整列した前記絶縁体
（１６）の外側エッジを残すことにより、Ｔ字型ゲート
構造を形成する段階；および前記基板内にドーパントを
形成する間前記ゲート物質（２１）の第２部分をマスク
として用い、前記基板（１１）内のドーパントの縁部
を、前記絶縁体（１６）の外側縁部から第１距離に位置
付ける段階； から成ることを特徴とする方法。 - 【請求項３】 ＨＩＧＦＥＴであって： チャネル層（１２）を有するIII-V基板（１１）；基礎部 に支持された交差部材を有するＴ字型ゲート構造
であって、前記基礎部は絶縁体（１６）を前記基板（１
１）上に、第１エッチ・ストップ層（１７）を前記絶縁
体（１６）上に、第２エッチ・ストップ層（１８）を前
記第１エッチ・ストップ層（１７）上に、ドープ砒化ガ
リウム層（１９）を前記第２エッチ・ストップ層（１
８）上に有し、前記絶縁体（１６）、前記第１エッチ・
ストップ層（１７）、前記第２エッチ・ストップ層（１
８）および前記ドープ砒化ガリウム層（１９）の各々の
外側縁部は整列しており前記III-V基板（１１）に垂直
であり、前記基礎部は前記交差部材の幅よりも小さい幅
を有する、前記Ｔ字型ゲート構造；および前記基板内の
ドープ領域（２３，２４）であって、前記ドープ領域
（２３，２４）の縁部が前記絶縁体（１６）の縁部から
第１の距離に位置する前記ドープ領域（２３，２４）； から成ることを特徴とするＨＩＧＦＥＴ（１０）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/459,855 US5514891A (en) | 1995-06-02 | 1995-06-02 | N-type HIGFET and method |
| US459855 | 1995-06-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330576A JPH08330576A (ja) | 1996-12-13 |
| JP3396579B2 true JP3396579B2 (ja) | 2003-04-14 |
Family
ID=23826403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15479496A Expired - Fee Related JP3396579B2 (ja) | 1995-06-02 | 1996-05-28 | Ｎ−型ｈｉｇｆｅｔおよび方法 |
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| Country | Link |
|---|---|
| US (2) | US5514891A (ja) |
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| JP (1) | JP3396579B2 (ja) |
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| US5969394A (en) * | 1997-12-18 | 1999-10-19 | Advanced Micro Devices, Inc. | Method and structure for high aspect gate and short channel length insulated gate field effect transistors |
| US6528405B1 (en) | 2000-02-18 | 2003-03-04 | Motorola, Inc. | Enhancement mode RF device and fabrication method |
| US6821829B1 (en) | 2000-06-12 | 2004-11-23 | Freescale Semiconductor, Inc. | Method of manufacturing a semiconductor component and semiconductor component thereof |
| JP2002184973A (ja) * | 2000-12-11 | 2002-06-28 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP3501284B2 (ja) * | 2001-03-30 | 2004-03-02 | 富士通カンタムデバイス株式会社 | 半導体装置の製造方法 |
| JP4368704B2 (ja) * | 2004-03-12 | 2009-11-18 | 三井金属鉱業株式会社 | 電子部品実装用プリント配線板の電気検査方法および電気検査装置ならびにコンピュータ読み取り可能な記録媒体 |
| KR100604870B1 (ko) * | 2004-06-16 | 2006-07-31 | 삼성전자주식회사 | 접합 영역의 어브럽트니스를 개선시킬 수 있는 전계 효과트랜지스터 및 그 제조방법 |
| US7521316B2 (en) * | 2004-09-09 | 2009-04-21 | Samsung Electronics Co., Ltd. | Methods of forming gate structures for semiconductor devices |
| US7504677B2 (en) * | 2005-03-28 | 2009-03-17 | Freescale Semiconductor, Inc. | Multi-gate enhancement mode RF switch and bias arrangement |
| US7345545B2 (en) * | 2005-03-28 | 2008-03-18 | Freescale Semiconductor, Inc. | Enhancement mode transceiver and switched gain amplifier integrated circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS6344768A (ja) * | 1986-08-12 | 1988-02-25 | Mitsubishi Electric Corp | 電界効果型トランジスタ及びその製造方法 |
| US4746627A (en) * | 1986-10-30 | 1988-05-24 | Mcdonnell Douglas Corporation | Method of making complementary GaAs heterojunction transistors |
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| US5116774A (en) * | 1991-03-22 | 1992-05-26 | Motorola, Inc. | Heterojunction method and structure |
| JPH04346492A (ja) * | 1991-05-24 | 1992-12-02 | Fujitsu Ltd | 混成集積回路基板の製造方法 |
| JPH0697192A (ja) * | 1992-07-29 | 1994-04-08 | Kawasaki Steel Corp | 半導体装置及びその製造方法 |
-
1995
- 1995-06-02 US US08/459,855 patent/US5514891A/en not_active Expired - Lifetime
-
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- 1996-03-15 US US08/616,293 patent/US5693544A/en not_active Expired - Fee Related
- 1996-05-28 JP JP15479496A patent/JP3396579B2/ja not_active Expired - Fee Related
- 1996-05-28 EP EP96108453A patent/EP0746037A3/en not_active Ceased
- 1996-05-30 KR KR1019960018642A patent/KR100311168B1/ko not_active IP Right Cessation
Non-Patent Citations (2)
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|---|
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| Ｊｏｎａｔｈａｎ Ｋ．ｅｔ．ａｌ．，Ａｎｉｓｏｔｙｐｅ−Ｇａｔｅ Ｓｅｌｆ−Ａｌｉｇｎｅｄ ｐ−Ｃｈａｎｎｅｌ Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ，ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，米国，１９９３年２月，Ｖｏｌ．４０，Ｎｏ．２，ｐ．２７８−２８４ |
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| EP0746037A2 (en) | 1996-12-04 |
| US5693544A (en) | 1997-12-02 |
| KR100311168B1 (ko) | 2002-08-09 |
| JPH08330576A (ja) | 1996-12-13 |
| KR970004083A (ko) | 1997-01-29 |
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