JPH05275464A - 化合物半導体集積回路装置の製造方法 - Google Patents
化合物半導体集積回路装置の製造方法Info
- Publication number
- JPH05275464A JPH05275464A JP7111892A JP7111892A JPH05275464A JP H05275464 A JPH05275464 A JP H05275464A JP 7111892 A JP7111892 A JP 7111892A JP 7111892 A JP7111892 A JP 7111892A JP H05275464 A JPH05275464 A JP H05275464A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- gate
- semi
- insulating substrate
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 電界効果トランジスタを有する化合物半導体
集積回路装置を高性能化する。 【構成】 電界効果トランジスタのソース８およびドレ
イン９を選択エピタキシャル成長により形成する際、あ
らかじめゲート５の一方の側壁近傍の半絶縁性基板２に
凹溝７を形成し、ドレイン９の一部をこの凹溝７内に形
成する化合物半導体集積回路装置の製造方法である。
集積回路装置を高性能化する。 【構成】 電界効果トランジスタのソース８およびドレ
イン９を選択エピタキシャル成長により形成する際、あ
らかじめゲート５の一方の側壁近傍の半絶縁性基板２に
凹溝７を形成し、ドレイン９の一部をこの凹溝７内に形
成する化合物半導体集積回路装置の製造方法である。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体集積回路
装置およびその製造技術に関し、特に、電界効果トラン
ジスタ(Field Effect Transistor) を有する化合物半導
体集積回路装置の高性能化に適用して有効な技術に関す
る。
装置およびその製造技術に関し、特に、電界効果トラン
ジスタ(Field Effect Transistor) を有する化合物半導
体集積回路装置の高性能化に適用して有効な技術に関す
る。
【０００２】
【従来の技術】化合物半導体集積回路装置として、例え
ばＧａＡｓ（ガリウム・ヒ素）からなる半絶縁性基板の
主面にショットキ接合型トランジスタ（ＭＥＳＦＥＴ）
を集積した、いわゆるＧａＡｓ半導体集積回路装置の開
発が行われている。このＧａＡｓ半導体集積回路装置
は、Ｓｉ（シリコン）半導体集積回路装置に比べて電子
の移動速度が大きいので高速性に優れている。
ばＧａＡｓ（ガリウム・ヒ素）からなる半絶縁性基板の
主面にショットキ接合型トランジスタ（ＭＥＳＦＥＴ）
を集積した、いわゆるＧａＡｓ半導体集積回路装置の開
発が行われている。このＧａＡｓ半導体集積回路装置
は、Ｓｉ（シリコン）半導体集積回路装置に比べて電子
の移動速度が大きいので高速性に優れている。
【０００３】図１２は、ＧａＡｓ半絶縁性基板の主面に
形成されたＭＥＳＦＥＴの代表的な構造を示す断面図で
ある。
形成されたＭＥＳＦＥＴの代表的な構造を示す断面図で
ある。
【０００４】ＧａＡｓからなる半絶縁性基板３０には、
イオン注入法により形成されたｐ型不純物層３１が設け
られており、その内側には、同じくイオン注入法により
形成されたｎ型のチャネル３２およびｎ+ 型のソース３
３、ドレイン３４がそれぞれ設けられている。
イオン注入法により形成されたｐ型不純物層３１が設け
られており、その内側には、同じくイオン注入法により
形成されたｎ型のチャネル３２およびｎ+ 型のソース３
３、ドレイン３４がそれぞれ設けられている。
【０００５】チャネル３２の上部には、タングステンシ
リサイド（ＷＳｉX ) などからなるゲート３５が設けら
れており、ソース３３およびドレイン３４のそれぞれの
上部には、酸化シリコン（ＳｉＯ2)などからなる絶縁膜
３６に開孔されたコンタクトホール３７，３８を通じ
て、ＡｕＧｅ合金などからなるオーミック電極３９，４
０が接続されている。
リサイド（ＷＳｉX ) などからなるゲート３５が設けら
れており、ソース３３およびドレイン３４のそれぞれの
上部には、酸化シリコン（ＳｉＯ2)などからなる絶縁膜
３６に開孔されたコンタクトホール３７，３８を通じ
て、ＡｕＧｅ合金などからなるオーミック電極３９，４
０が接続されている。
【０００６】ここで、上記のようなＭＥＳＦＥＴの高性
能化を実現するためには、ソース、ゲート間およびド
レイン、ゲート間の寄生抵抗の低減、ゲート、ドレイ
ン間の寄生容量の低減、チャネル以外の経路を通るソ
ース、ドレイン間の微小電流、いわゆる短チャネル効果
の抑制、が特に重要な課題となる。
能化を実現するためには、ソース、ゲート間およびド
レイン、ゲート間の寄生抵抗の低減、ゲート、ドレイ
ン間の寄生容量の低減、チャネル以外の経路を通るソ
ース、ドレイン間の微小電流、いわゆる短チャネル効果
の抑制、が特に重要な課題となる。
【０００７】この場合、例えばソース、ゲート間および
ドレイン、ゲート間の寄生抵抗の低減を目的として、ソ
ースおよびドレイン領域の基板に高濃度の不純物を高エ
ネルギーでイオン注入すると、短チャネル効果が顕著に
なってしまうなどの問題があるため、上記〜の課題
を実現するためには、相互の関係を考慮した上での最適
化が必要である。
ドレイン、ゲート間の寄生抵抗の低減を目的として、ソ
ースおよびドレイン領域の基板に高濃度の不純物を高エ
ネルギーでイオン注入すると、短チャネル効果が顕著に
なってしまうなどの問題があるため、上記〜の課題
を実現するためには、相互の関係を考慮した上での最適
化が必要である。
【０００８】その一つの改良技術として、図１３に示す
ような構造のＭＥＳＦＥＴがある。
ような構造のＭＥＳＦＥＴがある。
【０００９】このＭＥＳＦＥＴは、前記のＭＥＳＦＥＴ
がｎ+ 型のソース３３およびドレイン３４をｐ型不純物
層３１内にイオン注入法で形成するのに対し、ＭＯＣＶ
Ｄ(Metal Organic Chemical Vapor Deposition) 法を用
いてｎ+ 型のソース３３およびドレイン３４を半絶縁性
基板３０の主面上に選択エピタキシャル成長させるもの
である。
がｎ+ 型のソース３３およびドレイン３４をｐ型不純物
層３１内にイオン注入法で形成するのに対し、ＭＯＣＶ
Ｄ(Metal Organic Chemical Vapor Deposition) 法を用
いてｎ+ 型のソース３３およびドレイン３４を半絶縁性
基板３０の主面上に選択エピタキシャル成長させるもの
である。
【００１０】このＭＥＳＦＥＴは、イオン注入法に比べ
て不純物濃度を高くすることができる選択エピタキシャ
ル成長によってソース３３、ドレイン３４を形成するた
め、ソース、ゲート間およびドレイン、ゲート間の寄生
抵抗をイオン注入法を用いた場合の数分の１に低減する
ことができ、しかも、ソース３３、ドレイン３４を半絶
縁性基板３０の主面上に形成するため、短チャネル効果
を抑制することもできる。
て不純物濃度を高くすることができる選択エピタキシャ
ル成長によってソース３３、ドレイン３４を形成するた
め、ソース、ゲート間およびドレイン、ゲート間の寄生
抵抗をイオン注入法を用いた場合の数分の１に低減する
ことができ、しかも、ソース３３、ドレイン３４を半絶
縁性基板３０の主面上に形成するため、短チャネル効果
を抑制することもできる。
【００１１】なお、選択エピタキシャル成長によってソ
ース、ドレインを形成するＭＥＳＦＥＴについては、例
えば「ジャパニーズ・ジャーナル・オブ・アプライド・
フィジックス、第２３巻５号（１９８４年）(Japanese
Journal of Applied Physics: Vol.23, No.5 (1984) 」
Ｌ３４２頁に記載がある。
ース、ドレインを形成するＭＥＳＦＥＴについては、例
えば「ジャパニーズ・ジャーナル・オブ・アプライド・
フィジックス、第２３巻５号（１９８４年）(Japanese
Journal of Applied Physics: Vol.23, No.5 (1984) 」
Ｌ３４２頁に記載がある。
【００１２】
【発明が解決しようとする課題】ところが、ソース、ド
レインを選択エピタキシャル成長によって形成する前記
ＭＥＳＦＥＴは、イオン注入法を用いた場合に比べてゲ
ート、ドレイン間の距離が接近するため、ゲート、ドレ
イン間の寄生容量が増大してしまい、総合的に見ると、
ＭＥＳＦＥＴを充分に高性能化することができないとい
う問題がある。
レインを選択エピタキシャル成長によって形成する前記
ＭＥＳＦＥＴは、イオン注入法を用いた場合に比べてゲ
ート、ドレイン間の距離が接近するため、ゲート、ドレ
イン間の寄生容量が増大してしまい、総合的に見ると、
ＭＥＳＦＥＴを充分に高性能化することができないとい
う問題がある。
【００１３】そこで、本発明の目的は、ＭＥＳＦＥＴを
有する化合物半導体集積回路装置の高性能化を実現する
ことのできる技術を提供することにある。
有する化合物半導体集積回路装置の高性能化を実現する
ことのできる技術を提供することにある。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１６】本発明による化合物半導体集積回路装置の
製造方法は、電界効果トランジスタのソースおよびドレ
インを選択エピタキシャル成長により形成する際、あら
かじめゲートの一方の側壁近傍の半絶縁性基板を開孔し
て凹溝を形成し、ドレインの少なくとも一部を前記凹溝
内に形成するものである。
製造方法は、電界効果トランジスタのソースおよびドレ
インを選択エピタキシャル成長により形成する際、あら
かじめゲートの一方の側壁近傍の半絶縁性基板を開孔し
て凹溝を形成し、ドレインの少なくとも一部を前記凹溝
内に形成するものである。
【００１７】
【作用】上記した手段によれば、ソース、ドレインを選
択エピタキシャル成長で形成することにより、ソース、
ドレインの不純物濃度を高くすることができる。また、
ゲートの近傍の凹溝内にドレインの一部を形成すること
により、ゲート、ドレイン間の距離を離すことができ
る。さらに、ソースを基板の主面上に形成し、ドレイン
の一部を凹溝内に形成することにより、ソース、ドレイ
ン間の距離を離すことができる。
択エピタキシャル成長で形成することにより、ソース、
ドレインの不純物濃度を高くすることができる。また、
ゲートの近傍の凹溝内にドレインの一部を形成すること
により、ゲート、ドレイン間の距離を離すことができ
る。さらに、ソースを基板の主面上に形成し、ドレイン
の一部を凹溝内に形成することにより、ソース、ドレイ
ン間の距離を離すことができる。
【００１８】
【実施例１】以下、図１〜図５を用いて、本発明の一実
施例である化合物半導体集積回路装置の製造方法を説明
する。
施例である化合物半導体集積回路装置の製造方法を説明
する。
【００１９】まず、図１に示すように、フォトレジスト
１をマスクにしたイオン注入法により、ＧａＡｓからな
る半絶縁性基板２にＭｇまたはＢｅなどのｐ型不純物
を、次いでＳｉなどのｎ型不純物を順次導入した後、半
絶縁性基板２をアニールすることにより、ｐ型不純物層
３およびｎ型のチャネル４を形成する。
１をマスクにしたイオン注入法により、ＧａＡｓからな
る半絶縁性基板２にＭｇまたはＢｅなどのｐ型不純物
を、次いでＳｉなどのｎ型不純物を順次導入した後、半
絶縁性基板２をアニールすることにより、ｐ型不純物層
３およびｎ型のチャネル４を形成する。
【００２０】次に、上記フォトレジスト１を除去した
後、図２に示すように、半絶縁性基板２の主面上に堆積
したタングステンシリサイド膜を常法によりパターニン
グすることにより、チャネル４の上部にＭＥＳＦＥＴの
ゲート５を形成する。
後、図２に示すように、半絶縁性基板２の主面上に堆積
したタングステンシリサイド膜を常法によりパターニン
グすることにより、チャネル４の上部にＭＥＳＦＥＴの
ゲート５を形成する。
【００２１】次に、図３に示すように、半絶縁性基板２
の主面上にＳｉＯ2 などからなる絶縁膜６を堆積した
後、ゲート５の一方の側壁近傍の絶縁膜６および半絶縁
性基板２をドライエッチングにより開孔して凹溝７を形
成する。
の主面上にＳｉＯ2 などからなる絶縁膜６を堆積した
後、ゲート５の一方の側壁近傍の絶縁膜６および半絶縁
性基板２をドライエッチングにより開孔して凹溝７を形
成する。
【００２２】次に、図４に示すように、ソースおよびド
レイン領域の絶縁膜６をドライエッチングにより除去し
た後、ＭＯＣＶＤ法を用いた選択エピタキシャル成長に
よりｎ+ 型のソース８およびドレイン９を半絶縁性基板
３０の主面上に形成する。このとき、ドレイン９の一部
は、凹溝７の内部に形成される。
レイン領域の絶縁膜６をドライエッチングにより除去し
た後、ＭＯＣＶＤ法を用いた選択エピタキシャル成長に
よりｎ+ 型のソース８およびドレイン９を半絶縁性基板
３０の主面上に形成する。このとき、ドレイン９の一部
は、凹溝７の内部に形成される。
【００２３】なお、上記ドレイン９を凹溝７の側壁にお
いても充分に成長させるには、選択エピタキシャル成長
に先立って、半絶縁性基板２の表面をエッチングして自
然酸化膜を除去するのが有効である。
いても充分に成長させるには、選択エピタキシャル成長
に先立って、半絶縁性基板２の表面をエッチングして自
然酸化膜を除去するのが有効である。
【００２４】次に、図５に示すように、半絶縁性基板２
の主面上にＳｉＯ2 などからなる絶縁膜１０を堆積した
後、ソース８、ドレイン９のそれぞれの上部の絶縁膜１
０をエッチングしてコンタクトホール１１，１２を形成
し、このコンタクトホール１１，１２を通じてソース
８、ドレイン９にＡｕＧｅ合金などからなるオーミック
電極１３，１４を接続することにより、ＭＥＳＦＥＴが
完成する。
の主面上にＳｉＯ2 などからなる絶縁膜１０を堆積した
後、ソース８、ドレイン９のそれぞれの上部の絶縁膜１
０をエッチングしてコンタクトホール１１，１２を形成
し、このコンタクトホール１１，１２を通じてソース
８、ドレイン９にＡｕＧｅ合金などからなるオーミック
電極１３，１４を接続することにより、ＭＥＳＦＥＴが
完成する。
【００２５】以上のように構成された本実施例によれ
ば、下記のような効果を得ることができる。
ば、下記のような効果を得ることができる。
【００２６】(1) ソース８およびドレイン９を選択エピ
タキシャル成長によって形成することにより、ソース８
およびドレイン９の不純物濃度を高くすることができる
ので、ソース８、ゲート５間およびドレイン９、ゲート
５間の寄生抵抗を低減することができる。
タキシャル成長によって形成することにより、ソース８
およびドレイン９の不純物濃度を高くすることができる
ので、ソース８、ゲート５間およびドレイン９、ゲート
５間の寄生抵抗を低減することができる。
【００２７】(2) ドレイン９の一部をゲート５の側壁近
傍の凹溝７内に形成することにより、ゲート５、ドレイ
ン９間の距離を離すことができるので、ゲート５、ドレ
イン９間の寄生容量を低減することができる。
傍の凹溝７内に形成することにより、ゲート５、ドレイ
ン９間の距離を離すことができるので、ゲート５、ドレ
イン９間の寄生容量を低減することができる。
【００２８】(3) ソース８を半絶縁性基板２の主面上に
形成し、ドレイン９の一部を凹溝７内に形成することに
より、ソース８、ドレイン９間の距離を離すことができ
るので、短チャネル効果を抑制することができる。
形成し、ドレイン９の一部を凹溝７内に形成することに
より、ソース８、ドレイン９間の距離を離すことができ
るので、短チャネル効果を抑制することができる。
【００２９】(4) 上記(1) 〜(3) により、ＭＥＳＦＥＴ
を有するＧａＡｓ半導体集積回路装置を高性能化するこ
とができる。
を有するＧａＡｓ半導体集積回路装置を高性能化するこ
とができる。
【００３０】
【実施例２】本実施例２は、ゲート５の側壁近傍の凹溝
７を自己整合的に形成する方法である。
７を自己整合的に形成する方法である。
【００３１】まず、図６に示すように、前記実施例１と
同じ方法でｐ型不純物層３、チャネル４およびゲート５
を形成した半絶縁性基板２の主面上に、ＥＢ蒸着法を用
いて斜め方向からＳｉＯ2 膜１５を堆積する。このと
き、ゲート５の一方（ドレイン側）の側壁およびその近
傍には、ＳｉＯ2 膜１５が堆積されるが、もう一方（ソ
ース側）の側壁およびその近傍には、ＳｉＯ2 膜１５は
堆積されない。
同じ方法でｐ型不純物層３、チャネル４およびゲート５
を形成した半絶縁性基板２の主面上に、ＥＢ蒸着法を用
いて斜め方向からＳｉＯ2 膜１５を堆積する。このと
き、ゲート５の一方（ドレイン側）の側壁およびその近
傍には、ＳｉＯ2 膜１５が堆積されるが、もう一方（ソ
ース側）の側壁およびその近傍には、ＳｉＯ2 膜１５は
堆積されない。
【００３２】次に、図７に示すように、ゲート５を挟ん
で逆の斜め方向からＥＢ蒸着法を用いてＳｉ3 Ｎ4 膜１
６を堆積する。このとき、ゲート５の一方（ソース側）
の側壁およびその近傍には、Ｓｉ3 Ｎ4 膜１６が堆積さ
れるが、もう一方（ドレイン側）の側壁およびその近傍
には、Ｓｉ3 Ｎ4 膜１６は堆積されない。
で逆の斜め方向からＥＢ蒸着法を用いてＳｉ3 Ｎ4 膜１
６を堆積する。このとき、ゲート５の一方（ソース側）
の側壁およびその近傍には、Ｓｉ3 Ｎ4 膜１６が堆積さ
れるが、もう一方（ドレイン側）の側壁およびその近傍
には、Ｓｉ3 Ｎ4 膜１６は堆積されない。
【００３３】これにより、ゲート５のドレイン側の側壁
およびその近傍には、ＳｉＯ2 膜１５が露出されるが、
他の領域は、Ｓｉ3 Ｎ4 膜１６で被覆される。
およびその近傍には、ＳｉＯ2 膜１５が露出されるが、
他の領域は、Ｓｉ3 Ｎ4 膜１６で被覆される。
【００３４】次に、図８に示すように、Ｓｉ3 Ｎ4 膜１
６をマスクにしてゲート５のドレイン側に露出したＳｉ
Ｏ2 膜１５をフッ酸系のエッチング液で除去することに
より、半絶縁性基板２を露出させ、さらにＳｉ3 Ｎ4 膜
１６をマスクにして半絶縁性基板２をドライエッチング
することにより、ゲート５のドレイン側の側壁近傍に凹
溝７を形成する。その後の工程は、前記実施例１と同じ
であるので、その説明は省略する。
６をマスクにしてゲート５のドレイン側に露出したＳｉ
Ｏ2 膜１５をフッ酸系のエッチング液で除去することに
より、半絶縁性基板２を露出させ、さらにＳｉ3 Ｎ4 膜
１６をマスクにして半絶縁性基板２をドライエッチング
することにより、ゲート５のドレイン側の側壁近傍に凹
溝７を形成する。その後の工程は、前記実施例１と同じ
であるので、その説明は省略する。
【００３５】このように、本実施例２によれば、凹溝７
を自己整合的に形成するので、特に、ゲート長の短い微
細なＭＥＳＦＥＴを高性能化することができる。
を自己整合的に形成するので、特に、ゲート長の短い微
細なＭＥＳＦＥＴを高性能化することができる。
【００３６】
【実施例３】以下、図９〜図１１を用いて、本発明の他
の実施例である化合物半導体集積回路装置の製造方法を
説明する。
の実施例である化合物半導体集積回路装置の製造方法を
説明する。
【００３７】まず、図９に示すように、前記実施例１と
同じ方法でｐ型不純物層３、チャネル４およびゲート５
を形成した半絶縁性基板２の主面上にＳｉＯ2 などから
なる絶縁膜６を堆積した後、ソースおよびドレイン領域
の絶縁膜６をドライエッチングにより除去して半絶縁性
基板２を露出させる。このとき、ゲート５のドレイン側
の側壁近傍には、絶縁膜６を残しておく。
同じ方法でｐ型不純物層３、チャネル４およびゲート５
を形成した半絶縁性基板２の主面上にＳｉＯ2 などから
なる絶縁膜６を堆積した後、ソースおよびドレイン領域
の絶縁膜６をドライエッチングにより除去して半絶縁性
基板２を露出させる。このとき、ゲート５のドレイン側
の側壁近傍には、絶縁膜６を残しておく。
【００３８】次に、図１０に示すように、ＭＯＣＶＤ法
を用いた選択エピタキシャル成長によってｎ+ 型のソー
ス８およびドレイン９を半絶縁性基板２の主面上に形成
する。このとき、ドレイン９は、ソース８に比べてゲー
ト５から離れた位置に形成される。
を用いた選択エピタキシャル成長によってｎ+ 型のソー
ス８およびドレイン９を半絶縁性基板２の主面上に形成
する。このとき、ドレイン９は、ソース８に比べてゲー
ト５から離れた位置に形成される。
【００３９】次に、図１１に示すように、フォトレジス
ト（図示せず）をマスクにしたイオン注入法により、ド
レイン９とゲート５との間の半絶縁性基板２内にドレイ
ン９と同じｎ+ 型の低抵抗層１７をその一部がドレイン
９と重なるように形成する。
ト（図示せず）をマスクにしたイオン注入法により、ド
レイン９とゲート５との間の半絶縁性基板２内にドレイ
ン９と同じｎ+ 型の低抵抗層１７をその一部がドレイン
９と重なるように形成する。
【００４０】その後の工程は、前記実施例１と同じであ
るので、その説明は省略する。
るので、その説明は省略する。
【００４１】このように、本実施例３によれば、ドレイ
ン９とゲート５との間の半絶縁性基板２内に形成された
低抵抗層１７が前記実施例１の凹溝７内にエピタキシャ
ル成長させたドレイン９と同様に作用するので、前記実
施例１と同様の効果を得ることができる。
ン９とゲート５との間の半絶縁性基板２内に形成された
低抵抗層１７が前記実施例１の凹溝７内にエピタキシャ
ル成長させたドレイン９と同様に作用するので、前記実
施例１と同様の効果を得ることができる。
【００４２】以上、本発明者によってなされた発明を前
記実施例に基づき具体的に説明したが、本発明は前記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることはいうまでもない。
記実施例に基づき具体的に説明したが、本発明は前記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることはいうまでもない。
【００４３】前記実施例では、ゲートの側壁近傍の半絶
縁性基板に形成した凹溝内にドレインの一部を設けた
が、ドレイン全体をこの凹溝内に設けてもよい。
縁性基板に形成した凹溝内にドレインの一部を設けた
が、ドレイン全体をこの凹溝内に設けてもよい。
【００４４】前記実施例では、ＧａＡｓからなる半絶縁
性基板にイオン注入法によってチャネルを形成するＭＥ
ＳＦＥＴの高性能化について説明したが、本発明は、イ
オン注入法以外の方法によってチャネルを形成するＦＥ
Ｔ、例えばＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、Ｇａ
Ａｓなどの化合物半導体エピタキシャル成長層を用い
た、いわゆるヘテロ接合ＭＥＳＦＥＴの高性能化に適用
することもできる。
性基板にイオン注入法によってチャネルを形成するＭＥ
ＳＦＥＴの高性能化について説明したが、本発明は、イ
オン注入法以外の方法によってチャネルを形成するＦＥ
Ｔ、例えばＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、Ｇａ
Ａｓなどの化合物半導体エピタキシャル成長層を用い
た、いわゆるヘテロ接合ＭＥＳＦＥＴの高性能化に適用
することもできる。
【００４５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４６】本発明によれば、化合物半導体からなる半
絶縁性基板に形成されるＭＥＳＦＥＴのソース、ゲー
ト間およびドレイン、ゲート間の寄生抵抗の低減、ゲ
ート、ドレイン間の寄生容量の低減、チャネル以外の
経路を通るソース、ドレイン間の微小電流、いわゆる短
チャネル効果の抑制を実現することができるので、ＭＥ
ＳＦＥＴを有する化合物半導体集積回路装置の高性能化
を実現することができる。
絶縁性基板に形成されるＭＥＳＦＥＴのソース、ゲー
ト間およびドレイン、ゲート間の寄生抵抗の低減、ゲ
ート、ドレイン間の寄生容量の低減、チャネル以外の
経路を通るソース、ドレイン間の微小電流、いわゆる短
チャネル効果の抑制を実現することができるので、ＭＥ
ＳＦＥＴを有する化合物半導体集積回路装置の高性能化
を実現することができる。
【図１】本発明の一実施例である化合物半導体集積回路
装置の製造方法を示す半絶縁性基板の要部断面図であ
る。
装置の製造方法を示す半絶縁性基板の要部断面図であ
る。
【図２】同じく半絶縁性基板の要部断面図である。
【図３】同じく半絶縁性基板の要部断面図である。
【図４】同じく半絶縁性基板の要部断面図である。
【図５】同じく半絶縁性基板の要部断面図である。
【図６】本発明の他の実施例である化合物半導体集積回
路装置の製造方法を示す半絶縁性基板の要部断面図であ
る。
路装置の製造方法を示す半絶縁性基板の要部断面図であ
る。
【図７】同じく半絶縁性基板の要部断面図である。
【図８】同じく半絶縁性基板の要部断面図である。
【図９】本発明の他の実施例である化合物半導体集積回
路装置の製造方法を示す半絶縁性基板の要部断面図であ
る。
路装置の製造方法を示す半絶縁性基板の要部断面図であ
る。
【図１０】同じく半絶縁性基板の要部断面図である。
【図１１】同じく半絶縁性基板の要部断面図である。
【図１２】従来の化合物半導体集積回路装置を示す半絶
縁性基板の要部断面図である。
縁性基板の要部断面図である。
【図１３】従来の化合物半導体集積回路装置を示す半絶
縁性基板の要部断面図である。
縁性基板の要部断面図である。
１ フォトレジスト ２ 半絶縁性基板 ３ ｐ型不純物層 ４ チャネル ５ ゲート ６ 絶縁膜 ７ 凹溝 ８ ソース ９ ドレイン １０ 絶縁膜 １１ コンタクトホール １２ コンタクトホール １３ オーミック電極 １４ オーミック電極 １５ ＳｉＯ2 膜 １６ Ｓｉ3 Ｎ4 膜 １７ 低抵抗層 ３０ 半絶縁性基板 ３１ ｐ型不純物層 ３２ チャネル ３３ ソース ３４ ドレイン ３５ ゲート ３６ 絶縁膜 ３７ コンタクトホール ３８ コンタクトホール ３９ オーミック電極 ４０ オーミック電極
Claims (3)
- 【請求項１】 電界効果トランジスタのソースおよびド
レインを選択エピタキシャル成長により形成する化合物
半導体集積回路装置の製造方法であって、ゲートの一方
の側壁近傍の半絶縁性基板を開孔して凹溝を形成した
後、ドレインの少なくとも一部を前記凹溝内に形成する
ことを特徴とする化合物半導体集積回路装置の製造方
法。 - 【請求項２】 ゲート形成後、半絶縁性基板の主面上に
第一の絶縁膜を斜め方向から堆積し、次いで前記ゲート
を挟んで逆の斜め方向から前記第一の絶縁膜とはエッチ
ングレートの異なる第二の絶縁膜を堆積し、前記ゲート
の側壁近傍に露出している前記第一の絶縁膜を前記第二
の絶縁膜をマスクしてエッチングすることにより前記ゲ
ートの一方の側壁近傍の半絶縁性基板を露出させた後、
前記半絶縁性基板をエッチングすることにより凹溝を形
成することを特徴とする請求項１記載の化合物半導体集
積回路装置の製造方法。 - 【請求項３】 電界効果トランジスタのソースおよびド
レインを選択エピタキシャル成長により形成する化合物
半導体集積回路装置の製造方法であって、前記ドレイン
とゲートとの距離を前記ソースとゲートとの距離よりも
離間させると共に、前記ドレインとゲートとの間の半絶
縁性基板内に前記ドレインと同じ導電型の低抵抗層をイ
オン注入法により形成することを特徴とする化合物半導
体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7111892A JPH05275464A (ja) | 1992-03-27 | 1992-03-27 | 化合物半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7111892A JPH05275464A (ja) | 1992-03-27 | 1992-03-27 | 化合物半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275464A true JPH05275464A (ja) | 1993-10-22 |
Family
ID=13451335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7111892A Pending JPH05275464A (ja) | 1992-03-27 | 1992-03-27 | 化合物半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275464A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5882961A (en) * | 1995-09-11 | 1999-03-16 | Motorola, Inc. | Method of manufacturing semiconductor device with reduced charge trapping |
| US6472709B1 (en) * | 1999-03-01 | 2002-10-29 | General Semiconductor, Inc. | Trench DMOS transistor structure having a low resistance path to a drain contact located on an upper surface |
| US6812526B2 (en) | 2000-03-01 | 2004-11-02 | General Semiconductor, Inc. | Trench DMOS transistor structure having a low resistance path to a drain contact located on an upper surface |
-
1992
- 1992-03-27 JP JP7111892A patent/JPH05275464A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5882961A (en) * | 1995-09-11 | 1999-03-16 | Motorola, Inc. | Method of manufacturing semiconductor device with reduced charge trapping |
| US6472709B1 (en) * | 1999-03-01 | 2002-10-29 | General Semiconductor, Inc. | Trench DMOS transistor structure having a low resistance path to a drain contact located on an upper surface |
| US6812526B2 (en) | 2000-03-01 | 2004-11-02 | General Semiconductor, Inc. | Trench DMOS transistor structure having a low resistance path to a drain contact located on an upper surface |
| US6949432B2 (en) * | 2000-03-01 | 2005-09-27 | General Semiconductor, Inc. | Trench DMOS transistor structure having a low resistance path to a drain contact located on an upper surface |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6274893B1 (en) | Compound semiconductor device and method of manufacturing the same | |
| JP3233207B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS634955B2 (ja) | ||
| JPH10209434A (ja) | ヘテロ接合型電界効果トランジスタとその製造方法 | |
| US5336626A (en) | Method of manufacturing a MESFET with an epitaxial void | |
| JPH06342811A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| US6455361B1 (en) | Semiconductor device and manufacturing method of the same | |
| KR950000158B1 (ko) | 듀얼게이트금속반도체전계효과트랜지스터및그제조방법 | |
| JPH05275464A (ja) | 化合物半導体集積回路装置の製造方法 | |
| JPH0329302B2 (ja) | ||
| JP3653652B2 (ja) | 半導体装置 | |
| JPH0492439A (ja) | 半導体集積回路装置の製造方法 | |
| JP2745624B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2504782B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH0810701B2 (ja) | 接合型電界効果トランジスタの製造方法 | |
| JP3141931B2 (ja) | 電界効果トランジスタ | |
| KR100578341B1 (ko) | 고주파 전자소자의 제조 방법 | |
| JP2000174259A (ja) | 半導体素子の製造方法 | |
| JPS6143443A (ja) | 半導体装置の製造方法 | |
| JPH1064924A (ja) | 半導体装置、及びその製造方法 | |
| JPS61220477A (ja) | ガリウムヒ素シヨツトキ−障壁接合ゲ−ト型電界効果トランジスタの製造方法 | |
| JPH03220730A (ja) | 半導体集積回路装置の製造方法 | |
| JPS61152079A (ja) | シヨツトキゲ−ト型ｆｅｔの製造方法 | |
| JPH06232168A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH0758717B2 (ja) | 電界効果トランジスタの製造方法 |