JPH02191343A - 化合物半導体装置及びその製造方法 - Google Patents
化合物半導体装置及びその製造方法Info
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- JPH02191343A JPH02191343A JP18776889A JP18776889A JPH02191343A JP H02191343 A JPH02191343 A JP H02191343A JP 18776889 A JP18776889 A JP 18776889A JP 18776889 A JP18776889 A JP 18776889A JP H02191343 A JPH02191343 A JP H02191343A
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- Japan
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- gate electrode
- ion implantation
- melting point
- point metal
- schottky
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体装置の構造およびその製造方法に
関するものであり、特に高融点金属若しくはそのシリサ
イドをショットキーゲート電極として有するショットキ
ー接合ゲート型電界効果トランジスタ（以下、ＭＥＳＦ
ＥＴという）及びそれを−構成素子とする化合物半導体
集積回路の構造とその製造方法に関するものである。
関するものであり、特に高融点金属若しくはそのシリサ
イドをショットキーゲート電極として有するショットキ
ー接合ゲート型電界効果トランジスタ（以下、ＭＥＳＦ
ＥＴという）及びそれを−構成素子とする化合物半導体
集積回路の構造とその製造方法に関するものである。
従来、化合物半導体装置、特に半絶縁性Ｇ ａ Ａ ｓ
を基板とする集積回路の中に作り込まれるＭＥＳＦＥＴ
は第４図に示す様な構造を持っていた。すなわち化合物
半導体基板４０１は例えば半絶縁性ＧａＡｓ基板でなり
、その表面に第１の能動層４０２が例えばＳｉの選択イ
オン注入法にてｎ層として形成され、ゲート電極４０６
は例えばＷＳｉである単一の高融点金属若しくはそのシ
リサイドから成り矩形に形成されていた。このゲート電
極４０６をマスクにしてセルファラインで第２の能動層
４０９が例えばＳｔのイオン注入法にてｎ層として形成
されている。４０８はソース電極及びドレイン電極とな
るべきオーミック電極、４０７はゲート電極形成時にド
ライエツチングによって生じたダメージにより導入され
る高抵抗層である。
を基板とする集積回路の中に作り込まれるＭＥＳＦＥＴ
は第４図に示す様な構造を持っていた。すなわち化合物
半導体基板４０１は例えば半絶縁性ＧａＡｓ基板でなり
、その表面に第１の能動層４０２が例えばＳｉの選択イ
オン注入法にてｎ層として形成され、ゲート電極４０６
は例えばＷＳｉである単一の高融点金属若しくはそのシ
リサイドから成り矩形に形成されていた。このゲート電
極４０６をマスクにしてセルファラインで第２の能動層
４０９が例えばＳｔのイオン注入法にてｎ層として形成
されている。４０８はソース電極及びドレイン電極とな
るべきオーミック電極、４０７はゲート電極形成時にド
ライエツチングによって生じたダメージにより導入され
る高抵抗層である。
このＭＥＳＦＥＴは第３図に示す様に以下の方法で作ら
れていた。第３図（ａ）に於いて化合物半導体基板３０
１、例えば半絶縁性ＧａＡｓ基板に例えば選択イオン注
入法及びボストアニールに依り第１の能動層３０２を形
成し、第３図（ｂ）に示すが如く化合物半導体基板３０
１全面に第１の高融点金属若しくはそめシリサイドの膜
３０３例えばＷＳｉ膜を被着する。次に第３図（ｃ）に
示すが如く第１の高融点金属若しくはそのシリサイドの
膜３０３上に第１のフォトレジスト３０５に依るマスク
パターンを形成し、第３図（ｄ）に示すが如く、第１の
フォトレジスト３０５をマスクとして第１の高融点金属
若しくはそのシリサイドの膜３０３をドライエッチ法に
依りパターンニングして矩形の断面形状を持つゲート電
極３０６を形成する。
れていた。第３図（ａ）に於いて化合物半導体基板３０
１、例えば半絶縁性ＧａＡｓ基板に例えば選択イオン注
入法及びボストアニールに依り第１の能動層３０２を形
成し、第３図（ｂ）に示すが如く化合物半導体基板３０
１全面に第１の高融点金属若しくはそめシリサイドの膜
３０３例えばＷＳｉ膜を被着する。次に第３図（ｃ）に
示すが如く第１の高融点金属若しくはそのシリサイドの
膜３０３上に第１のフォトレジスト３０５に依るマスク
パターンを形成し、第３図（ｄ）に示すが如く、第１の
フォトレジスト３０５をマスクとして第１の高融点金属
若しくはそのシリサイドの膜３０３をドライエッチ法に
依りパターンニングして矩形の断面形状を持つゲート電
極３０６を形成する。
然る後に第３図（ｅ）に示すが如く第２のフォトレジス
ト３０８及びゲート電極３０６をマスクとしてイオン注
入及びポストアニールを行い、セルファラインでゲート
電極３０６直近に第２の能動層３０９を形成し、次に第
３図（「）に示すが如くオーミック電極３１０を形成す
る事に依りＭＥＳＦＥＴが形成されていた。
ト３０８及びゲート電極３０６をマスクとしてイオン注
入及びポストアニールを行い、セルファラインでゲート
電極３０６直近に第２の能動層３０９を形成し、次に第
３図（「）に示すが如くオーミック電極３１０を形成す
る事に依りＭＥＳＦＥＴが形成されていた。
上述した化合物半導体装置の構造において第２の能動層
３０２，４０９を形成するのはゲート形成時にドライエ
ツチングによって生じるダメージに依って導入された高
抵抗層４０７を低抵抗化するのが目的である。この第２
の能動層３０２゜４０９は第４図中ゲート電極４０６の
右側に示される様にゲート電極３０８，４０６の直近ま
で形成する必要がある為、ゲート電極３０６，４０６を
マスクとしたセルファラインイオン注入法で形成するの
が通常である。しかし、イオン注入を行うにあたっては
チャネリングを防ぐ為にＧａＡｓ基板３０１，４０１の
表面をイオン注入方向に対し傾けなければならない為、
前述した様な矩形の断面形状を持つゲート電極３０６，
４０６の場合、第４図中ゲート電極４０６の左側に示さ
れる様な陰になる部分すなわちイオン注入されない部分
が生じ、高抵抗層４０７が残る。その結果、Ｒｓが増大
し、ＭＥＳＦＥＴの特性が劣化する。非対称性が生じ、
集積回路のレイアウトに制限が生じる。その為チップサ
イズが増大し、歩留低下の原因となる等の欠点を有して
いた。
３０２，４０９を形成するのはゲート形成時にドライエ
ツチングによって生じるダメージに依って導入された高
抵抗層４０７を低抵抗化するのが目的である。この第２
の能動層３０２゜４０９は第４図中ゲート電極４０６の
右側に示される様にゲート電極３０８，４０６の直近ま
で形成する必要がある為、ゲート電極３０６，４０６を
マスクとしたセルファラインイオン注入法で形成するの
が通常である。しかし、イオン注入を行うにあたっては
チャネリングを防ぐ為にＧａＡｓ基板３０１，４０１の
表面をイオン注入方向に対し傾けなければならない為、
前述した様な矩形の断面形状を持つゲート電極３０６，
４０６の場合、第４図中ゲート電極４０６の左側に示さ
れる様な陰になる部分すなわちイオン注入されない部分
が生じ、高抵抗層４０７が残る。その結果、Ｒｓが増大
し、ＭＥＳＦＥＴの特性が劣化する。非対称性が生じ、
集積回路のレイアウトに制限が生じる。その為チップサ
イズが増大し、歩留低下の原因となる等の欠点を有して
いた。
本発明によれば、高融点金属若しくはそのシリサイドを
ショットキーゲート電極として有するショットキー接合
型電界効果トランジスタを一構成素子として持つ化合物
半導体装置に於いて、ゲート電極がドライエツチングの
エツチングレートの異なる複数の高融点金属薄膜若しく
はそのシリサイド薄膜から成り、かつこのゲート電極の
断面形状がショットキー接合面側の幅広い段階形状を持
ち、かつ半導体装置内に前記ショットキーケート電極を
マスクとしたセルファラインイオン注入法にて形成した
能動層を持つ構造を有する化合物半導体装置を得る。ま
た、本発明によれば高融点金属若しくはそのシリサイド
をショットキーゲート電極として有するＭＥＳＦＥＴを
一構成素子として持つ化合物半導体装置の製造方法に於
いて、ゲート電極をドライエッチのエツチングレートの
異なる複数の金属薄膜の積層で構成する工程と、エツチ
ングレートの差を利用してゲート電極の断面をショット
キー接合面側が幅広い階段形状に加工する工程と該ショ
ットキーゲート電極をマスクとしてイオン注入を行う工
程とを含む化合物半導体装置の製造方法を得る。
ショットキーゲート電極として有するショットキー接合
型電界効果トランジスタを一構成素子として持つ化合物
半導体装置に於いて、ゲート電極がドライエツチングの
エツチングレートの異なる複数の高融点金属薄膜若しく
はそのシリサイド薄膜から成り、かつこのゲート電極の
断面形状がショットキー接合面側の幅広い段階形状を持
ち、かつ半導体装置内に前記ショットキーケート電極を
マスクとしたセルファラインイオン注入法にて形成した
能動層を持つ構造を有する化合物半導体装置を得る。ま
た、本発明によれば高融点金属若しくはそのシリサイド
をショットキーゲート電極として有するＭＥＳＦＥＴを
一構成素子として持つ化合物半導体装置の製造方法に於
いて、ゲート電極をドライエッチのエツチングレートの
異なる複数の金属薄膜の積層で構成する工程と、エツチ
ングレートの差を利用してゲート電極の断面をショット
キー接合面側が幅広い階段形状に加工する工程と該ショ
ットキーゲート電極をマスクとしてイオン注入を行う工
程とを含む化合物半導体装置の製造方法を得る。
次に、本発明に就いて図面を参照して説明する。
第１図は本発明の一実施例の断面図である。第１図（ａ
）に於いて化合物半導体基板１０１例えば半絶縁性Ｇａ
Ａｓ基板に例えばＳｉ＋を用いた選択イオン注入法及び
８００℃でのポストアニールに依り第１の能動層１０２
を形成する。Ｓｉ＋をイオン注入した場合第１の能動層
１０２はｎ型導電性となる。又第１の能動層１０２の形
成には選択拡散法や選択エビ成長法を用いても良い。次
に第１図（ｂ）に於いて化合物半導体基板１０１上全面
に第１の高融点金属若しくはそのシリサイドの膜１０３
、例えばＷの膜を、例えばスパッタ法に依り例えば２０
００人の厚さに形成し、更に連続して第１の高融点金属
若しくはそのシリサイドの膜１０３上全面に第２の高融
点金属若しくはそのシリサイドの膜１０４例えばＷＳｉ
の膜を例えばスパッタ法に依り、例えば３０００人の厚
さに形成する。第１及び第２の高融点金属若しくはその
シリサイドの膜１０３及び１０４の形成には金属ＣＶＤ
法を用いても良い。この時第１の高融点金属若しくはそ
のシリサイドの膜１０３より、第２の高融点金属若しく
はそのシリサイドの膜１０４の方がドライエッチのエツ
チングレートが大きくなる様材質を選択する事が肝要で
ある。次に第１図（Ｃ）に於いて第２の高融点金属若し
くはそのシリサイドの膜１０４上でかつ第１の能動層１
０２上にあたる部分に周知のりソグラフィ技術を用いて
第１のフォトレジスト１０５に依るマスクパターンを形
成する。次に第１図（ｄ）に於いて第１のフォトレジス
ト１０５をマスクとしてドライエッチ法例えばＣＦ４と
ＳＦ、の混合ガスを用いたドライエッチに依り第１及び
第２の高融点金属若しくはそのシリサイドの膜１０３及
び１０４をパターンニングしてゲート電極１０６を形成
する。
）に於いて化合物半導体基板１０１例えば半絶縁性Ｇａ
Ａｓ基板に例えばＳｉ＋を用いた選択イオン注入法及び
８００℃でのポストアニールに依り第１の能動層１０２
を形成する。Ｓｉ＋をイオン注入した場合第１の能動層
１０２はｎ型導電性となる。又第１の能動層１０２の形
成には選択拡散法や選択エビ成長法を用いても良い。次
に第１図（ｂ）に於いて化合物半導体基板１０１上全面
に第１の高融点金属若しくはそのシリサイドの膜１０３
、例えばＷの膜を、例えばスパッタ法に依り例えば２０
００人の厚さに形成し、更に連続して第１の高融点金属
若しくはそのシリサイドの膜１０３上全面に第２の高融
点金属若しくはそのシリサイドの膜１０４例えばＷＳｉ
の膜を例えばスパッタ法に依り、例えば３０００人の厚
さに形成する。第１及び第２の高融点金属若しくはその
シリサイドの膜１０３及び１０４の形成には金属ＣＶＤ
法を用いても良い。この時第１の高融点金属若しくはそ
のシリサイドの膜１０３より、第２の高融点金属若しく
はそのシリサイドの膜１０４の方がドライエッチのエツ
チングレートが大きくなる様材質を選択する事が肝要で
ある。次に第１図（Ｃ）に於いて第２の高融点金属若し
くはそのシリサイドの膜１０４上でかつ第１の能動層１
０２上にあたる部分に周知のりソグラフィ技術を用いて
第１のフォトレジスト１０５に依るマスクパターンを形
成する。次に第１図（ｄ）に於いて第１のフォトレジス
ト１０５をマスクとしてドライエッチ法例えばＣＦ４と
ＳＦ、の混合ガスを用いたドライエッチに依り第１及び
第２の高融点金属若しくはそのシリサイドの膜１０３及
び１０４をパターンニングしてゲート電極１０６を形成
する。
この時エツチング条件には第１の高融点金属若しくはそ
のシリサイドの膜１０３より第２の高融点金属若しくは
そのシリサイドの膜１０４の方がエツチングレートが大
きくなる様条件を選択する事が肝要である。本実施例の
場合にはエツチングガス比ＣＦ ４／ Ｓ Ｆ ｅ ＝
９ ／ １を用いれば実現可能である。上記条件下に
於いてはエツチングレートの差に依り第１の高融点金属
若しくはそのシリサイドの膜１０３より第２の高融点金
属若しくはそのシリサイドの膜１０４の方がより大きく
サイドエツチングされ、ゲート電極１０６の断面形状は
ショットキー接合面側が幅広い階段形状になる。
のシリサイドの膜１０３より第２の高融点金属若しくは
そのシリサイドの膜１０４の方がエツチングレートが大
きくなる様条件を選択する事が肝要である。本実施例の
場合にはエツチングガス比ＣＦ ４／ Ｓ Ｆ ｅ ＝
９ ／ １を用いれば実現可能である。上記条件下に
於いてはエツチングレートの差に依り第１の高融点金属
若しくはそのシリサイドの膜１０３より第２の高融点金
属若しくはそのシリサイドの膜１０４の方がより大きく
サイドエツチングされ、ゲート電極１０６の断面形状は
ショットキー接合面側が幅広い階段形状になる。
又この時第１及び第２の高融点金属若しくはそのシリサ
イドの膜１０３及び１０４が除去され第１の能動層１０
２の露出した部分に於いてはドライエッチに依るダメー
ジを受は高抵抗層１０７が形成される。次に第１図（ｅ
）に示すが如く第２のフォトレジスト１０８のパターン
を形成し、その第２のフォトレジスト１０８及びゲート
電極１０６をマスクとして例えばＳｉ＋を用いたイオン
注入及びポストアニールを行ない、セルファラインでゲ
ー）［極１０６直近に第２の能動層１０９を形成する。
イドの膜１０３及び１０４が除去され第１の能動層１０
２の露出した部分に於いてはドライエッチに依るダメー
ジを受は高抵抗層１０７が形成される。次に第１図（ｅ
）に示すが如く第２のフォトレジスト１０８のパターン
を形成し、その第２のフォトレジスト１０８及びゲート
電極１０６をマスクとして例えばＳｉ＋を用いたイオン
注入及びポストアニールを行ない、セルファラインでゲ
ー）［極１０６直近に第２の能動層１０９を形成する。
この第２の能動層１０９は第１図（ｄ）に於いて形成さ
れた高抵抗層１０７を低抵抗化し、Ｒｓの増大に依るＭ
ＥＳＦＥＴ特性の劣化を防ぐ目的で形成される。第１図
（ｅ）に於けるイオン注入ではチャネリングを防ぐ為に
化合物半導体基板１０１表面をイオン注入される方向に
対し約７０傾けなければならないが、ゲート電極１０６
がショットキー接合面側が幅広い階段形状を有している
為イオン注入の陰になる部分を小さくする事ができる。
れた高抵抗層１０７を低抵抗化し、Ｒｓの増大に依るＭ
ＥＳＦＥＴ特性の劣化を防ぐ目的で形成される。第１図
（ｅ）に於けるイオン注入ではチャネリングを防ぐ為に
化合物半導体基板１０１表面をイオン注入される方向に
対し約７０傾けなければならないが、ゲート電極１０６
がショットキー接合面側が幅広い階段形状を有している
為イオン注入の陰になる部分を小さくする事ができる。
次に第１図（ｆ）に於いてオーミック電極１１０を形成
する事に依り、ゲート電極１０６近傍の高抵抗層１０７
が小さなＭＥＳＦＥＴを形成する事ができる。
する事に依り、ゲート電極１０６近傍の高抵抗層１０７
が小さなＭＥＳＦＥＴを形成する事ができる。
第２図は本発明の他の実施例を説明する断面図である。
第１図の実施例に於けるゲート電極１０６（第２図中で
は２０６）を、３種の高融点金属若しくはそのシリサイ
ドの薄膜の積層、例えば第１の高融点金属若しくはその
シリサイド１ｏ３（第２図中では２０３）にＷ、第２の
高融点金属若しくはそのシリサイド１０４ （第２図中
では２０４）にＷＳ ｉｓ第３の高融点金属若しくはそ
のシリサイド２１１にＭｏを用いても同様の効果を得る
事ができる。
は２０６）を、３種の高融点金属若しくはそのシリサイ
ドの薄膜の積層、例えば第１の高融点金属若しくはその
シリサイド１ｏ３（第２図中では２０３）にＷ、第２の
高融点金属若しくはそのシリサイド１０４ （第２図中
では２０４）にＷＳ ｉｓ第３の高融点金属若しくはそ
のシリサイド２１１にＭｏを用いても同様の効果を得る
事ができる。
以上説明した様に本発明はゲート電極の断面形状をショ
ットキー接合面側が幅広い階段形状に加工する事に依り
ゲート電極をマスクとしてイオン注入を行なう際に陰に
なる部分を小さくし、ドライエッチに依って生じた高抵
抗層に起因するＲｓ増大すなわちＭＥＳＦＥＴの特性劣
化を抑制できる効果がある。すなわち集積回路内に作り
込まれるＭＥＳＦＥＴ特性が改善され、集積回路の歩留
り向上、製造コストの低減等の効果がある。
ットキー接合面側が幅広い階段形状に加工する事に依り
ゲート電極をマスクとしてイオン注入を行なう際に陰に
なる部分を小さくし、ドライエッチに依って生じた高抵
抗層に起因するＲｓ増大すなわちＭＥＳＦＥＴの特性劣
化を抑制できる効果がある。すなわち集積回路内に作り
込まれるＭＥＳＦＥＴ特性が改善され、集積回路の歩留
り向上、製造コストの低減等の効果がある。
第１図（ａ）〜（ｆ）は本発明の一実施例を工程順に説
明する断面図、第２図は本発明の他の実施例を説明する
断面図、第３図（ａ）〜（「）および第４図は従来技術
を説明する断面図である。 １０１．２０１，３０１，４０１・・・・・・化合物半
導体基板、１０２，２０２，３０２，４０２・・・・・
・第１の能動層、１０３，２０３，３０３・・・・・・
第１の高融点金属若しくはそのシリサイドの膜、１０４
゜２０４・・・・・・第２の高融点金属若しくはそのシ
リサイドの膜、２１１・・・・・・第３の高融点金属若
しくはそのシリサイドの膜、１０５，３０５・・・・・
・第１のフォトレジスト、１０８，２０８，３０６，４
０６・・・・・・ゲート電極、１０７，２０７，４０７
・・・・・・高抵抗層、１０８，３０８，４０８・・・
・・・第２のフォトレジスト、１０９，２０９，３０９
，４０９・・・・・・第２の能動層、１１０，２１０，
３１０・・・・・・オーミック電極。 代理人 弁理士 内 原 晋 １０２第１ｆ）能動層 ／θ２ ／θ２ ２０７而か帆層 ４０７第２１輿層
明する断面図、第２図は本発明の他の実施例を説明する
断面図、第３図（ａ）〜（「）および第４図は従来技術
を説明する断面図である。 １０１．２０１，３０１，４０１・・・・・・化合物半
導体基板、１０２，２０２，３０２，４０２・・・・・
・第１の能動層、１０３，２０３，３０３・・・・・・
第１の高融点金属若しくはそのシリサイドの膜、１０４
゜２０４・・・・・・第２の高融点金属若しくはそのシ
リサイドの膜、２１１・・・・・・第３の高融点金属若
しくはそのシリサイドの膜、１０５，３０５・・・・・
・第１のフォトレジスト、１０８，２０８，３０６，４
０６・・・・・・ゲート電極、１０７，２０７，４０７
・・・・・・高抵抗層、１０８，３０８，４０８・・・
・・・第２のフォトレジスト、１０９，２０９，３０９
，４０９・・・・・・第２の能動層、１１０，２１０，
３１０・・・・・・オーミック電極。 代理人 弁理士 内 原 晋 １０２第１ｆ）能動層 ／θ２ ／θ２ ２０７而か帆層 ４０７第２１輿層
Claims (1)
- 【特許請求の範囲】 １）高融点金属若しくはそのシリサイドをショットキー
ゲート電極として有するショットキー接合型電界効果ト
ランジスタを一構成素子として持つ化合物半導体装置に
於いて、ゲート電極がドライエッチングのエッチングレ
ートの異なる複数の高融点金属薄膜若しくはそのシリサ
イド薄膜から成り、かつ該ゲート電極の断面形状がショ
ットキー接合面側が幅の広い階段形状を持ち、かつ前記
半導体装置内に前記ショットキーゲート電極をマスクと
したセルファラインイオン注入法にて形成した能動層を
持つ事を特徴とする化合物半導体装置。 ２）高融点金属若しくはそのシリサイドをショットキー
ゲート電極として有するショットキー接合型電界効果ト
ランジスタを一構成素子として持つ化合物半導体装置の
製造方法に於いて、ゲート電極をドライエッチのエッチ
ングレートの異なる複数の高融点金属薄膜若しくはその
シリサイド薄膜の積層で構成する工程と、エッチングレ
ートの差を利用してゲート電極の断面をショットキー接
合面側が幅広い階段形状に加工する工程と該ショットキ
ーゲート電極をマスクとしてイオン注入を行う工程とを
含む事を特徴とする化合物半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25261488 | 1988-10-05 | ||
| JP63-252614 | 1988-10-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02191343A true JPH02191343A (ja) | 1990-07-27 |
Family
ID=17239819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18776889A Pending JPH02191343A (ja) | 1988-10-05 | 1989-07-19 | 化合物半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02191343A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04198923A (ja) * | 1990-11-28 | 1992-07-20 | Mitsubishi Electric Corp | 表示装置の製造方法 |
-
1989
- 1989-07-19 JP JP18776889A patent/JPH02191343A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04198923A (ja) * | 1990-11-28 | 1992-07-20 | Mitsubishi Electric Corp | 表示装置の製造方法 |
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