KR0141197B1 - 반도체소자 콘택 형성방법 - Google Patents
반도체소자 콘택 형성방법Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000000034 method Methods 0.000 title claims abstract description 29
- 125000006850 spacer group Chemical group 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 230000015572 biosynthetic process Effects 0.000 claims abstract 2
- 239000012535 impurity Substances 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 abstract description 8
- 238000011109 contamination Methods 0.000 abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 239000011810 insulating material Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 240000006829 Ficus sundaica Species 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
반도체소자의 콘택 형성방법이 개기되어 있다. 반도체 기판 상에 도전막 및 식각방지막으로 구성되는 게이트 전극 패턴을 형성하고, 제2 콘택이 형성될 부분을 제외한 부분의 식각방지막을 제거한 다음, 게이트 전극 패턴의 측벽에 제1 스페이서를 형성한다. 이어서, 절연막을 증착하고 이를 패터닝하여 상기 제1 도전막의 일부 및 반도체 기판을 노출시키는 제1 콘택 홀과 상기 식각방지막의 일부 및 반도체 기판을 노출시키는 제2 콘택 홀을 형성하며, 제1 및 제2 콘택홀 내에 제2스페이서를 형성하고, 제1 콘택 및 제2 콘택을 형성한다. 본 발명에 의하면, 한번의 사진식각공정으로 상이한 두 콘택을 형성함으로써, 콘택오염을 방지하고 콘택 사이즈를 증가시켜 결과적으로, 콘택저항을 감소시킨다.
Description
제1a도 내지 제1g도는 종래의 반도체 소자 콘택 형성방법의 일 예를 설명하기 위한 단면도들이고 ;
제2a도 내지 제2f도는 본 발명에 의한 반도체 소자의 콘택 형성방법의 일 예를 설명하기 위한 단면도들이다.
본 발명은 고집적 반도체 소자의 콘택 형성방법에 관한 것으로, 특히 한번의 사진식각 공정으로 상이한 구조의 콘택을 형성하는 방법에 관한 것이다.
상이한 구조의 두 콘택, 예컨대, 폴리실리콘층과 반도체 기판을 연결하는 버팅콘택(butting contact)과 통상의 콘택을 동일한 기판 상에 형성해야 하는 경우가 있다. 예를 들면, 게이트와 소오스가 연결되는 공핍형 트랜지스터(depletion transistor)를 형성하기 위해서는 폴리실리콘 게이트와 기판의 소오스를 연결하기 위해 버팅콘택을 형성해야 하며, 드레인은 통상의 콘택형성방법을 사용하여야 한다. 이러한 경우, 종래에는 통상적으로 두번의 사진식각 공정을 통해 상기와 같은 상이한 두 콘택을 형성하여 왔다.
제1a도 내지 제1g도를 참조하여 종래의 상이한 두 콘택 형성방법을 설명한다.
제1a도를 참조하면, 반도체 기판(10) 상에 제1 절연막(12)을 형성하고, 상기 제1 절연막(12) 상에 도전물, 예컨대, 폴리실리콘과 절연물, 예컨대, 산화물을 차례로 증착하여 제1 도전막과 제2 절연막을 형성한다. 이어서, 사진식각공정을 통해 상기 제1 도전막과 상기 제2 절연막을 패터닝하여 그 상부가 제2 절연막(16) 패턴에 의해 절연되는 게이트 전극(14)을 형성한다.
제1b도를 참조하면, 상기 게이트 전극(14)이 형성된 결과물 상에 절연물, 예컨대, 산화물을 증착하여 제3 절연막(도시되지 않음)을 형성하고, 이를 이방성 식각하여 상기 제2 절연막(16)과 상기 게이트 전극(14) 측벽에 제1 스페이서(18)를 형성한다.
제1c도를 참조하면, 상기 제1 스페이서(18)가 형성된 결과물 전면에 절연물, 예컨대, 산화물을 증착하여 제4 절연막(20)을 형성하고, 상기 제4 절연막(20) 상에 포토레지스트를 도포하여 포토레지스트층(22)을 형성한다.
제1d도를 참조하면, 제1 콘택이 형성될 부분의 상기 게이트 전극(14)의 일부가 노출되도록 상기 포토레지스트층(22)을 패터닝하여 제1 콘택홀(B), 예컨대, 버팅콘택 홀을 형성한다. 이어서, 상기 패터닝된 포토레지스트층(22')을 제거한다.
제1e도를 참조하면, 상기 제1 콘택 홀이 형성된 결과물 상에 포토레지스트를 도포하여 포토레지스층(24)을 형성한다.
제1f도를 참조하면, 제2 콘택이 형성될 부분의 상기 제2 절연막(16)의 일부가 노출되도록 상기 포토레지스트층(24)을 패터닝하고 상기 제4 절연막(20)을 식각하여 제2 콘택 홀(5), 예컨대, 셀프얼라인콘택(self-aligned contact)을 형성한다. 이 때, 상기 제4 절연막(20) 식각시, 상기 제4 절연막에 의해 콘택 내에는 제2 스페이서(26)가 추가로 형성되고, 이는 제2 콘택 홀(S) 크기를 감소시키게 된다.
제1g도를 참조하면, 상기 포토레지스트층(24)을 제거한 다음, 제1 콘택 홀(B)과 제2 콘택 홀(S)이 형성된 결과물 전면에 도전물을 증착하고 이를 패터닝하여 제1 콘택(28) 및 제2 콘택(29)을 형성한다.
그러나, 이와 같은 종래의 방법을 사용하면, 제1 콘택 홀이 형성된 후 제2 콘택 홀을 형성하기 위해 이미 형성된 제1 콘택 홀 내에 포토레지스트를 도포하므로, 포토레지스트에 포함되어 있는 탄소(C), 크롬(Cr), 철(Fe) 등의 성분에 의해 제1 콘택 홀이 오염되거나 자연 산화막이 제1 콘택 홀 내에 형성되어 콘택의 저항을 증가시킬 뿐만 아니라 콘택저항의 불균일도 초래한다.
또한, 상기 제1 스페이서(18)는 LDD(lightly doped drain)구조를 형성하기 위한 것으로써, 통상적으로 그 폭은 0.1 ∼0.15㎛ 로 형성되고, 상기 제4 절연막(20)에 의해 추가되는 제2 스페이서(26)는 0.5㎛ 정도로 형성되어, 상기 제2 콘택(S)의 크기를 감소시키므로 콘택 저항을 증가시킨다
따라서, 본 발명은 상이한 구조의 두 콘택을 형성함에 있어, 콘택의 오염을 방지하고 콘택의 크기를 증가시켜 콘택 저항을 감소시킬 수 있는 반도체 소자의 콘택 형성방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은,
반도체 기판 상에 제1 도전막 및 식각방지막으로 구성되는 게이트 전극 패턴을 형성하는 제1 단계, 제2 콘택이 형성될 부분을 제외한 부분의 식각방지막을 제거하는 제2 단계, 게이트 전극 패턴의 측벽에 제1 스페이서를 형성하는 제3 단계, 제1 스페이서가 형성된 상기 결과물 전면에 절연막을 형성하는 제4단계, 상기 절연막을 패터닝하여 상기 제1 도전막의 일부 및 반도체 기판을 노출시키는 제1 콘택 홀을 형성함과 동시에 상기 식각방지막의 일부 및 반도체 기판을 노출시키는제2 콘택 홀을 형성하는 제5 단계, 상기 제1 및 제2 콘택 홀 내에 제2 스페이서를 형성하는 제6 단계, 및 상기 제2 스페이서가 형성된 결과물 전면에 제2 도전막을 형성하고, 이를 패터닝하여 제1 콘택 및 제2 콘택을 형성하는 제7 단계를 구비하는 반도체 장치의 콘택 형성방법을 제공한다.
상기 제1 단계 이후 상기 게이트 전극 패턴을 이온주입 마스크로 사용하여 상기 반도체 기판 전면에 n- 불순물을 이온주입하여 제1 불순물층을 형성하는 단계를 더 구비할 수 있다. 또한, 상기 제3 단계 이후 상기 게이트 전극 패턴과 상기 스페이서를 이온주입 마스크로 사용하여 상기 반도체 기판에 n+ 불순물을 주입하는 단계를 더 구비할 수 있다.
한편, 상기 제1 콘택은 상기 제2 도전막에 의해 상기 제1 도전막이 상기 반도체 기판과 연결되는 버팅콘택이고, 상기 제2 콘택은 상기 제1 도전막을 이용하여 상기 제2 도전막과 상기 반도체 기판이 연결되는 셀프얼라인 콘택이다.
바람직한 실시예에 의하면, 상기 식각방지막은 폴리실리콘 또는 티타늄질화물로 형성하고, 상기 제1 도전막은 폴리실리콘으로 형성하며, 상기 절연막은 산화물로 형성한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
제2a도 내지 제2f도는 본 발명에 의한 콘택 형성방법을 설명하기 위한 단면도들이다.
제2a도는 게이트 전극 패턴을 형성하는 단계를 나타낸다. 반도체 기판(50) 상에 제1 절연막(52)을 형성하고, 상기 제1 절연막(52) 상에 도전물, 예컨대, 다결정 실리콘 및 절연물, 예컨대, 산화물을 차례로 적충하여 제1 도전막(54) 제2 절연막(56)을 형성한 다음, 상기 제2 절연막(56) 상에 폴리실리콘 또는 티타늄 질화물을 증착하여 식각방지막(58)을 연속적으로 형성한다. 이어서, 사진식각공정을 통해 상기 제1 도전막(54)과 제2 절연막(56), 및 식각방지막(58)을 패터닝하여 게이트 전극 패턴을 형성한다. 상기 게이트 전극 패턴을 이온주입 마스크로 사용하여 상기 반도체 기판(50) 전면에 불순물을 이온주입하여 제1 불순물층(59)을 형성한다. 이 때, 상기 제1 불순물층(59)은 저농도로 형성하는 것이 바람직하다.
제2b도는 제1 스페이서(60)를 형성하는 단계를 나타낸다 제1 콘택이 형성될 부분(a)에 있는 식각방지막(58)을 제거한 다음, 상기 결과물 상에 절연물, 예컨대, 산화물을 증착하여 제3 절연막(도시되지 않음)을 형성하고, 이를 이방성 식각하여 상기 제2 절연막(56)과 상기 게이트 전극(54) 및 상기 식각방지막(58') 측벽에 제1 스페이서(60)를 형성한다. 상기 게이트 전극 패턴과 상기 제1 스페이서(60)를 이온주입 마스크로 사용하여 고농도의 불순물을 이온주입하여 제2 불순물층(61)을 형성함으로써 LDD 구조(이하, 참조부호 63으로 표기한다)를 형성한다.
제2c도는 포토레지스트층(64)을 도포하는 단계를 나타낸다. 상기 제1 스페이서(60)가 형성된 결과물 전면에 절연물, 예컨대, 산화물을 증착하여 제4 절연막(62)을 형성하고, 상기 제4 절연막(62) 상에 포토레지스트를 도포하여 포토레지스트층(64)을 형성한다.
제2d도는 제1 콘택 홀(B)과 제2 콘택 홀(S)을 형성하는 단계를 나타낸다. 제1 콘택, 예컨대, 버팅콘택이 형성될 부분의 상기 게이트 전극(54)의 일부 및 상기 반도체 기판(50)이 노출되고, 제2 콘택, 예컨대, 셀프얼라인 콘택이 형성될 부분의 상기 식각방지막(58')의 일부 및 상기 반도체 기판(50)이 노출되도록 상기 포토레지스트층(64)을 패터닝하여 포토레지스트 패턴(64')을 형성한다. 이어서, 상기 포토레지스트 패턴(64')을 식각 마스크로 사용하여 제1 스페이서(60)와 제4 절연막(62)을 식각하여, 제1 콘택 홀(B)과 제2 콘택 홀(S)을 형성한다. 이 때, 상기 제2 콘택이 형성되는 부분의 제1 도전막(54)은 상기 식각방지막(58')에 의해 보호되고, 단지, 측벽에 형성되어 있는 제1 스페이서(60)만이 제거된다.
상술한 바와 같이, 두번의 사진식각공정을 통해 제1 콘택 홀 및 제2 콘택 홀을 형성하는 종래의 방법과는 달리 , 한번의 사진식각공정으로 제1 콘택 및 제2 콘택이 형성되므로, 제2 콘택 형성시 발생되는 제1 콘택의 오염을 방지할 수 있다. 한편, 제2 콘택 홀(S) 내에 LDD 구조(63)를 형성하기 위해 존재하던 제1 스페이서(60)가 제거됨에 따라 콘택 사이즈가 증가되어 콘택저항이 감소된다.
제2e도는 제2 스페이서(66)를 형성하는 단계를 나타낸다. 먼저, 상기 포토레지스트 패턴(64')을 제거하고, 상기 제4 절연막(62)을 식각 마스크로 사용하여 상기 식각방지막(58')의 일부를 제거한다. 이어서, 상기 결과물 전면에 제5 절연막(도시되지 않음)을 형성하고 이를 이방성 식각하여 제2 스페이서(66)을 형성한다. 이 때, 상기 제5 절연막에 의해 형성된 제2 스페이서(66)는 상기 제1 도전막(54) 및 상기 식각방지막(58')이, 이후 공정에서 형성되는 제2 도전막과 접촉되는 것을 방지하기 위한 것으로, 0.05㎛ 이하로 형성하는 것이 바람직하다.
제2f도는 제1 콘택(68)과 제2 콘택(69)을 형성하는 단계를 나타낸다.
상기 제2 스페이서(66)가 형성된 결과물 전면에 도전물을 증착하고 이를 패터닝하여 제1 콘택(68) 즉, 버팅 콘택과, 제2 콘택(69) 즉, 셀프얼라인 콘택을 형성한다.
이상, 상술한 바와 같이 본 발명에 의하면 한번의 사진식각공정을 통해 버팅 콘택 및 셀프얼라인 콘택을 형성함으로써 종래와 같은 콘택 오염을 방지하여 콘택 저항을 감소시킬 수 있다. 또한, 셀프얼라인 콘택 홀 내의 0.15∼0.2㎛의 두꺼운 스페이서를 모두 제거하고, 제5 절연막에 의한 0.05㎛의 얇은 스페이서를 형성하여 제2 도전막과의 분리를 실현함으로써, 콘택 사이즈를 증가시킴은 물론 콘택저항을 감소시킨다.
본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.
Claims (10)
- 반도체 기판 상에 제1 도전막 및 식각방지막으로 구성되는 게이트 전극 패턴을 형성하는 제1 단계 ; 제2 콘택이 형성될 부분을 제외한 부분의 식각방지막을 제거하는 제 2 단계 ; 게이트 전극 패턴의 측벽에 제1 스페이서를 형성하는 제3 단계 ; 제1 스페이서가 형성된 상기 결과물 전면에 절연막을 형성하는 제4 단계 ; 상기 절연막을 패터닝하여 상기 제1 도전막의 일부 및 반도체 기판을 노출시키는 제1 콘택 홀을 형성함과 동시에, 상기 식각방지막의 일부 및 반도체 기판을 노출시키는 제2 콘택 홀을 형성하는 제5 단계 ; 제1 및 제2 콘택 홀 내에 제2 스페이서를 형성하는 제6 단계 ; 및 상기 제2 스페이서가 형성된 결과물 전면에 제2 도전막을 형성하고, 이를 패터닝하여 제1 콘택 및 제2 콘택을 형성하는 제7 단계를 구비하는 반도체 장치의 콘택 형성방법.
- 제1항에 있어서, 상기 제1 단계 이후 상기 게이트 전극 패턴을 이온주입 마스크로 사용하여 상기 반도체 기판 전면에 불순물을 이온주입하여 제1 불순물층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 콘택 형성방법.
- 제 2항에 있어서, 상기 불순물은 저농도 n형(n-)의 불순물인 것을 특징으로 하는 반도체 장치의 콘택 형성방법.
- 제 2항에 있어서, 상기 제3 단계 이후 상기 게이트 전극 패턴과 상기 스페이서를 이온주입 마스크로 사용하여 상기 반도체 기판에 불순물을 주입하는 단계를 더 구비하는 것을 특징으로 하는 장치의 콘택 형성방법.
- 제 4항에 있어서, 상기 불순물은 고농도 n형(n+)의 불순물인 것을 특징으로 하는 반도체 장치의 콘택 형성방법.
- 제 1항에 있어서, 상기 제 1 콘택은 상기 제 2 도전막을 이용하여 상기 제1 도전막과 상기 반도체 기판이 연결되는 버팅콘택인 것을 특징으로 하는 반도체 장치의 콘택 형성방법.
- 제1항에 있어서, 상기 제2 콘택은 상기 제1 도전막을 이용하여 상기 제2 도전막과 상기 반도체 기판이 연결되는 셀프얼라인 콘택인 것을 특징으로 하는 반도체 장치의 콘택 형성방법.
- 제1항에 있어서, 상기 식각방지막은 폴리실리콘 또는 티타늄 질화물로 형성하는 것을 특징으로 하는 반도체 장치의 콘택 형성방법.
- 제1항에 있어서, 상기 제1 도전막은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 장치의 콘택 형성방법.
- 제1항에 있어서, 상기 절연막은 산화막인 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940011428A KR0141197B1 (ko) | 1994-05-25 | 1994-05-25 | 반도체소자 콘택 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940011428A KR0141197B1 (ko) | 1994-05-25 | 1994-05-25 | 반도체소자 콘택 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950034527A KR950034527A (ko) | 1995-12-28 |
| KR0141197B1 true KR0141197B1 (ko) | 1998-07-15 |
Family
ID=19383764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940011428A KR0141197B1 (ko) | 1994-05-25 | 1994-05-25 | 반도체소자 콘택 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0141197B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130046339A (ko) * | 2011-10-27 | 2013-05-07 | 삼성전자주식회사 | 자기 정렬 콘택 형성 기술을 이용한 집적 회로 장치의 제조 방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400298B1 (ko) * | 1999-06-11 | 2003-10-04 | 주식회사 하이닉스반도체 | 반도체소자의 자기정렬적인 콘택방법 |
| KR100741909B1 (ko) * | 2005-12-30 | 2007-07-24 | 동부일렉트로닉스 주식회사 | 폴리머를 이용한 반도체 소자의 게이트 형성 방법 |
| KR20220102229A (ko) | 2021-01-13 | 2022-07-20 | 삼성전자주식회사 | 반도체 메모리 장치 및 이를 포함하는 전자 시스템 |
-
1994
- 1994-05-25 KR KR1019940011428A patent/KR0141197B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130046339A (ko) * | 2011-10-27 | 2013-05-07 | 삼성전자주식회사 | 자기 정렬 콘택 형성 기술을 이용한 집적 회로 장치의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950034527A (ko) | 1995-12-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19940525 |
|
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19940525 Comment text: Request for Examination of Application |
|
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 19971117 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 19980223 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 19980319 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 19980319 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20010215 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20020207 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20030207 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20040206 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20050202 Start annual number: 8 End annual number: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20060207 Start annual number: 9 End annual number: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20070228 Start annual number: 10 End annual number: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20080303 Year of fee payment: 11 |
|
| PR1001 | Payment of annual fee |
Payment date: 20080303 Start annual number: 11 End annual number: 11 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20100210 |