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KR100741909B1 - 폴리머를 이용한 반도체 소자의 게이트 형성 방법 - Google Patents

폴리머를 이용한 반도체 소자의 게이트 형성 방법 Download PDF

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KR100741909B1
KR100741909B1 KR1020050134898A KR20050134898A KR100741909B1 KR 100741909 B1 KR100741909 B1 KR 100741909B1 KR 1020050134898 A KR1020050134898 A KR 1020050134898A KR 20050134898 A KR20050134898 A KR 20050134898A KR 100741909 B1 KR100741909 B1 KR 100741909B1
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Abstract

본 발명은 폴리머를 이용한 반도체 소자의 게이트 형성 방법에 관한 것이다. 본 발명의 게이트 형성 방법은 실리콘 기판에 절연막을 형성한 이후에 절연막 위에 제1 포토레지스트 패턴을 형성한다. 다음으로, 제1 포토레지스트 패턴을 마스크로 제1 이온 주입 공정을 진행하여 LDD 영역을 형성한다. 이후, 절연막을 소정의 폭으로 노출시키는 오프닝이 형성되도록 제1 포토레지스트 패턴의 주위에 폴리머를 형성한다. 이어서, 제1 포토레지스트 패턴 및 폴리머를 마스크로 하여 오프닝에 의해 드러난 절연막을 식각한다. 이후, 제1 포토레지스트 패턴 및 폴리머를 마스크로 제1 이온 주입 공정과 반대되는 도전형 불순물을 사용하여 제2 이온 주입 공정을 진행한다. 다음으로, 기판 전면에 게이트 절연막 및 폴리실리콘막을 형성한다. 이후, 폴리실리콘막 위에 제2 포토레지스트 패턴을 형성한 후에, 제2 포토레지스트 패턴을 마스크로 하여 폴리실리콘막을 식각하여 게이트를 형성한다.
게이트(Gate), 폴리머(Polymer)

Description

폴리머를 이용한 반도체 소자의 게이트 형성 방법{Method for Forming Gate of Semiconductor Device by Polymer}
도 1에서 도 5는 본 발명의 일 실시예에 따른 폴리머를 이용한 반도체 소자의 게이트 형성 방법을 공정 순서대로 도시한 단면도이다.
<도면의 주요 부호에 대한 설명>
10: 실리콘 기판 20: 절연막
20a: 오프닝 21: 제1 포토레지스트 패턴
30: 제1 이온 주입 공정 40, 40a: LDD 영역
50: 폴리머 60: 제2 이온 주입 공정
70: 게이트 절연막 80: 폴리실리콘막
81: 제2 포토레지스트 패턴
본 발명은 반도체 제조 기술에 관한 것으로서, 좀 더 구체적으로는 폴리머 및 반대 도전형의 불순물 주입을 이용하여 포토리소그라피 공정의 해상력 이하인 반도체 소자의 게이트를 형성하는 방법에 관한 것이다.
반도체 공정에서 소자의 소형화와 고집적화 기술은 비용, 시간, 에너지를 감소시킬 뿐 아니라, 반도체 소자의 새로운 기능을 향상시키기 위해서 필요하다. 반도체가 만들어진 이후부터 지금까지 반도체 공정에서 포토리소그라피(photolithography) 공정은 소자의 소형화와 고집적화에 가장 중요한 역할을 해왔다.
현재 반도체 공정에서 쓰이고 있는 포토리소그라피 기법은 많은 수의 렌즈를 통하여 감광제가 도포된 웨이퍼에 빛을 전사하여 웨이퍼 특정 지역의 감광제만 노광하여 패터닝(patterning)하는 프로잭션 프린팅(projection-printing) 즉, 스텝퍼(stepper)에 기반을 두고 있다. 스텝퍼의 해상도(Resolution) R은 레일레이 방정식(Rayleigh Eq.)에 따라 광학적 회절에 의해 규정된다. R = k1(λ/NA)에서 λ는 빛의 파장, NA(Numerical Aperture)는 렌즈의 개구수, k1은 감광제에 따른 상수이다.
광학적 회절에 의해 한정된 이론적 한계점은 보통 NA = D/2f(D: 렌즈의 직경, f: 촛점 길이)이지만, 실제의 한계점은 λ이다. 결과적으로 더 짧은 파장을 가진 빛일수록, 더 작은 소자의 패턴을 구현할 수 있다. 하지만, 구조가 더 작아질수록 제조하기가 더 어렵고, 가격도 훨씬 비싸지게 된다.
이러한 문제를 해결하기 위하여, 비 포토리소그라피(non-photolithography) 방법으로, 새로운 반도체 공정 방법이 모색되고 있다. 즉, 포토리소그라피 기술의 발전으로 인하여 현재, 무른 엑스선 리소그라피(soft X-ray lithography), EUV 리소그라피(Extreme Ultraviolet lithography), 전자 빔 묘화(electron beam writing) 등의 기법 사용이 시도되고 있다. 하지만, 100nm이하의 해상력을 얻기 위 해서 위에 언급된 방법들을 사용하자면 많은 비용이 들뿐만 아니라, 사용하는 소스가 방사능 누출을 유발할 수 있기 때문에 환경 친화적이지 않고, 평평하지 않은 표면에 패터닝할 수 없는 것도 문제점이다.
본 발명의 목적은 폴리머 및 반대 도전형의 불순물 주입을 이용하여 포토리소그라피 공정의 해상력 이하인 반도체 소자의 게이트를 형성하는 방법을 제시하는 것이다.
본 발명에 따른 폴리머를 이용한 반도체 소자의 게이트 형성 방법은 실리콘 기판에 절연막을 형성하는 단계와, 절연막 위에 제1 포토레지스트 패턴을 형성하는 단계와, 제1 포토레지스트 패턴을 마스크로 제1 이온 주입 공정을 진행하여 LDD 영역을 형성하는 단계와, 절연막을 소정의 폭으로 노출시키는 오프닝이 형성되도록 제1 포토레지스트 패턴의 주위에 폴리머를 형성하는 단계와, 제1 포토레지스트 패턴 및 폴리머를 마스크로 하여 오프닝에 의해 드러난 절연막을 식각하는 절연막 식각 단계와, 제1 포토레지스트 패턴 및 폴리머를 마스크로 제1 이온 주입 공정과 반대되는 도전형 불순물을 사용하여 제2 이온 주입 공정을 진행하는 단계와, 기판 전면에 게이트 절연막 및 폴리실리콘막을 형성하는 단계와, 폴리실리콘막 위에 제2 포토레지스트 패턴을 형성하는 단계와, 제2 포토레지스트 패턴을 마스크로 하여 폴리실리콘막을 식각하여 게이트를 형성하는 단계를 포함한다.
여기서, 폴리머를 형성하는 단계에서, 폴리머는 제1 포토레지스트 패턴과 동 일한 계열의 폴리머이고, 폴리머는 탄소(C) 및 불소(F)를 포함하는 혼합 가스를 사용하여 형성되는 것이 바람직하다. 또한, 제2 이온 주입 공정은 제1 이온 주입 공정과 반대되는 도전형 불순물을 이온 주입함으로써, 절연막 식각 단계에서 드러난 LDD 영역을 제1 이온 주입 공정을 진행하기 전의 기판과 같은 상태로 형성하는 것이 바람직하다.
실시예
이하, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다.
이하의 설명에서는 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 좀 더 명확히 전달하기 위함이다. 마찬가지의 이유로 첨부 도면에서 일부 구성요소는 다소 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 그대로 반영하는 것이 아니다.
도 1에서 도 5를 참조하여, 폴리머를 이용하여 반도체 소자의 게이트를 형성하는 방법을 설명하면 다음과 같다.
도 1을 참조하면, 먼저, 실리콘 기판(10) 위에 절연막(20)을 형성한다. 이후, 사진 공정을 진행하여 LDD(Lightly Doped Drain)를 형성하기 위한 제1 포토레지스트 패턴(21)을 형성한다.
여기서, 절연막(20)이 형성된 기판(10)에 포토 레지스트 액을 도포한 후, 노광 장비에서 최소 패턴을 형성할 수 있는 해상력으로 노광하여 제1 포토레지스트 패턴(21)을 형성한다. 이후, 제1 포토레지스트 패턴(21)을 마스크로 제1 이온 주입 공정(30)을 진행하여 LDD 영역(40)을 형성한다.
다음으로, 도 2에 도시된 바와 같이, 제1 이온 주입 공정(30)을 진행한 기판(10) 위에 절연막(20)을 소정의 폭으로 노출시키는 오프닝(20a)이 형성되도록 제1 포토레지스트 패턴(21)의 주위에 폴리머(Polymer, 50)를 형성한다. 이때, 폴리머(50)는 식각 및 폴리머 증착이 가능한 식각 장비에서, 폴리머를 많이 생성하는 탄소(C) 및 불소(F)를 포함한 혼합 가스를 사용하여 제1 포토레지스트 패턴(21)과 동일한 계열의 폴리머(50)를 형성한다. 이때, 식각 장비에서 폴리머(50) 증착과 식각이 동시에 되면서, 제1 포토레지스트 패턴(21) 주위에만 폴리머(50)가 형성되고 절연막(20)을 소정의 폭으로 노출시키는 오프닝(20a)에는 폴리머(50)가 식각되어 존재하지 않는다.
이후, 도 3에 도시된 바와 같이, 제1 포토레지스트 패턴(21) 및 폴리머(50)를 마스크로 하여 오프닝(20a)에 의해 드러난 절연막(20)을 식각한다. 절연막(20) 식각은 폴리머(50)를 생성한 동일 식각 장비에서 식각한다. 이때, 제1 포토레지스트 패턴(21) 및 폴리머(50)를 마스크로 하여 오프닝(20a)에 의해 드러난 절연막(20)을 식각함으로써, 포토리소그라피 공정에서 최소 패턴을 형성할 수 있는 해상력으로 공정을 진행한 것보다 더 작은 패턴을 형성할 수 있다.
다음으로, 제1 포토레지스트 패턴(21) 및 폴리머(50)를 마스크로 제1 이온 주입 공정(30)과 반대되는 도전형 불순물을 사용하여 제2 이온 주입 공정(60)을 진행하여 절연막(20) 식각 단계에서 드러난 LDD 영역(40a)을 제1 이온 주입 공정을 진행하기 전의 기판(10)과 같은 상태로 형성한다.
다음으로, 도 4에 도시된 바와 같이, 기판(10) 전면에 게이트 절연막(70)을 형성한다. 여기서, 게이트 절연막(70)은 상온 ~ 200℃의 저온 CVD(Low Temperature Chemical Vapor Deposition) 공정으로 형성한다. 상온 ~ 200℃의 저온 CVD 공정으로 게이트 절연막(70)을 형성하기 때문에 제1 포토레지스트(21) 및 폴리머(50)는 버닝(Burning)이 발생하지 않는다.
이후, 게이트 절연막(70) 위에 폴리실리콘막(Polysilicon, 80)을 형성한다. 폴리실리콘막(80)은 저온 CVD 공정으로 형성한다. 이때, 폴리실리콘막(80)은 절연막(20)의 단차에 의해서 굴곡이 생기게 된다.
다음으로, 도 5에 도시된 바와 같이, 폴리실리콘막(80)이 형성된 기판(10) 위에 제2 포토레지스트 패턴(81)을 형성한다. 여기서, 제2 포토레지스트 패턴(81)은 제1 포토레지스트 패턴(21)을 형성하기 위해 사용한 동일 마스크를 사용하되, 음성 감광제를 사용하여 제1 포토레지스트 패턴(21)이 형성된 영역의 반대 영역에 형성한다. 이에 따라, 동일한 마스크를 사용할 수 있기 때문에 마스크의 수를 줄일 수 있다.
다음으로, 제2 포토레지스트 패턴(81)을 마스크로 폴리실리콘막(80)을 식각하여 게이트(80)를 형성한다. 이때, 게이트(80)는 노광 장비에서 형성할 수 있는 최소 패턴보다 작은 너비의 패턴으로 형성된다. 즉, 게이트(80)는 포토리소그라피 공정의 해상력 이하 크기로 형성된다. 또한, 게이트(80)는 상부의 너비가 넓은 형태 즉, T 자형의 모양으로 형성되기 때문에 게이트(80)의 표면적이 증가하게 되어 게이트 저항을 낮출 수 있다. 이후 일반적인 로직 프로세스를 진행하여 반도체 소자를 형성한다.
또는, 게이트(80) 형성한 이후에, 게이트(80) 하부의 게이트 절연막(70), 제1 포토레지스트 패턴(21) 및 폴리머(50)를 제거하고 로직 프로세스를 진행하여 반도체 소자를 형성한다.
본 발명에 따르면 폴리머 및 반대 도전형의 불순물 주입을 이용하여 포토리소그라피 공정의 해상력 이하인 반도체 소자의 게이트를 형성할 수 있다.
또한, 본 발명에 따르면 게이트 상부의 너비가 넓은 형태 즉, T 자형의 모양으로 형성하기 때문에 게이트의 표면적이 증가하게 되어 게이트 저항을 낮출 수 있다.
또한, 본 발명에 따르면 많은 비용을 지출하는 고 해상력의 포토리소그라피 공정을 사용하지 않고도 폴리머 및 반대 도전형의 불순물 주입을 이용하여 포토리소그라피 공정의 해상력 이하인 반도체 소자의 게이트를 형성할 수 있어 소자 제조 비용을 절감할 수 있다.
발명의 바람직한 실시예에 대해 개시하였으며, 비록 특정 용어들이 사용되었으나 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것이 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (6)

  1. 실리콘 기판에 절연막을 형성하는 단계와,
    상기 절연막 위에 제1 포토레지스트 패턴을 형성하는 단계와,
    상기 제1 포토레지스트 패턴을 마스크로 제1 이온 주입 공정을 진행하여 LDD 영역을 형성하는 단계와,
    상기 절연막을 소정의 폭으로 노출시키는 오프닝이 형성되도록 상기 제1 포토레지스트 패턴의 주위에 폴리머를 형성하는 단계와,
    상기 제1 포토레지스트 패턴 및 상기 폴리머를 마스크로 하여 상기 오프닝에 의해 드러난 상기 절연막을 식각하는 절연막 식각 단계와,
    상기 제1 포토레지스트 패턴 및 상기 폴리머를 마스크로 상기 제1 이온 주입 공정과 반대되는 도전형 불순물을 사용하여 제2 이온 주입 공정을 진행하는 단계와,
    상기 기판 전면에 게이트 절연막 및 폴리실리콘막을 형성하는 단계와,
    상기 폴리실리콘막 위에 제2 포토레지스트 패턴을 형성하는 단계와,
    상기 제2 포토레지스트 패턴을 마스크로 하여 상기 폴리실리콘막을 식각하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 폴리머를 이용한 반도체 소자의 게이트 형성 방법.
  2. 제1항에서,
    상기 폴리머를 형성하는 단계에서, 상기 폴리머는 상기 제1 포토레지스트 패턴과 동일한 계열의 폴리머이고, 상기 폴리머는 탄소(C) 및 불소(F)를 포함하는 혼합 가스를 사용하여 형성되는 것을 특징으로 하는 폴리머를 이용한 반도체 소자의 게이트 형성 방법.
  3. 제1항에서,
    상기 제2 이온 주입 공정은 상기 제1 이온 주입 공정과 반대되는 도전형 불순물을 이온 주입함으로써, 상기 절연막 식각 단계에서 드러난 상기 LDD 영역을 상기 제1 이온 주입 공정을 진행하기 전의 상기 기판과 같은 상태로 형성하는 것을 특징으로 하는 폴리머를 이용한 반도체 소자의 게이트 형성 방법.
  4. 제1항에서,
    상기 게이트 절연막은 상온 ~ 200℃의 저온 CVD 공정으로 형성하는 것을 특징으로 하는 폴리머를 이용한 반도체 소자의 게이트 형성 방법.
  5. 제1항에서,
    상기 제2 포토레지스트 패턴은 상기 제1 포토레지스트 패턴을 형성하기 위해 사용한 마스크를 사용하대, 음성 감광제를 사용하여 상기 제1 포토레지스트 패턴이 형성된 영역의 반대 영역에 형성하는 것을 특징으로 하는 폴리머를 이용한 반도체 소자의 게이트 형성 방법.
  6. 제1항에서,
    상기 게이트 형성 이후에, 상기 게이트 하부의 상기 게이트 절연막, 상기 제1 포토레지스트 패턴 및 상기 폴리머를 제거하는 단계를 더 포함하는 것을 특징으로 하는 폴리머를 이용한 반도체 소자의 게이트 형성 방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950034527A (ko) * 1994-05-25 1995-12-28 김광호 반도체 소자 콘택 형성방법
KR960006012A (ko) * 1994-07-30 1996-02-23 문정환 불휘발성 반도체 메모리 소자 및 그의 제조방법
KR970052316A (ko) * 1995-12-20 1997-07-29 김광호 반도체 장치의 콘택구조 및 그 형성방법
KR20000031235A (ko) * 1998-11-04 2000-06-05 윤종용 반도체소자의 패턴 형성방법
KR20040060196A (ko) * 2002-12-30 2004-07-06 아남반도체 주식회사 고집적 반도체 소자의 도전체 패턴 제조 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6818519B2 (en) * 2002-09-23 2004-11-16 Infineon Technologies Ag Method of forming organic spacers and using organic spacers to form semiconductor device features
KR100596926B1 (ko) * 2004-12-29 2006-07-06 동부일렉트로닉스 주식회사 Ｍｏｓ 트랜지스터의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950034527A (ko) * 1994-05-25 1995-12-28 김광호 반도체 소자 콘택 형성방법
KR960006012A (ko) * 1994-07-30 1996-02-23 문정환 불휘발성 반도체 메모리 소자 및 그의 제조방법
KR970052316A (ko) * 1995-12-20 1997-07-29 김광호 반도체 장치의 콘택구조 및 그 형성방법
KR20000031235A (ko) * 1998-11-04 2000-06-05 윤종용 반도체소자의 패턴 형성방법
KR20040060196A (ko) * 2002-12-30 2004-07-06 아남반도체 주식회사 고집적 반도체 소자의 도전체 패턴 제조 방법

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