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KR100276695B1 - 전계 효과 트랜지스터의 폴리실리콘 게이트 형성 방법 - Google Patents

전계 효과 트랜지스터의 폴리실리콘 게이트 형성 방법 Download PDF

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Abstract

본 발명은 전계 효과 트랜지스터의 폴리실리콘 게이트 형성 방법에 관한 것이다.
본 발명에서는 리소그라피 공정에 의하여 전도 채널에 수직으로 폴리실리콘 게이트를 형성하며, 폴리실리콘 게이트의 측면 산화 공정과 식각 공정을 이용하여 게이트의 길이를 리소그라피 공정에 의하여 정해진 선폭 미만으로 줄인다. 이에 따라 전계 효과 트랜지스터의 소오스와 드레인 간의 길이도 줄일 수 있다.
본 발명의 방법을 이용하여 전계 효과 트랜지스터의 게이트 길이를 극한적으로 줄임으로써, 이에 따르는 양자 효과의 전자 소자를 제작할 수 있다.

Description

전계 효과 트랜지스터의 폴리실리콘 게이트 형성 방법
본 발명의 전계 효과 트랜지스터(field effect transistor; FET)의 게이트 형성 방법에 관한 것으로, 특히 리소그라피 공정에 의하여 전도 채널에 수직으로 폴리실리콘 게이트를 형성하며, 폴리실리콘 게이트의 측면 산화 공정과 식각 공정을 이용하여 게이트의 길이를 리소그라피 공정에 의하여 정해진 선폭 미만으로 줄일 수 있는 전계 효과 트랜지스터의 폴리실리콘 게이트 형성 방법에 관한 것이다.
종래에는 전자 소자의 축소화를 위하여 리소그라피 공정에 의한 전자 소자의 패터닝(patterning)으로 그 선폭을 줄일 수 밖에 없다. 그리고, 이러한 리소그라피 공정에서 제작하려고 하는 전자 소자의 선폭은 그 광원의 파장에 의하여 결정된다. 따라서, 리소그라피 공정에 사용되는 광원의 파장에 따라 일정 크기 미만으로 전자소자를 축소화하는 것은 불가능하다.
본 발명은 상기와 같은 축소화의 한계를 극복하고, 전자 소자에서 핵심 부분인 게이트의 길이를 리소그라피 공정에 사용되는 광원의 파장보다 더욱 작게 형성할 수 있어 이에 따르는 양자 효과를 이용하는 전자 소자를 제조할 수 있는 전계 효과 트랜지스터의 폴리실리콘 게이트 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 실리콘 기판 상부에 매몰 산화막 및 실리콘막이 적층된 SOI 기판이 제공되는 단계와, 산화 공정을 실시하여 SOI 기판의 실리콘막 상부에 제 1 산화막을 형성한 후 상기 제 1 산화막을 패터닝하는 단계와, 상기 패터닝된 제 1 산화막을 식각 마스크로 이용한 식각 공정으로 상기 실리콘막을 패터닝하여 소오스, 드레인 및 채널 영역을 확정하는 단계와, 전체 구조 상부에 폴리실리콘막 및 제 2 산화막을 순차적으로 형성한 후 상기 제 2 산화막을 패터닝하는 단계와, 상기 패터닝된 제 2 산화막을 식각 마스크로 상기 폴리실리콘막을 식각하여 게이트를 확정하는 단계와, 상기 패터닝된 폴리실리콘막을 측면 방향으로 소정 두께로 산화시킨 후 상기 산화된 부분을 제거하는 단계와, 상기 패터닝된 제 2 산화막 및 제 1 산화막을 순차적으로 제거하고, 이로 인해 상기 패터닝된 폴리실리콘막 하부에 상기 제 1 산화막이 일부 잔류 되도록 하는 단계와, 상기 패터닝된 실리콘막 및 폴리실리콘막에 이온 도핑을 실시하는 단계와, 리소그라피, 금속 증착 및 리프트 오프 공정을 순차적으로 실시하여 소오스 영역, 드레인 영역 및 폴리실리콘 게이트 패드에 금속을 증착시킨 후 열처리 공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1 내지 도 11은 본 발명에 따른 전계 효과 트랜지스터의 폴리실리콘 게이트 형성 방법을 설명하기 위한 소자의 단면도 및 사시도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판 2 : 매몰 산화막
3 : 실리콘막 4 : 제 1 산화막
5 : 폴리실리콘막 6 : 제 2 산화막
7 : 게이트 산화막 10 : SOI 기판
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 11은 본 발명에 따른 전계 효과 트랜지스터의 폴리실리콘 게이트 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도 및 사시도이다.
도 1은 실리콘 기판(1) 상부에 매몰 산화막(buried oxide)(2) 및 실리콘막(3)이 적층되어 형성된 짧은 폴리실리콘 게이트를 이용하는 전자 소자를 제작하는데 사용되는 SOI(Silicon On Insulator) 기판(10)의 단면도이다.
도 2는 산화 공정을 실시하여 SOI 기판(10)의 실리콘(3)막 상부에 제 1 산화막(4)을 형성한 상태의 단면도이다.
도 3은 리소그라피 공정 및 식각 공정을 실시하여 제 1 산화막(4)을 패터닝한 상태의 사시도이다.
도 4는 패터닝된 제 1 산화막(4)을 식각 마스크로 이용한 식각 공정으로 그 하부의 실리콘막(3)을 패터닝한 상태의 사시도이다. 패터닝된 실리콘막(3)은 소오스, 드레인 및 전도 채널로 작용하기 위한 형태를 갖게 된다.
도 5는 전체 구조 상부에 화학 기상 증착법(Chemical Vapor Deposition)으로 폴리실리콘막(5)을 형성한 상태의 사시도이다.
도 6은 산화 공정을 실시하여 폴리실리콘막(5) 상부에 제 2 산화막(6)을 형성한 상태의 사시도이다.
도 7은 리소그라피 공정 및 식각 공정을 실시하여 제 2 산화막(6)을 패터닝한 상태의 단면도이다. 제 2 산화막(6)은 그 하부의 폴리실리콘막(5)으로 게이트를 형성하기 위한 형태로 패터닝한다.
도 8을 참조하면, 패터닝된 제 2 산화막(6)을 식각 마스크로 폴리실리콘막(5)을 식각하여 게이트 구조로 패터닝한다. 이후 게이트 구조로 패터닝된 폴리실리콘막(5)을 측면 방향으로 소정의 두께로 산화시킨 후 산화된 부분을 제거하여 전도 채널 방향으로의 게이트 길이를 더욱 줄인다. 이때, 패터닝된 제 2 산화막(6)은 산화 공정시 폴리실리콘막(5)이 측면 방향으로만 산화되도록 하는 마스크 역할을 한다.
도 9는 게이트로 작용하는 폴리실리콘막(5) 상부의 패터닝된 제 2 산화막(6)을 제거한 후 소오스, 드레인 및 채널 영역으로 작용하는 실리콘막(3) 상부의 제 1 산화막(4)을 제거한 상태의 사시도이다. 이때, 게이트로 작용하는 폴리실리콘막(5) 하부에는 제 1 산화막이 잔류하게 되고, 이는 게이트 산화막(7)으로 작용하게 된다.
도 10은 소오스 및 드레인의 오오믹(ohmic) 접촉을 위해 실리콘막(3)에 P+이온 도핑(ion doping)을 실시한 후의 사시도이다. 이때, 게이트로 작용하는 폴리실리콘막(5)에도 이온이 도핑이 되어 게이트로서 동작이 용이하게 된다.
도 11를 참조하면, 실리콘막(3)의 소오스 및 드레인 영역과 게이트로 작용하는 폴리실리콘막(5)에 금속의 오오믹 접촉을 위해 리소그라피, 금속 증착 및 리프트 오프(lift-off) 공정을 실시하여 소오스 영역, 드레인 영역 및 폴리실리콘 게이트 패드에 금속을 증착시키 후 열처리 공정을 실시하여 짧은 게이트 길이를 갖는 전계 효과 트랜지스터가 완성된 상태의 사시도이다.
상술한 바와 같이 본 발명에 의하면 전자 소자의 축소하여 소형화할 수 있으며, 이로 인해 초소형의 게이트 길이 또는 짧은 소오스와 드레인 간의 거리로 인하여 양자 효과를 보여줄 것으로 예상되고, 초고속과 다기능성을 나타내는 실리콘 양자 효과 트랜지스터 소자 제작에 이용될 수 있다.

Claims (4)

  1. 실리콘 기판 상부에 매몰 산화막 및 실리콘막이 적층된 SOI 기판이 제공되는 단계와,
    산화 공정을 실시하여 SOI 기판의 실리콘막 상부에 제 1 산화막을 형성한 후 상기 제 1 산화막을 패터닝하는 단계와,
    상기 패터닝된 제 1 산화막을 식각 마스크로 이용한 식각 공정으로 상기 실리콘막을 패터닝하여 소오스, 드레인 및 채널 영역을 확정하는 단계와,
    전체 구조 상부에 폴리실리콘막 및 제 2 산화막을 순차적으로 형성한 후 상기 제 2 산화막을 패터닝하는 단계와,
    상기 패터닝된 제 2 산화막을 식각 마스크로 상기 폴리실리콘막을 식각하여 게이트를 확정하는 단계와,
    상기 패터닝된 폴리실리콘막을 측면 방향으로 소정 두께로 산화시키는 단계와,
    상기 패터닝된 제 2 산화막 및 제 1 산화막을 순차적으로 제거하고, 이로 인해 상기 패터닝된 폴리실리콘막 하부에 상기 제 1 산화막이 일부 잔류되도록 하는 단계와,
    상기 패터닝된 실리콘막 및 폴리실리콘막에 이온 도핑을 실시하는 단계와,
    리소그라피, 금속 증착 및 리프트 오프 공정을 순차적으로 실시하여 소오스 영역, 드레인 영역 및 폴리실리콘 게이트 패드에 금속을 증착시킨 후 열처리 공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 전계 효과 트랜지스터의 폴리실리콘 게이트 형성 방법.
  2. 제 1 항에 있어서, 상기 폴리실리콘막은 화학 기상 증착법에 의해 형성되는 것을 특징으로 하는 전계 효과 트랜지스터의 폴리실리콘 게이트 형성 방법.
  3. 제 1 항에 있어서, 상기 제 2 산화막은 상기 폴리실리콘막을 산화시켜 형성하는 것을 특징으로 하는 전계 효과 트랜지스터의 폴리실리콘 게이트 형성 방법.
  4. 제 1 항에 있어서, 상기 패터닝된 실리콘막 및 폴리실리콘막에 도핑되는 이온은 P+이온인 것을 특징으로 하는 전계 효과 트랜지스터의 폴리실리콘 게이트 형성 방법.
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