JP2000188396A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
- Drying Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 本発明は、異なる濃度のイオンが導入された
り、異なるイオン種が導入されることにより、同一ゲー
トポリシリコン膜内において、エッチングレートが異な
る領域を有する場合に、ゲート絶縁膜や半導体基板にダ
メージを与えることなく均一にエッチングしてゲート電
極を形成する方法を提供することを目的とする。 【解決手段】 図３（ｂ）に示すように、半導体基板上
に形成されたポリシリコン膜（６）に部分的に異なる濃
度の不純物または異なる種類の不純物が注入された領域
（６ａ及び６ｂ）がある場合に、図３（ｃ）に示すゲー
ト電極をパターニングするためのリソグラフィー工程の
後、エッチングする領域にエッチングレートの大きな不
純物を注入し（６ｃ）、エッチングレートの均一化を図
る。
り、異なるイオン種が導入されることにより、同一ゲー
トポリシリコン膜内において、エッチングレートが異な
る領域を有する場合に、ゲート絶縁膜や半導体基板にダ
メージを与えることなく均一にエッチングしてゲート電
極を形成する方法を提供することを目的とする。 【解決手段】 図３（ｂ）に示すように、半導体基板上
に形成されたポリシリコン膜（６）に部分的に異なる濃
度の不純物または異なる種類の不純物が注入された領域
（６ａ及び６ｂ）がある場合に、図３（ｃ）に示すゲー
ト電極をパターニングするためのリソグラフィー工程の
後、エッチングする領域にエッチングレートの大きな不
純物を注入し（６ｃ）、エッチングレートの均一化を図
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置におけ
るゲート電極の形成方法に関し、さらに詳しくは、エッ
チングレートの異なるポリシリコン膜を同時にエッチン
グし、ゲート電極を形成する方法に関する。
るゲート電極の形成方法に関し、さらに詳しくは、エッ
チングレートの異なるポリシリコン膜を同時にエッチン
グし、ゲート電極を形成する方法に関する。
【０００２】
【従来の技術】MOSFETの飽和電流の増大やサブスレッシ
ョルド特性の向上を図るためには、ゲート長の縮小化と
同時にゲート絶縁膜容量の増大を行う必要がある。この
ため、従来からMOSFETの高性能化のための手段としてゲ
ート酸化膜の薄膜化が用いられてきた。
ョルド特性の向上を図るためには、ゲート長の縮小化と
同時にゲート絶縁膜容量の増大を行う必要がある。この
ため、従来からMOSFETの高性能化のための手段としてゲ
ート酸化膜の薄膜化が用いられてきた。
【０００３】しかしながら、ゲート酸化膜厚が極薄膜の
領域では、ポリシリコンゲート電極中に空乏層が形成さ
れる効果（ゲート電極空乏化効果）により実効的な膜厚
が物理膜厚よりも厚く観測される現象が顕在化し、薄膜
化による効果が得られにくくなる。従ってMOSFETの性能
向上のためにはゲート電極空乏化の防止対策をゲート酸
化膜の薄膜化と同時に行わなければならない。
領域では、ポリシリコンゲート電極中に空乏層が形成さ
れる効果（ゲート電極空乏化効果）により実効的な膜厚
が物理膜厚よりも厚く観測される現象が顕在化し、薄膜
化による効果が得られにくくなる。従ってMOSFETの性能
向上のためにはゲート電極空乏化の防止対策をゲート酸
化膜の薄膜化と同時に行わなければならない。
【０００４】ゲート電極空乏化の防止にはゲート電極中
の不純物濃度の高濃度化が有効である。このためにはポ
リシリコン膜の堆積直後に不純物イオンの注入を行い、
ゲート電極中の不純物濃度を上げることが効果的な手段
となる。
の不純物濃度の高濃度化が有効である。このためにはポ
リシリコン膜の堆積直後に不純物イオンの注入を行い、
ゲート電極中の不純物濃度を上げることが効果的な手段
となる。
【０００５】一方、不純物イオンをポリシリコン膜中に
導入した場合、ドライエッチングの際のエッチレートが
注入イオン種や注入量に応じて変化することが知られて
いる。例えばリンイオンをノンドープポリシリコンに注
入した場合はエッチレートが増大し、またボロンイオン
を注入した場合はエッチレートが減少することが知られ
ている。PNゲート構造の採用を前提とし、ポリシリコン
膜の一部の領域のみにイオン注入が行った場合や、また
は複数のイオン種をポリシリコン膜中に導入した場合、
均一にポリシリコンをエッチング、除去することが困難
になる。したがって、特にゲート絶縁膜厚が薄い場合に
は、オーバーエッチングにより、半導体基板がエッチン
グされる危険性がある。
導入した場合、ドライエッチングの際のエッチレートが
注入イオン種や注入量に応じて変化することが知られて
いる。例えばリンイオンをノンドープポリシリコンに注
入した場合はエッチレートが増大し、またボロンイオン
を注入した場合はエッチレートが減少することが知られ
ている。PNゲート構造の採用を前提とし、ポリシリコン
膜の一部の領域のみにイオン注入が行った場合や、また
は複数のイオン種をポリシリコン膜中に導入した場合、
均一にポリシリコンをエッチング、除去することが困難
になる。したがって、特にゲート絶縁膜厚が薄い場合に
は、オーバーエッチングにより、半導体基板がエッチン
グされる危険性がある。
【０００６】そこで予めポリシリコン膜中の一部の領域
のみに不純物イオンが導入されている場合や、領域によ
って異なるイオン種が導入されている場合、これらを均
一にエッチング、除去するための工程が必要になる。
のみに不純物イオンが導入されている場合や、領域によ
って異なるイオン種が導入されている場合、これらを均
一にエッチング、除去するための工程が必要になる。
【０００７】
【発明が解決しようとする課題】本発明は、上記の課題
に鑑みなされたものであり、異なる濃度のイオンが導入
されたり、異なるイオン種が導入されることにより、同
一ポリシリコン膜内において、エッチングレートの異な
る領域を有する場合に、ゲート絶縁膜や半導体基板にダ
メージを与えることなく同時にエッチングしてゲート電
極を形成する方法を提供することを目的とする。
に鑑みなされたものであり、異なる濃度のイオンが導入
されたり、異なるイオン種が導入されることにより、同
一ポリシリコン膜内において、エッチングレートの異な
る領域を有する場合に、ゲート絶縁膜や半導体基板にダ
メージを与えることなく同時にエッチングしてゲート電
極を形成する方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、半導体基板上
に形成されたポリシリコン膜の少なくとも２以上の領域
に濃度及び／または種類の異なる不純物を注入する工程
と、次いで、前記ポリシリコン膜上にゲート電極のパタ
ーニングに用いるマスクを形成する第２の工程と、次い
で、前記マスクが形成されていない領域にエッチングレ
ートの大きな不純物を注入する第３の工程と、次いで、
前記マスクが形成されていない領域をエッチングし、ポ
リシリコンゲート電極を形成する第４の工程と、を含む
半導体装置の製造方法に関する。
に形成されたポリシリコン膜の少なくとも２以上の領域
に濃度及び／または種類の異なる不純物を注入する工程
と、次いで、前記ポリシリコン膜上にゲート電極のパタ
ーニングに用いるマスクを形成する第２の工程と、次い
で、前記マスクが形成されていない領域にエッチングレ
ートの大きな不純物を注入する第３の工程と、次いで、
前記マスクが形成されていない領域をエッチングし、ポ
リシリコンゲート電極を形成する第４の工程と、を含む
半導体装置の製造方法に関する。
【０００９】第３の工程で用いるエッチングレートの大
きな不純物は、リンであることが好ましい。
きな不純物は、リンであることが好ましい。
【００１０】また、第１の工程で用いる不純物が、リン
を含む場合には、第３の工程において用いるリンの注入
濃度をさらに高濃度にすることにより、マスクが形成さ
れていない領域のエッチングレートを均一化することが
できる。
を含む場合には、第３の工程において用いるリンの注入
濃度をさらに高濃度にすることにより、マスクが形成さ
れていない領域のエッチングレートを均一化することが
できる。
【００１１】また、本発明の用途としては、ポリシリコ
ン膜をゲート電極として用いる半導体装置の製造方法に
用いることができるが、特にＣＭＯＳ構造の半導体装置
の製造方法に有効である。
ン膜をゲート電極として用いる半導体装置の製造方法に
用いることができるが、特にＣＭＯＳ構造の半導体装置
の製造方法に有効である。
【００１２】
【発明の実施の形態】本発明について、図面を参照しな
がら説明する。図３は、本発明の半導体装置の製造方法
の一実施形態として、エッチングレートの異なる領域を
有するポリシリコン膜を同時にエッチングし、ゲート電
極を形成する場合の工程断面図を示したものである。
がら説明する。図３は、本発明の半導体装置の製造方法
の一実施形態として、エッチングレートの異なる領域を
有するポリシリコン膜を同時にエッチングし、ゲート電
極を形成する場合の工程断面図を示したものである。
【００１３】図３（ａ）は、半導体基板上に設けられた
ゲート絶縁膜５の上に、ポリシリコン膜６が形成されて
いることを示す。
ゲート絶縁膜５の上に、ポリシリコン膜６が形成されて
いることを示す。
【００１４】図３（ｂ）は、ポリシリコン膜に部分的に
異なる濃度の不純物または異なる種類の不純物が注入さ
れた様子を示す。
異なる濃度の不純物または異なる種類の不純物が注入さ
れた様子を示す。
【００１５】例えば、領域Ａ（６ａ）と領域Ｂ（６ｂ）
で、注入された不純物の濃度が異なる例としては、領域
Ａ（６ａ）、領域Ｂ（６ｂ）で注入された不純物は同一
種（例えば、リンまたはボロン）であるが、注入された
濃度が異なる場合や、領域Ａ（６ａ）において、一種の
不純物（例えば、リンまたはボロン）が注入され、領域
Ｂ（６ｂ）には、不純物がまったく注入されない場合な
どが挙げられる。
で、注入された不純物の濃度が異なる例としては、領域
Ａ（６ａ）、領域Ｂ（６ｂ）で注入された不純物は同一
種（例えば、リンまたはボロン）であるが、注入された
濃度が異なる場合や、領域Ａ（６ａ）において、一種の
不純物（例えば、リンまたはボロン）が注入され、領域
Ｂ（６ｂ）には、不純物がまったく注入されない場合な
どが挙げられる。
【００１６】例えば、領域Ａ（６ａ）と領域Ｂ（６ｂ）
とで、不純物の種類が異なる例としては、領域Ａ（６
ａ）にリンが注入され、領域Ｂ（６ｂ）にボロンが注入
される場合等である。
とで、不純物の種類が異なる例としては、領域Ａ（６
ａ）にリンが注入され、領域Ｂ（６ｂ）にボロンが注入
される場合等である。
【００１７】次いで、図３（ｃ）に示すように、注入さ
れた不純物の状態が異なる領域上に、例えばレジストパ
ターン７が形成される。このレジストパターンがマスク
となり、後工程において、ゲート電極が形成される。さ
きに説明したように図３（ｃ）の状態で、エッチングを
行うと、領域Ａと領域Ｂでエッチングレートが異なるた
めに、エッチング条件を一方の領域に合わせると、他方
の領域において、エッチング残りが生じたり、逆にゲー
ト絶縁膜までオーバーエッチングしてしまうといった現
象が発生する。
れた不純物の状態が異なる領域上に、例えばレジストパ
ターン７が形成される。このレジストパターンがマスク
となり、後工程において、ゲート電極が形成される。さ
きに説明したように図３（ｃ）の状態で、エッチングを
行うと、領域Ａと領域Ｂでエッチングレートが異なるた
めに、エッチング条件を一方の領域に合わせると、他方
の領域において、エッチング残りが生じたり、逆にゲー
ト絶縁膜までオーバーエッチングしてしまうといった現
象が発生する。
【００１８】本発明においては、図３（ｄ）に示すよう
に、エッチングレートを均一化するための不純物注入を
行う。この不純物注入は、例えば、エッチングレートの
高いリンを注入することにより行う。リンのかわりに、
Ｓｉ、Ａｓ、Ｇｅ等の不純物を注入することも可能であ
る。
に、エッチングレートを均一化するための不純物注入を
行う。この不純物注入は、例えば、エッチングレートの
高いリンを注入することにより行う。リンのかわりに、
Ｓｉ、Ａｓ、Ｇｅ等の不純物を注入することも可能であ
る。
【００１９】この場合、図３（ｂ）に示した工程におい
て、ポリシリコン膜の一部の領域に、既にリンが注入さ
れている場合は、既に注入されたリンの濃度より高濃度
のリンを注入する必要がある。濃度については、濃度が
高い方が均一エッチングの効果が高いが、濃度を上げる
と、ゲート電極中に拡散することもあるため、ゲート電
極の電気特性が大きく変化しない程度の濃度であること
が好ましい。
て、ポリシリコン膜の一部の領域に、既にリンが注入さ
れている場合は、既に注入されたリンの濃度より高濃度
のリンを注入する必要がある。濃度については、濃度が
高い方が均一エッチングの効果が高いが、濃度を上げる
と、ゲート電極中に拡散することもあるため、ゲート電
極の電気特性が大きく変化しない程度の濃度であること
が好ましい。
【００２０】図３（ｅ）に示すように、ゲート絶縁膜ま
で均一にエッチングし、ゲート電極構造を形成する。
で均一にエッチングし、ゲート電極構造を形成する。
【００２１】本発明の製造方法は、ポリシリコン膜をゲ
ート電極として用いる半導体装置の製造方法に用いるこ
とができ、例えば、ＣＭＯＳ構造を有する半導体装置に
おいては、非常に有効な製造方法である。
ート電極として用いる半導体装置の製造方法に用いるこ
とができ、例えば、ＣＭＯＳ構造を有する半導体装置に
おいては、非常に有効な製造方法である。
【００２２】以下に実施形態を示しながら、さらに本発
明を詳しく説明する。
明を詳しく説明する。
【００２３】（実施形態１）本発明の第１の実施形態
を、図１に示す各工程における断面図を参照して説明す
る。まず、図１(a)に示すように、半導体基板１上に酸
化シリコン膜より成る素子分離領域2を形成し、引き続
きリソグラフィーおよびイオン注入によりPウェル領域3
およびNウェル領域4を形成する。
を、図１に示す各工程における断面図を参照して説明す
る。まず、図１(a)に示すように、半導体基板１上に酸
化シリコン膜より成る素子分離領域2を形成し、引き続
きリソグラフィーおよびイオン注入によりPウェル領域3
およびNウェル領域4を形成する。
【００２４】続いて図１(b)に示すように、例えば2.5nm
のゲート酸化膜5を形成して膜厚200nmの多結晶シリコン
膜6を成膜する。
のゲート酸化膜5を形成して膜厚200nmの多結晶シリコン
膜6を成膜する。
【００２５】続いて図１(c)に示すように、フォトレジ
スト7をマスクとしてNMOSFETを形成する領域上に存在す
る多結晶シリコン膜に選択的に第１のリンイオンの注入
（例えば20KeV 3×1015/cm3)を行う。この工程によっ
てポリシリコン膜中にリンが注入された領域8を形成す
る。
スト7をマスクとしてNMOSFETを形成する領域上に存在す
る多結晶シリコン膜に選択的に第１のリンイオンの注入
（例えば20KeV 3×1015/cm3)を行う。この工程によっ
てポリシリコン膜中にリンが注入された領域8を形成す
る。
【００２６】続いて図１(d)に示すように、ゲート電極
のパターニングに用いるフォトレジスト8を多結晶シリ
コン膜6上に形成する。
のパターニングに用いるフォトレジスト8を多結晶シリ
コン膜6上に形成する。
【００２７】続いて図１(e)に示すように、ポリシリコ
ン膜中に第２のリンイオンの注入する。既に領域8に
は、第１のリンが注入されているので、第１のリンより
高濃度の注入する必要があり、例えば20KeVで5×1015/c
m3を注入する。
ン膜中に第２のリンイオンの注入する。既に領域8に
は、第１のリンが注入されているので、第１のリンより
高濃度の注入する必要があり、例えば20KeVで5×1015/c
m3を注入する。
【００２８】続いて図１(f)に示すように、レジストパ
ターンをマスクとして多結晶シリコン膜をエッチングす
ることにより、ゲート電極を形成する。
ターンをマスクとして多結晶シリコン膜をエッチングす
ることにより、ゲート電極を形成する。
【００２９】第２のリンイオンの注入により、Nウェル
上のポリシリコンとPウェル上のポリシリコンのエッチ
レートが等しくなる。ゲート絶縁膜5やその下のNウェ
ル、Pウェルにダメージを与えることなく、均一にエッ
チングすることが可能となる。
上のポリシリコンとPウェル上のポリシリコンのエッチ
レートが等しくなる。ゲート絶縁膜5やその下のNウェ
ル、Pウェルにダメージを与えることなく、均一にエッ
チングすることが可能となる。
【００３０】（実施形態２）本発明の第２の実施形態
を、図２に示す各工程における断面図を参照して説明す
る。第１の実施形態に従い、図２(a)に示すようにNMOSF
ETを形成する領域に存在するポリシリコン膜に第１のリ
ンイオンを注入する（例えば20KeV 3×1015/cm3)。
を、図２に示す各工程における断面図を参照して説明す
る。第１の実施形態に従い、図２(a)に示すようにNMOSF
ETを形成する領域に存在するポリシリコン膜に第１のリ
ンイオンを注入する（例えば20KeV 3×1015/cm3)。
【００３１】続いて図２(b)に示すようにPMOSFETを形成
する領域上に存在する多結晶シリコン膜にボロンイオン
を注入する（例えば20KeV 3×1015/cm3)。
する領域上に存在する多結晶シリコン膜にボロンイオン
を注入する（例えば20KeV 3×1015/cm3)。
【００３２】続いて図２(c)に示すようにゲート電極の
パターニングに用いるレジストパターンを形成する。引
き続きエッチレートの均一化を行うために、第２のリン
のイオン注入を行う（例えば20KeV 1×1016/cm3)。
パターニングに用いるレジストパターンを形成する。引
き続きエッチレートの均一化を行うために、第２のリン
のイオン注入を行う（例えば20KeV 1×1016/cm3)。
【００３３】続いてリンが導入された多結晶シリコン膜
のエッチングを行い、図２(d)に示すようにゲート電極
を形成する。
のエッチングを行い、図２(d)に示すようにゲート電極
を形成する。
【００３４】このように、部分的に異なる種類の不純物
が注入されたポリシリコン膜をエッチングしてゲート電
極を形成する際も、エッチングレートの高い不純物を注
入することによって、均一にエッチングすることができ
る。
が注入されたポリシリコン膜をエッチングしてゲート電
極を形成する際も、エッチングレートの高い不純物を注
入することによって、均一にエッチングすることができ
る。
【００３５】
【発明の効果】以上説明したように本発明は、ゲート電
極形成前の一部の領域のポリシリコン膜に予め不純物イ
オンが導入されている場合や、あるいは異なるイオン種
が同時にポリシリコン膜中に導入されている場合に、ゲ
ート電極をパターニングするためのリソグラフィー工程
の後、エッチングする領域にエッチレートの大きな不純
物を注入することを特徴とし、これによってもともとは
エッチングレートが異なっていた領域のエッチングレー
トを均一化することが可能となり、その結果、ポリシリ
コン膜の下層のゲート絶縁膜、さらには、ウェルにダメ
ージを与えることなくゲート電極を形成することができ
る。
極形成前の一部の領域のポリシリコン膜に予め不純物イ
オンが導入されている場合や、あるいは異なるイオン種
が同時にポリシリコン膜中に導入されている場合に、ゲ
ート電極をパターニングするためのリソグラフィー工程
の後、エッチングする領域にエッチレートの大きな不純
物を注入することを特徴とし、これによってもともとは
エッチングレートが異なっていた領域のエッチングレー
トを均一化することが可能となり、その結果、ポリシリ
コン膜の下層のゲート絶縁膜、さらには、ウェルにダメ
ージを与えることなくゲート電極を形成することができ
る。
【図１】本発明の第１の実施形態の工程断面図を示す。
【図２】本発明の第２の実施形態の工程断面図を示す。
【図３】本発明の半導体装置の製造方法の一実施形態と
して、エッチングレートの異なる領域を有するポリシリ
コン膜を同時にエッチングし、ゲート電極を形成する場
合の工程断面図を示す。
して、エッチングレートの異なる領域を有するポリシリ
コン膜を同時にエッチングし、ゲート電極を形成する場
合の工程断面図を示す。
１ シリコン基板 ２ 素子分離 ３ Ｐウェル ４ Ｎウェル ５ ゲート絶縁膜 ６ ポリシリコン膜 ６ａ、６ｂ 不純物が注入されたポリシリコン膜 ６ｃ エッチングレートの大きな不純物が注入されたポ
リシリコン膜 ７ レジストパターン ８ 低濃度リンドープポリシリコン膜 ９ レジストパターン １０ 高濃度リンドープポリシリコン膜 １１ ボロンドープポリシリコン膜 １２ 高濃度リンドープポリシリコン膜
リシリコン膜 ７ レジストパターン ８ 低濃度リンドープポリシリコン膜 ９ レジストパターン １０ 高濃度リンドープポリシリコン膜 １１ ボロンドープポリシリコン膜 １２ 高濃度リンドープポリシリコン膜
Claims (4)
- 【請求項１】 半導体基板上に形成されたポリシリコン
膜の少なくとも２以上の領域に濃度及び／または種類の
異なる不純物を注入する工程と、次いで、前記ポリシリ
コン膜上にゲート電極のパターニングに用いるマスクを
形成する第２の工程と、次いで、前記マスクが形成され
ていない領域にエッチングレートの大きな不純物を注入
する第３の工程と、次いで、前記マスクが形成されてい
ない領域をエッチングし、ポリシリコンゲート電極を形
成する第４の工程と、を含む半導体装置の製造方法。 - 【請求項２】 前記第３の工程で用いるエッチングレー
トの大きな不純物がリンであることを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項３】 前記第１の工程で用いる不純物にリンを
含む場合において、前記第３の工程で用いるリンの濃度
が、前記第１の工程で用いるリンの濃度より高濃度であ
ることを特徴とする請求項２記載の半導体装置の製造方
法。 - 【請求項４】 請求項１〜３のいずれかに記載の半導体
装置の製造方法を用いて、ＣＭＯＳ構造を形成すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10365286A JP2000188396A (ja) | 1998-12-22 | 1998-12-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10365286A JP2000188396A (ja) | 1998-12-22 | 1998-12-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000188396A true JP2000188396A (ja) | 2000-07-04 |
Family
ID=18483893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10365286A Pending JP2000188396A (ja) | 1998-12-22 | 1998-12-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000188396A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004311585A (ja) * | 2003-04-03 | 2004-11-04 | Toshiba Corp | 半導体装置の製造方法 |
| US7098140B2 (en) | 2003-06-30 | 2006-08-29 | Advanced Micro Devices, Inc. | Method of compensating for etch rate non-uniformities by ion implantation |
| JP2013197198A (ja) * | 2012-03-16 | 2013-09-30 | Toshiba Corp | テンプレートの製造方法 |
-
1998
- 1998-12-22 JP JP10365286A patent/JP2000188396A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004311585A (ja) * | 2003-04-03 | 2004-11-04 | Toshiba Corp | 半導体装置の製造方法 |
| US7098140B2 (en) | 2003-06-30 | 2006-08-29 | Advanced Micro Devices, Inc. | Method of compensating for etch rate non-uniformities by ion implantation |
| JP2013197198A (ja) * | 2012-03-16 | 2013-09-30 | Toshiba Corp | テンプレートの製造方法 |
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