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KR20220102229A - 반도체 메모리 장치 및 이를 포함하는 전자 시스템 - Google Patents

반도체 메모리 장치 및 이를 포함하는 전자 시스템 Download PDF

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KR20220102229A
KR20220102229A KR1020210004321A KR20210004321A KR20220102229A KR 20220102229 A KR20220102229 A KR 20220102229A KR 1020210004321 A KR1020210004321 A KR 1020210004321A KR 20210004321 A KR20210004321 A KR 20210004321A KR 20220102229 A KR20220102229 A KR 20220102229A
Authority
KR
South Korea
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substrate
disposed
region
spacer
contact plug
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020210004321A
Other languages
English (en)
Inventor
황하민
김종수
임주영
조원석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210004321A priority Critical patent/KR20220102229A/ko
Priority to US17/488,727 priority patent/US11652056B2/en
Priority to CN202111477154.6A priority patent/CN114765185A/zh
Publication of KR20220102229A publication Critical patent/KR20220102229A/ko
Priority to US18/135,766 priority patent/US11973035B2/en
Pending legal-status Critical Current

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Abstract

본 발명은 제조 공정을 단순화한 반도체 메모리 장치를 제공하는 것이다. 본 발명의 반도체 메모리 장치는, 제1 영역 및 제2 영역을 포함하는 제1 기판, 제1 기판의 제1 영역 상에 배치되고, 복수의 워드 라인을 포함하는 적층 구조체, 적층 구조체를 덮는 층간 절연막, 층간 절연막 및 적층 구조체 내에 배치되고, 제1 기판까지 연장된 더미 도전 구조체, 층간 절연막 내에 배치되고, 제1 기판의 제2 영역과 연결되는 플레이트 컨택 플러그를 포함하고, 적층 구조체는 제1 기판의 제2 영역 상에 비배치되고, 제1 기판의 상면을 기준으로, 더미 도전 구조체의 상면의 높이는 플레이트 컨택 플러그의 상면의 높이보다 크다.

Description

반도체 메모리 장치 및 이를 포함하는 전자 시스템{SEMICONDUCTOR MEMORY DEVICE AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
전자 제품의 경박 단소화 경향에 따라, 반도체 장치의 고집적화에 대한 요구 가 증가하고 있다. 반도체 장치가 점점 고집적화됨에 따라 반도체 장치(예를 들어, 트랜지스터)에 포함되는 구성요소들의 사이즈 또한 감소하므로, 누설 전류가 발생하는 문제가 있다. 따라서, 반도체 장치의 누설 전류를 제어하여 반도체 장치의 성능 및 신뢰성을 향상시킬 필요가 있다.
한편, 데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 제조 공정을 단순화한 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제조 공정을 단순화한 전자 시스템을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 제1 영역 및 제2 영역을 포함하는 제1 기판, 제1 기판의 제1 영역 상에 배치되고, 복수의 워드 라인을 포함하는 적층 구조체, 적층 구조체를 덮는 층간 절연막, 층간 절연막 및 적층 구조체 내에 배치되고, 제1 기판까지 연장된 더미 도전 구조체, 층간 절연막 내에 배치되고, 제1 기판의 제2 영역과 연결되는 플레이트 컨택 플러그를 포함하고, 적층 구조체는 제1 기판의 제2 영역 상에 비배치되고, 제1 기판의 상면을 기준으로, 더미 도전 구조체의 상면의 높이는 플레이트 컨택 플러그의 상면의 높이보다 크다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 제1 영역 및 제2 영역을 포함하는 제1 기판, 제1 기판의 제1 영역 상에 배치되고, 복수의 워드 라인을 포함하는 적층 구조체, 적층 구조체를 덮는 층간 절연막, 층간 절연막 및 적층 구조체 내에 배치되고, 제1 기판까지 연장된 더미 도전 구조체, 층간 절연막 내에 배치되고, 제1 기판의 제2 영역과 연결되는 플레이트 컨택 플러그를 포함하고, 적층 구조체는 제1 기판의 제2 영역 상에 비배치되고, 제1 기판의 상면을 기준으로, 더미 도전 구조체의 상면의 높이는 플레이트 컨택 플러그의 상면의 높이와 상이하고, 플레이트 컨택 플러그는 제1 도전 코어 패턴과, 제1 도전 코어 패턴의 측면을 따라 연장되는 제1 스페이서를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 전자 시스템은, 메인 기판, 메인 기판 상에 배치되는 반도체 메모리 장치, 및 메인 기판 상에, 반도체 메모리 장치와 전기적으로 연결되는 컨트롤러를 포함하되, 반도체 메모리 장치는, 제1 영역 및 제2 영역을 포함하는 제1 기판과, 제1 기판의 제1 영역 상에 배치되고, 복수의 워드 라인을 포함하는 적층 구조체와, 적층 구조체를 덮는 층간 절연막과, 층간 절연막 및 적층 구조체 내에 배치되고, 제1 기판까지 연장된 더미 도전 구조체와, 층간 절연막 내에 배치되고, 제1 기판의 제2 영역과 연결되는 플레이트 컨택 플러그를 포함하고, 적층 구조체는 제1 기판의 제2 영역 상에 비배치되고, 제1 기판의 상면을 기준으로, 더미 도전 구조체의 상면의 높이는 플레이트 컨택 플러그의 상면의 높이보다 크다.
기타 실시예들의 구체적인 사항들은 발명의 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 2 내지 도 5는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 단면도들이다.
도 6 및 도 7은 도 2의 E1 영역을 설명하기 위한 다양한 확대도들이다.
도 8 내지 도 15는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 예시적인 중간 단계 도면들이다.
도 16은 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 개략적인 블록도이다.
도 17은 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 개략적인 사시도이다.
도 18 및 도 19는 도 15의 I-I를 따라서 절단한 다양한 개략적인 단면도들이다.
이하에서, 도 1 내지 도 19를 참조하여, 몇몇 실시예들에 따른 반도체 메모리 장치 및 전자 시스템을 설명한다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이는 공통 소스 라인(CSL), 복수의 비트 라인(BL)들 및 복수의 셀 스트링(CSTR)들을 포함할 수 있다.
복수의 비트 라인(BL)들은 2차원적으로 배열될 수 있다. 예를 들어, 비트 라인(BL)들은 서로 이격되어 제1 방향(X)으로 각각 연장될 수 있다. 각각의 비트 라인(BL)에는 복수의 셀 스트링(CSTR)들이 병렬로 연결될 수 있다. 셀 스트링(CSTR)들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 비트 라인(BL)들과 공통 소스 라인(CSL) 사이에 복수의 셀 스트링(CSTR)들이 배치될 수 있다.
공통 소스 라인(CSL)은 제1 방향(X)과 교차하는 제2 방향(Y)으로 연장될 수 있다. 몇몇 실시예에서, 복수의 공통 소스 라인(CSL)들이 2차원적으로 배열될 수 있다. 예를 들어, 복수의 공통 소스 라인(CSL)들은 서로 이격되어 각각 제2 방향(Y)으로 연장될 수 있다. 공통 소스 라인(CSL)들에 전기적으로 동일한 전압이 인가될 수도 있다. 또는, 공통 소스 라인(CSL)들에 서로 다른 전압이 인가되어, 공통 소스 라인(CSL)들은 별개로 제어될 수도 있다.
각각의 셀 스트링(CSTR)은 공통 소스 라인(CSL)에 접속되는 그라운드 선택 트랜지스터(GST), 비트 라인(BL)에 접속되는 스트링 선택 트랜지스터(SST), 및 그라운드 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)들을 포함할 수 있다. 각각의 메모리 셀 트랜지스터(MCT)는 데이터 저장 소자(data storage element)를 포함할 수 있다. 그라운드 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터(MCT)들은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 그라운드 선택 트랜지스터(GST)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에는 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL11~WL1n, WL21~WL2n) 및 스트링 선택 라인(SSL)이 배치될 수 있다. 그라운드 선택 라인(GSL)은 그라운드 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있다. 워드 라인들(WL11~WL1n, WL21~WL2n)은 메모리 셀 트랜지스터(MCT)들의 게이트 전극으로 사용될 수 있다. 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용될 수 있다.
몇몇 실시예에서, 공통 소스 라인(CSL)과 그라운드 선택 트랜지스터(GST) 사이에 소거 제어 트랜지스터(ECT)가 배치될 수 있다. 공통 소스 라인(CSL)은 소거 제어 트랜지스터(ECT)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소스 라인(CSL)과 그라운드 선택 라인(GSL) 사이에는 소거 제어 라인(ECL)이 배치될 수 있으나, 이는 예시일 뿐, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 소거 제어 라인(ECL)은 스트링 선택 라인(SSL)과 비트 라인(BL) 사이에 배치될 수 있다. 소거 제어 라인(ECL)은 소거 제어 트랜지스터(ECT)의 게이트 전극으로 사용될 수 있다. 소거 제어 트랜지스터(ECT)들은 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시켜 상기 메모리 셀 어레이의 소거 동작을 수행할 수 있다.
도 2 내지 도 5는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 단면도들이다. 도 6 및 도 7는 도 2의 E1 영역을 설명하기 위한 다양한 확대도들이다.
참고적으로, 도 2 및 도 4는 워드 라인 본딩 영역(WLBA)에서 셀 컨택 플러그(340)들을 도시한 도면들이고, 도 3 및 도 5는 워드 라인 본딩 영역(WLBA)에서 더미 도전 구조체(530)들을 도시한 도면이다.
도 2를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 주변회로 및 복수의 메탈층들은 제1 기판(100) 및 제2 기판(310) 사이에 배치될 수 있다. 몇몇 실시예에 따른 반도체 메모리 장치는 주변 회로 영역(PERI) 및 셀 영역(CELL)을 포함할 수 있다. 셀 영역(CELL)은 주변 회로 영역(PERI) 상에 배치될 수 있다. 반도체 메모리 장치의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA) 워드 라인 본딩 영역(WLBA), 및 비트 라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(100), 제1 층간 절연막(150), 제1 기판(100)에 형성되는 복수의 회로 소자들(TR1, TR2, TR3, 220a, 220b), 복수의 회로 소자들(TR1, TR2, TR3, 220a, 220b) 각각과 연결되는 제1 메탈층(144, 230a, 230b), 제1 메탈층(144, 230a, 230b) 상에 형성되는 제2 메탈층(240, 240a, 240b, 240c), 제2 메탈층(240, 240c) 상에 형성되는 하부 메탈(271a, 272a, 275)을 포함할 수 있다.
몇몇 실시예에서, 제1 내지 제3 회로 소자들(TR1, TR2, TR3)은 주변 회로 영역(PERI)에서 디코더 회로를 제공할 수 있다. 몇몇 실시예에서, 제4 회로 소자(220a)는 주변 회로 영역(PERI)에서 로직 회로를 제공할 수 있다. 몇몇 실시예에서, 제5 회로 소자(220b)는 주변 회로 영역(PERI)에서 페이지 버퍼를 제공할 수 있다.
제2 메탈층(240, 240a, 240b, 240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 예를 들어, 제2 메탈층(240c, 240) 상에, 하부 메탈(271a, 272a, 275)이 형성될 수 있다. 하부 메탈(271a, 272a)은 제2 입출력 컨택 플러그(520)와 전기적으로 연결될 수 있고, 하부 메탈(275)은 연결 컨택 플러그(540)와 전기적으로 연결될 수 있다. 하부 메탈(271a, 272a)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
제2 메탈층(240, 240a, 240b, 240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240, 240a, 240b, 240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
몇몇 실시예에서, 제1 메탈층(144, 230a, 230b)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240, 240a, 240b, 240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
제1 층간 절연막(150)은 복수의 회로 소자들(TR1, TR2, TR3, 220a, 220b), 제1 메탈층(144, 230a, 230b) 및 제2 메탈층(240, 240a, 240b, 240c)을 감쌀 수 있다. 제1 층간 절연막(150)은 제1 기판(100) 상에 배치될 수 있다. 제1 층간 절연막(150)은 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에, 제2 기판(310)의 상면과 교차하는 수직 방향(Z)을 따라 복수의 워드 라인들이 적층될 수 있다. 제2 기판(310)은 비트 라인 본딩 영역(BLBA), 워드 라인 본딩 영역(WLBA) 및 외부 패드 본딩 영역(PA)을 포함할 수 있다.
비트 라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(310)의 상면에 수직하는 방향으로 연장될 수 있다. 채널 구조체(CH)는 워드 라인들, 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있다. 채널층은 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트 라인 컨택일 수 있고, 제2 메탈층(360c)은 비트 라인일 수 있다. 일 실시예에서, 비트 라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
워드 라인 본딩 영역(WLBA)에서, 워드 라인들은 제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있다. 워드 라인들은 서로 다른 길이로 연장될 수 있다. 워드 라인들은 셀 컨택 플러그들(340)과 연결될 수 있다. 워드 라인들에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈층(350b)과 제2 메탈층(360b)이 차례로 연결될 수 있다.
셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에서 로우 디코더를 제공하는 회로 소자들(TR1, TR2, TR3)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더를 제공하는 회로 소자들(TR1, TR2, TR3)의 동작 전압은, 페이지 버퍼를 제공하는 회로 소자들(220b)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼를 제공하는 회로 소자들(220b)의 동작 전압이 로우 디코더를 제공하는 회로 소자들(TR1, TR2, TR3)의 동작 전압보다 클 수 있다.
복수의 워드 라인들은 게이트층(CL)에 해당할 수 있다. 워드 라인들의 상부 및 하부에 스트링 선택 라인과 접지 선택 라인이 각각 배치될 수 있다. 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드 라인들이 배치될 수 있다.
외부 패드 본딩 영역(PA)에는 플레이트 컨택 플러그(510), 제2 입출력 컨택 플러그(520) 및 연결 컨택 플러그(540)가 배치될 수 있다.
플레이트 컨택 플러그(510)는 제2 층간 절연막(315) 내에 배치될 수 있다. 플레이트 컨택 플러그(510)는 제2 기판(310)까지 제3 방향(Z)으로 연장될 수 있다. 플레이트 컨택 플러그(510)는 적층 구조체(200)가 배치되지 않는 외부 패드 본딩 영역(PA) 상에, 제2 기판(310)과 연결될 수 있다. 플레이트 컨택 플러그(510) 상에, 제1 메탈층(350a)이 형성될 수 있다.
플레이트 컨택 플러그(510)는 제1 스페이서(511)와 제1 도전 코어 패턴(512)을 포함할 수 있다.
제1 스페이서(511)는 제3 방향(Z)으로 연장될 수 있다. 제1 스페이서(511)는 제1 도전 코어 패턴(512)의 측면을 따라 연장될 수 있다.
제1 스페이서(511)는 예를 들어, 절연물질을 포함할 수 있다.
제1 도전 코어 패턴(512)은 제1 스페이서(511)의 내측면을 따라 배치될 수 있다. 제1 도전 코어 패턴(512)은 제1 스페이서(511)의 내부를 채울 수 있다.
제1 도전 코어 패턴(512)은 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 제1 도전 코어 패턴(512)은 제2 기판(310)과 연결될 수 있다. 제1 도전 코어 패턴(512)은 제2 기판(310)과 전기적으로 연결될 수 있다.
제2 입출력 컨택 플러그(520)는 제2 층간 절연막(315) 내에 배치될 수 있다. 제2 입출력 컨택 플러그(520)는 하부 메탈(271a, 272a)과, 제3 메탈층(524) 및 제4 메탈층(525)과 연결될 수 있다. 제2 입출력 컨택 플러그(520)는 하부 메탈(271a, 272a)를 통해, 제2 입출력 패드(305)와 연결될 수 있다. 제2 입출력 컨택 플러그(520)는 제3 메탈층(524) 및 제4 메탈층(525)을 통해, 회로 소자들(220a, 220b) 중 적어도 하나와 연결될 수 있다.
제2 입출력 컨택 플러그(520)는 제2 스페이서(521)와 제2 도전 코어 패턴(522)을 포함할 수 있다.
제2 스페이서(521)는 제3 방향(Z)으로 연장될 수 있다. 제2 스페이서(521)는 제2 도전 코어 패턴(522)의 측면을 따라 연장될 수 있다.
제2 스페이서(521)는 예를 들어, 절연물질을 포함할 수 있다.
제2 도전 코어 패턴(522)은 제2 스페이서(521)의 내측면을 따라 배치될 수 있다. 제2 도전 코어 패턴(522)은 제2 스페이서(521)의 내부를 채울 수 있다.
제2 도전 코어 패턴(522)은 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 제2 도전 코어 패턴(522)은 하부 메탈(271a, 272a)과 연결될 수 있다. 제2 도전 코어 패턴(412)은 하부 메탈(271a, 272a)과 전기적으로 연결될 수 있다.
연결 컨택 플러그(540)는 제2 층간 절연막(315) 내에 배치될 수 있다. 제1 메탈층(350d)은 연결 컨택 플러그(540)를 통해 하부 메탈(275)과 연결될 수 있다. 제1 메탈층(350d)은 제2 메탈층(360b)에 의해 셀 컨택 플러그(340)와 연결되는 제1 메탈층(350b)과 연결될 수 있다. 이에 따라, 복수의 회로 소자들(TR1, TR2, TR3)은 워드라인과 전기적으로 연결될 수 있다.
연결 컨택 플러그(540)는 제3 스페이서(541)와 제3 도전 코어 패턴(542)을 포함할 수 있다.
제3 스페이서(541)는 제3 방향(Z)으로 연장될 수 있다. 제3 스페이서(541)는 제3 도전 코어 패턴(542)의 측면을 따라 연장될 수 있다.
제3 스페이서(541)는 예를 들어, 절연물질을 포함할 수 있다.
제3 도전 코어 패턴(542)은 제3 스페이서(541)의 내측면을 따라 배치될 수 있다. 제3 도전 코어 패턴(542)은 제3 스페이서(541)의 내부를 채울 수 있다.
제3 도전 코어 패턴(542)은 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 제3 도전 코어 패턴(542)은 하부 메탈(275)과 연결될 수 있다. 제3 도전 코어 패턴(542)은 하부 메탈(275)과 전기적으로 연결될 수 있다.
제2 층간 절연막(315)은 적층 구조체(200), 채널 구조체(CH), 셀 컨택 플러그(340), 플레이트 컨택 플러그(510), 제2 입출력 컨택 플러그(520), 더미 도전 구조체(530) 및 복수의 메탈층(350b, 350c, 350d, 360b, 360c, 524, 525)을 감쌀 수 있다. 제2 층간 절연막(315)은 제1 층간 절연막(150) 상에 배치될 수 있다. 제2 층간 절연막(315)은 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드(205, 305)이 배치될 수 있다. 제1 기판(100)의 하부에, 제1 기판(100)의 하면을 덮는 하부 절연막(201)이 형성될 수 있다. 하부 절연막(201) 상에, 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b) 중 적어도 하나와 연결될 수 있다. 제1 입출력 패드(205)는 하부 절연막(201)에 의해 제1 기판(100)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(100) 사이에는 측면 절연막이 배치될 수도 있다. 측면 절연막은 제1 입출력 컨택 플러그(203)와 제1 기판(100)을 전기적으로 분리할 수 있다.
제2 기판(310)의 상부에는 제2 기판(310)의 상면을 덮는 상부 절연막(301)이 형성될 수 있다. 상부 절연막(301) 상에, 제2 입출력 패드(305)가 배치될 수 있다. 제2 입출력 패드(305)는 제2 입출력 컨택 플러그(520)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(520)가 배치되는 영역에는 제2 기판(310) 및 공통 소스 라인(320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(305)는 제3 방향(Z축 방향)에서 워드 라인들(380)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(520)는 제2 기판(310)의 상면에 평행한 방향에서 제2 기판(310)과 분리될 수 있다. 제2 입출력 컨택 플러그(520)의 상면은 제3 메탈층(524)과 전기적으로 연결될 수 있다. 제2 입출력 컨택 플러그(520)는 셀 영역(CELL)의 제2 층간 절연막(315) 내에 배치될 수 있다. 제2 입출력 컨택 플러그(520)는 제3 메탈층(524)을 통해, 제2 입출력 패드(305)에 전기적으로 연결될 수 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트 라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
셀 영역(CELL)의 최상부 메탈층에, 주변 회로 영역(PERI)의 하부 메탈 패턴(272d)과 동일한 형태의 상부 메탈 패턴(372d)은 형성될 수 있다. 상기 상부 메탈 패턴(372d)은 비트 라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(272d)에 대응될 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(372d) 상에 컨택은 형성되지 않을 수 있다.
도 3을 참조하면, 워드 라인 본딩 영역(WLBA)에서, 더미 도전 구조체(530)가 배치될 수 있다. 더미 도전 구조체(530)는 제2 층간 절연막(315) 및 적층 구조체(200) 내에 배치될 수 있다. 더미 도전 구조체(530)는 제2 기판(310)까지 제3 방향(Z)으로 연장될 수 있다.
더미 도전 구조체(530)는 더미 스페이서(531)와 더미 도전 코어 패턴(532)을 포함할 수 있다.
더미 스페이서(531)는 제3 방향(Z)으로 연장될 수 있다. 더미 스페이서(531)는 더미 도전 코어 패턴(532)의 측면을 따라 연장될 수 있다.
더미 스페이서(531)는 예를 들어, 절연물질을 포함할 수 있다. 더미 스페이서(531)는 제1 스페이서(511) 및 제2 스페이서(521) 중 적어도 하나와 동일한 절연물질을 포함할 수 있다.
더미 도전 코어 패턴(532)은 더미 스페이서(531)의 내측면을 따라 배치될 수 있다. 더미 도전 코어 패턴(532)은 더미 스페이서(531)의 내부를 채울 수 있다.
더미 도전 코어 패턴(532)은 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성될 수 있다.
제2 기판(310)의 상면을 기준으로, 더미 도전 구조체(530)의 상면의 높이와 플레이트 컨택 플러그(510)의 상면의 높이는 상이할 수 있다.
구체적으로, 제2 기판(310)의 상면을 기준으로 더미 도전 구조체(530)의 높이는 제1 높이(H1)일 수 있다. 제2 기판(310)의 상면을 기준으로 플레이트 컨택 플러그(510)의 높이는 제2 높이(H2)일 수 있다. 제2 기판(310)의 상면을 기준으로 연결 컨택 플러그(540)의 높이는 제3 높이(H3)일 수 있다.
제1 높이(H1)는 제2 높이(H2) 및 제3 높이(H3)와 상이할 수 있다. 구체적으로, 제1 높이(H1)는 제2 높이(H2) 및 제3 높이(H3)보다 클 수 있다. 제2 높이(H2)와 제3 높이(H3)는 동일할 수 있으나, 이는 예시적으로 도시되었을 뿐, 본 발명의 기술적 사상은 이에 한정되지 않는다.
몇몇 실시예에 따른 반도체 메모리 장치에서, 제2 높이(H2)와 상이한 제1 높이(H1)를 가지고, 플레이트 컨택 플러그(510)는 제1 도전 코어 패턴(512)과, 제1 도전 코어 패턴(512)의 측면을 따라 연장되는 제1 스페이서(511)를 포함할 수 있다.
도 4 및 5를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 C2C(chip to chip) 구조일 수 있다.
C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치에서, 적층 구조체(200)는 제1 기판(100)과 제2 기판(310) 사이에 배치될 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치에서, 비트 라인(360c)은 비트 라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 일례로, 비트 라인(360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(371c, 372c)과 연결되며, 상부 본딩 메탈(371c, 372c)은 페이지 버퍼의 회로 소자들(220b)에 연결되는 하부 본딩 메탈(271c, 272c)과 연결될 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치에서, 워드 라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드 라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 하부 본딩 메탈(271b, 272b)과 상부 본딩 메탈(371b, 372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
도 4 및 도 5를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 제2 입출력 컨택 플러그(520)는 제2 스페이서(도 2의 521)를 포함하지 않을 수 있다. 예를 들어, 도시된 바와 같이, 제2 입출력 컨택 플러그(520)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 제2 입출력 컨택 플러그(520)는 상부 본딩 메탈(370a)과 전기적으로 연결될 수 있다.
도 2, 도 6 및 도 7을 참조하여, 몇몇 실시예에 따른 반도체 메모리 장치의 채널 구조체(CH)에 대하여 설명한다.
채널 구조체(CH)는 제3 방향(Z)으로 연장되어 적층 구조체(200) 내에 배치될 수 있다. 적층 구조체(200)는 복수의 워드 라인을 포함할 수 있다. 적층 구조체(200)는 제2 기판(310)의 비트 라인 본딩 영역(BLBA)과, 워드 라인 본딩 영역(WLBA) 상에 배치될 수 있다. 채널 구조체(CH)는 도 2에 도시된 바와 같이, 멀티 스택(multi stack)으로 형성될 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 채널 구조체(CH)는 단일 스택(single stack)으로 형성될 수 있다.
채널 구조체(CH)는 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트 라인 컨택일 수 있고, 제2 메탈층(360c)은 비트 라인일 수 있다. 몇몇 실시예에서, 비트 라인(360c)은 제2 기판(310)의 상면에 평행한 일 방향(예를 들어, 제2 방향(Y))을 따라 연장될 수 있다. 몇몇 실시예에서, 비트 라인(360c)은 주변 회로 영역(PERI)에서 페이지 버퍼를 제공하는 제5 회로 소자(230b)와 전기적으로 연결될 수 있다.
채널 구조체(CH)는 코어(410), 채널 패턴(420) 및 정보 저장막(430)을 포함할 수 있다.
코어(410)는 컵 형상인 채널 패턴(420)의 내부를 채우도록 형성될 수 있다. 코어(410)는 절연 물질, 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
채널 패턴(420)은 제1 방향(Z)으로 연장될 수 있다. 채널 패턴(420)은 컵(cup) 형상인 것으로 도시되었으나, 이는 예시적인 것일 뿐이며, 채널 패턴(420)은 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다. 채널 패턴(420)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
정보 저장막(430)은 채널 패턴(420)과 워드 라인들 사이에 개재될 수 있다. 예를 들어, 정보 저장막(430)은 채널 패턴(420)의 측면을 따라 연장될 수 있다.
몇몇 실시예에서, 정보 저장막(430)은 다중막으로 형성될 수 있다. 예를 들어, 정보 저장막(430)은 채널 패턴(420) 상에 차례로 적층되는 터널 절연층(431), 전하 저장층(432) 및 배리어층(433)을 포함할 수 있다. 터널 절연층(431)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장층(432)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 배리어층(433)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질을 포함할 수 있다.
공통 소스 라인(320)은 채널 구조체(CH)의 채널 패턴(420)과 접속되도록 형성될 수 있다.
도 6을 참조하면, 채널 패턴(420)은 공통 소스 라인(320)을 관통하여 제2 기판(310) 내에 매립될 수 있다. 공통 소스 라인(320)은 정보 저장막(430)의 일부를 관통하여 채널 패턴(420)의 측면과 접속될 수 있다. 단, 공통 소스 라인(320)의 접속 형태는 예시일 뿐, 본 발명의 기술적 사상은 이에 한정되지 않는다.
예를 들어, 도 7에 도시된 것처럼, 몇몇 실시예에서, 공통 소스 라인(320)은 채널 패턴(420)의 하면과 접속될 수 있다.
공통 소스 라인(320)의 적어도 일부는 제2 기판(310) 내에 매립될 수 있다. 공통 소스 라인(320)은 예를 들어, 제2 기판(310)으로부터 선택적 에피 성장(SEG; Selective Epitaxial Growth) 공정에 의해 형성될 수 있다. 채널 패턴(420)은 정보 저장막(430)의 일부를 관통하여 공통 소스 라인(320)의 상면과 접속될 수 있다.
도 8 내지 도 15은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 예시적인 중간 단계 도면들이다. 상술한 실시예와 중복되는 설명은 간략히 하거나 생략한다.
도 8을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치를 제조하기 위하여, 플레이트 컨택 홀(510h), 제2 입출력 컨택 홀(520h), 복수의 더미 홀(530h) 및 연결 컨택 홀(540h)이 형성될 수 있다.
외부 패드 본딩 영역(PA) 상에, 제2 층간 절연막(315) 내에 배치된 플레이트 컨택 홀(510h)이 형성될 수 있다. 플레이트 컨택 홀(510h)은 제2 기판(310)과 연결될 수 있다. 플레이트 컨택 홀(510h)은 제3 방향(Z)으로 연장될 수 있다.
외부 패드 본딩 영역(PA) 상에, 제2 층간 절연막(315) 및 상부 절연막(301) 내에 배치되는 제2 입출력 컨택 홀(520h)이 형성될 수 있다. 제2 입출력 컨택 홀(520h)은 제3 방향(Z)으로 연장될 수 있다. 제2 입출력 컨택 홀(520h)은 하부 메탈(271a, 272a)과 연결될 수 있다.
외부 패드 본딩 영역(PA) 상에, 제2 층간 절연막(315) 및 상부 절연막(301) 내에 배치되는 연결 컨택 홀(540h)이 형성될 수 있다. 연결 컨택 홀(540h)은 제3 방향(Z)으로 연장될 수 있다. 연결 컨택 홀(540h)은 하부 메탈(275)과 연결될 수 있다.
워드 라인 본딩 영역(WLBA) 상에, 제2 층간 절연막(315) 및 적층 구조체(200)를 관통하는 더미 홀(530h)은 복수 개 형성될 수 있다. 더미 홀(530h)은 제3 방향(Z)으로 연장될 수 있다.
도 9를 참조하면, 제1 스페이서(511), 제2 스페이서(521), 더미 스페이서(531), 제3 스페이서(541) 및 스페이서 연결막(551)이 형성될 수 있다.
제1 스페이서(511)는 플레이트 컨택 홀(510h)의 프로파일을 따라 연장될 수 있다. 이 때, 제1 스페이서(511)는 제거되지 않은 하면을 포함할 수 있다. 제1 스페이서(511)는 플레이트 컨택 홀(510h)의 프로파일에 따라 컵(cup) 형상으로 형성될 수 있으나, 이는 예시일 뿐, 본 발명의 기술적 사상은 이에 한정되지 않는다.
제2 스페이서(521)는 제2 입출력 컨택 홀(520h)의 프로파일을 따라 연장될 수 있다. 이 때, 제2 스페이서(521)는 제거되지 않은 하면을 포함할 수 있다. 제2 스페이서(521)는 제2 입출력 컨택 홀(520h)의 프로파일에 따라 컵 형상으로 형성될 수 있으나, 이는 예시일 뿐, 본 발명의 기술적 사상은 이에 한정되지 않는다.
더미 스페이서(531)는 복수의 더미 홀(530h)의 프로파일을 따라 연장될 수 있다. 이 때, 더미 스페이서(531)는 제거되지 않은 하면을 포함할 수 있다. 더미 스페이서(531)는 더미 홀(530h)의 프로파일에 따라 컵 형상으로 형성될 수 있으나, 이는 예시일 뿐, 본 발명의 기술적 사상은 이에 한정되지 않는다.
제3 스페이서(541)는 연결 컨택 홀(540h)의 프로파일을 따라 연장될 수 있다. 이 때, 제3 스페이서(541)는 제거되지 않은 하면을 포함할 수 있다. 제3 스페이서(541)는 연결 컨택 홀(540h)의 프로파일에 따라 컵 형상으로 형성될 수 있으나, 이는 예시일 뿐, 본 발명의 기술적 사상은 이에 한정되지 않는다.
스페이서 연결막(551)은 제2 층간 절연막(315) 상에 형성될 수 있다. 스페이서 연결막(551)은 제1 스페이서(511), 제2 스페이서(521), 더미 스페이서(531) 및 제3 스페이서(541)를 연결할 수 있다. 제1 스페이서(511), 제2 스페이서(521), 더미 스페이서(531), 제3 스페이서(541) 및 스페이서 연결막(551)은 일체로서, 동시에 형성될 수 있다.
도 10을 참조하면, 외부 패드 본딩 영역(PA)을 노출시키기 위한 마스크층(600)이 형성될 수 있다.
구체적으로, 마스크층(600)은 제1 마스크층(610) 및 제2 마스크층(620)을 포함할 수 있다.
제1 마스크층(610)은 스페이서 연결막(551) 상에 형성될 수 있다. 제1 마스크층(610)은 비트 라인 본딩 영역(BLBA), 워드 라인 본딩 영역(WLBA) 및 외부 패드 본딩 영역(PA)에 걸쳐 배치될 수 있다.
제1 마스크층(610)은 플레이트 컨택 홀(510h), 제2 입출력 컨택 홀(520h), 더미 홀(530h), 연결 컨택 홀(540h)의 입구를 막을 수 있다. 제1 마스크층(610)은 예를 들어, 비정질 탄소 박막(Amorphous Carbon Layer)일 수 있다. 제1 마스크층(610)은 플레이트 컨택 홀(510h), 제2 입출력 컨택 홀(520h), 더미 홀(530h) 및 연결 컨택 홀(540h)의 내부로 침투되지 않을 수 있다.
제2 마스크층(620)은 제1 마스크층(610) 상에 형성될 수 있다. 제2 마스크층(620)은 비트 라인 본딩 영역(BLBA), 워드 라인 본딩 영역(WLBA)에 걸쳐 배치될 수 있다. 따라서, 제2 마스크층(620)은 외부 패드 본딩 영역(PA) 상에 배치된 제1 마스크층(610)을 노출시킬 수 있다.
도 10 및 도 11을 참조하면, 제2 마스크층(620)에 의해 노출된 제1 마스크층(610)을 식각하기 위한 1차 식각 공정(S10)이 진행될 수 있다.
1차 식각 공정(S10)을 통해, 제2 마스크층(620)과, 외부 패드 본딩 영역(PA) 상에 배치된 제1 마스크층(610)이 제거될 수 있다.
이에 따라, 일부가 제거된 제1 마스크층(610_1)은 비트 라인 본딩 영역(BLBA) 및 워드 라인 본딩 영역(WLBA)에 걸쳐 배치될 수 있다. 일부가 제거된 제1 마스크층(610_1)은 외부 패드 본딩 영역(PA) 상에 배치된 플레이트 컨택 홀(510h), 제2 입출력 컨택 홀(520h) 및 연결 컨택 홀(540h)을 노출시킬 수 있다. 즉, 일부가 제거된 제1 마스크층(610_1)에 의해 제1 스페이서(511)의 하면과, 제2 스페이서(521)의 하면과, 제3 스페이서(541)의 하면이 노출될 수 있다.
도 11 및 도 12를 참조하면, 일부가 제거된 제1 마스크층(610_1)에 의해 노출된 외부 패드 본딩 영역(PA)을 식각하기 위한 2차 식각 공정(S20)이 진행될 수 있다.
구체적으로, 2차 식각 공정(S20)에 의해, 플레이트 컨택 홀(510h)의 제1 스페이서(511)의 하면과, 제2 입출력 컨택 홀(520h)의 제2 스페이서(521)의 하면과, 연결 컨택 홀(540h)의 제3 스페이서(541)의 하면이 제거될 수 있다. 이에 따라, 플레이트 컨택 홀(510h)은 제2 기판(310)과 연결될 수 있다. 제2 입출력 컨택 홀(520h)은 하부 메탈(271a, 272a)과 연결될 수 있다. 연결 컨택 홀(540h)은 하부 메탈(275)과 연결될 수 있다.
또한, 2차 식각 공정(S20)에 의해, 외부 패드 본딩 영역(PA) 상의, 제1 스페이서(511)의 일부, 제2 스페이서(521)의 일부, 제3 스페이서(541)의 일부, 스페이서 연결막(551) 및 제2 층간 절연막(315)의 일부가 제거될 수 있다. 이에 따라, 플레이트 컨택 홀(510h), 제2 입출력 컨택 홀(520h) 및 연결 컨택 홀(540h)의 상면은 더미 홀(530h)의 상면보다 낮아질 수 있다.
도 13을 참조하면, 플레이트 컨택 홀(510h), 제2 입출력 컨택 홀(520h), 더미 홀(530h) 및 연결 컨택 홀(540h)의 내부를 각각 채우는 제1 도전 코어 패턴(512), 제2 도전 코어 패턴(522), 더미 도전 코어 패턴(532) 및 제3 도전 코어 패턴(542)이 형성될 수 있다.
제1 도전 코어 패턴(512), 제2 도전 코어 패턴(522), 더미 도전 코어 패턴(532) 및 제3 도전 코어 패턴(542)은 같은 공정에 의하여 동시에 형성될 수 있다.
제1 도전 코어 패턴(512), 제2 도전 코어 패턴(522), 더미 도전 코어 패턴(532) 및 제3 도전 코어 패턴(542)은 도전성 물질을 포함할 수 있고, 예를 들어 텅스텐을 포함할 수 있다. 단, 이는 예시일 뿐, 본 발명의 기술적 사상은 이에 한정되지 않는다.
도 14를 참조하면, 스페이서 연결막(551)이 제거될 수 있다.
예를 들어, 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(CMP; Chemical Mechanical Polishing) 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다.
참고적으로, 도 15는 도 14와 동일한 단계를 도시한 예시적인 중간 단계 도면이다.
도 15를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서 채널 구조체(CH)는 단일 스택(single stack)으로 형성될 수 있다. 즉, 본 발명의 기술적 사상은 채널 구조체(CH)를 멀티 스택(multi stack)으로 한정하지 않는다.
도 16는 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 개략적인 블록도이다. 도 17는 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 개략적인 사시도이다. 도 18 및 도 19은 도 17의 I-I를 따라서 절단한 다양한 개략적인 단면도들이다. 설명의 편의를 위해 도 1 내지 도 15을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 16를 참조하면, 몇몇 실시예에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)들을 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)들을 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치(예를 들어, NAND 플래쉬 메모리 장치)일 수 있으며, 예를 들어, 도 1 내지 도 5를 이용하여 상술한 반도체 메모리 장치일 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 몇몇 실시예에서, 전자 시스템(1000)은 복수의 반도체 장치(1100)들을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치(1100)들을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 액세스 할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 17를 참조하면, 몇몇 실시예에 따른 전자 시스템은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 메인 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 메인 컨트롤러 (2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 메인 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
메인 컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 메인 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄 회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 16의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 메모리 블록들(3210) 및 채널 구조체들(3220)을 포함할 수 있다. 메모리 블록들(3210)은 도 2의 메모리 블록에 해당할 수 있고, 채널 구조체들(3220)은 도 2의 채널 구조체(CH)에 해당할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 5를 이용하여 상술한 반도체 메모리 장치를 포함할 수 있다.
몇몇 실시예에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 몇몇 실시예에서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
몇몇 실시예에서, 메인 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 몇몇 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 메인 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 메인 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 18을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄 회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(도 15의 2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해, 도 17과 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 반도체 기판(3010)은 도 2의 제1 기판(100)에 해당할 수 있다. 제1 구조물(3100)은 도 2의 주변 회로 영역(PERI)에 해당할 수 있고, 제2 구조물(3200)은 도 2의 셀 영역(CELL)에 해당할 수 있다.
예를 들어, 제2 구조물(3200)은 제2 기판(310), 복수의 워드 라인들, 채널 구조체(CH) 및 복수의 셀 컨택 플러그들(340)을 포함할 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)과 전기적으로 연결되는 입출력 패드(도 15의 2210)를 더 포함할 수 있다.
도 19을 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200) 각각은 웨이퍼 본딩 방식으로 접합된 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 예를 들어, 제1 구조물(3100)은 도 2의 주변 회로 영역(PERI)에 해당할 수 있고, 제2 구조물(3200)은 도 2의 셀 영역(CELL)에 해당할 수 있다.
도 18 및 도 19의 반도체 칩들(2200)은 본딩 와이어 형태의 연결 구조물들(도 17의 2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 몇몇 실시예에서, 도 18 및 도 19의 반도체 칩들(2200)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
CELL: 셀 영역 PERI: 주변 회로 영역
BLBA: 비트 라인 본딩 영역 WLBA: 워드 라인 본딩 영역
PA: 외부 패드 본딩 영역 310: 제2 기판
510: 플레이트 컨택 플러그 511: 제1 스페이서
512: 제1 도전 코어 패턴 520: 제2 입출력 컨택 플러그
521: 제2 스페이서 522: 제2 도전 코어 패턴
530: 더미 도전 구조체 531: 더미 코어 스페이서
532: 더미 도전 코어 패턴 540: 연결 컨택 플러그
541: 제3 스페이서 542: 제3 도전 코어 패턴

Claims (10)

  1. 제1 영역 및 제2 영역을 포함하는 제1 기판;
    상기 제1 기판의 제1 영역 상에 배치되고, 복수의 워드 라인을 포함하는 적층 구조체;
    상기 적층 구조체를 덮는 층간 절연막;
    상기 층간 절연막 및 상기 적층 구조체 내에 배치되고, 상기 제1 기판까지 연장된 더미 도전 구조체;
    상기 층간 절연막 내에 배치되고, 상기 제1 기판의 제2 영역과 연결되는 플레이트 컨택 플러그를 포함하고,
    상기 적층 구조체는 상기 제1 기판의 상기 제2 영역 상에 비배치되고,
    상기 제1 기판의 상면을 기준으로, 상기 더미 도전 구조체의 상면의 높이는 상기 플레이트 컨택 플러그의 상면의 높이보다 큰 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 더미 도전 구조체는 더미 도전 코어 패턴과, 상기 더미 도전 코어 패턴의 측면을 따라 연장되는 더미 스페이서를 포함하는 반도체 메모리 장치.
  3. 제1 항에 있어서,
    상기 플레이트 컨택 플러그는 제1 도전 코어 패턴과, 상기 제1 도전 코어 패턴의 측면을 따라 연장되는 제1 스페이서를 포함하고,
    상기 제1 도전 코어 패턴은 상기 제1 기판과 연결된 반도체 메모리 장치.
  4. 제1 항에 있어서,
    제2 기판과,
    상기 제2 기판 상의 주변 회로 및 상기 주변 회로와 연결된 메탈층과,
    상기 층간 절연막 내에 배치되고, 상기 메탈층과 연결된 연결 컨택 플러그를 더 포함하는 반도체 메모리 장치.
  5. 제4 항에 있어서,
    상기 연결 컨택 플러그는 상기 메탈층과 연결된 제1 도전 코어 패턴과, 상기 제1 도전 코어 패턴의 측면을 따라 연장되는 제1 스페이서를 포함하고,
    상기 플레이트 컨택 플러그는 제2 도전 코어 패턴과, 상기 제2 도전 코어 패턴의 측면을 따라 연장되는 제2 스페이서를 포함하고,
    상기 더미 도전 구조체는 더미 도전 코어 패턴과, 상기 더미 도전 코어 패턴의 측면을 따라 연장되는 더미 스페이서를 포함하고,
    상기 제1 스페이서, 상기 제2 스페이서 및 상기 더미 스페이서는 동일한 절연물질을 포함하는 반도체 메모리 장치.
  6. 제1 영역 및 제2 영역을 포함하는 제1 기판;
    상기 제1 기판의 제1 영역 상에 배치되고, 복수의 워드 라인을 포함하는 적층 구조체;
    상기 적층 구조체를 덮는 층간 절연막;
    상기 층간 절연막 및 상기 적층 구조체 내에 배치되고, 상기 제1 기판까지 연장된 더미 도전 구조체;
    상기 층간 절연막 내에 배치되고, 상기 제1 기판의 제2 영역과 연결되는 플레이트 컨택 플러그를 포함하고,
    상기 적층 구조체는 상기 제1 기판의 상기 제2 영역 상에 비배치되고,
    상기 제1 기판의 상면을 기준으로, 상기 더미 도전 구조체의 상면의 높이는 상기 플레이트 컨택 플러그의 상면의 높이와 상이하고,
    상기 플레이트 컨택 플러그는 제1 도전 코어 패턴과, 상기 제1 도전 코어 패턴의 측면을 따라 연장되는 제1 스페이서를 포함하는 반도체 메모리 장치.
  7. 제6 항에 있어서,
    제2 기판과,
    상기 제2 기판 상의 주변 회로 및 상기 주변 회로와 연결된 메탈층과,
    상기 층간 절연막 내에 배치되고, 상기 메탈층과 연결된 연결 컨택 플러그를 더 포함하는 반도체 메모리 장치.
  8. 제7 항에 있어서,
    상기 주변 회로 및 상기 메탈층은 상기 제1 기판 및 상기 제2 기판 사이에 배치되는 반도체 메모리 장치.
  9. 제7 항에 있어서,
    상기 적층 구조체는 상기 제1 기판과 상기 제2 기판 사이에 배치되는 반도체 메모리 장치.
  10. 메인 기판;
    상기 메인 기판 상에 배치되는 반도체 메모리 장치; 및
    상기 메인 기판 상에, 상기 반도체 메모리 장치와 전기적으로 연결되는 컨트롤러를 포함하되,
    상기 반도체 메모리 장치는,
    제1 영역 및 제2 영역을 포함하는 제1 기판과,
    상기 제1 기판의 제1 영역 상에 배치되고, 복수의 워드 라인을 포함하는 적층 구조체와,
    상기 적층 구조체를 덮는 층간 절연막과,
    상기 층간 절연막 및 상기 적층 구조체 내에 배치되고, 상기 제1 기판까지 연장된 더미 도전 구조체와,
    상기 층간 절연막 내에 배치되고, 상기 제1 기판의 제2 영역과 연결되는 플레이트 컨택 플러그를 포함하고,
    상기 적층 구조체는 상기 제1 기판의 상기 제2 영역 상에 비배치되고,
    상기 제1 기판의 상면을 기준으로, 상기 더미 도전 구조체의 상면의 높이는 상기 플레이트 컨택 플러그의 상면의 높이보다 큰 전자 시스템.
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