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KR20130046339A - 자기 정렬 콘택 형성 기술을 이용한 집적 회로 장치의 제조 방법 - Google Patents

자기 정렬 콘택 형성 기술을 이용한 집적 회로 장치의 제조 방법 Download PDF

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KR20130046339A
KR20130046339A KR1020120062761A KR20120062761A KR20130046339A KR 20130046339 A KR20130046339 A KR 20130046339A KR 1020120062761 A KR1020120062761 A KR 1020120062761A KR 20120062761 A KR20120062761 A KR 20120062761A KR 20130046339 A KR20130046339 A KR 20130046339A
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gate electrode
opening
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substrate
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강홍성
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삼성전자주식회사
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Abstract

자기 정렬 콘택 형성 기술을 이용한 집적 회로 장치의 제조 방법이 제공된다. 상기 집적 회로 장치의 제조 방법은 기판 상에 나란한 위치에 제1 및 제2 게이트 전극을 형성하고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 측벽 상에 각각 제1 및 제2 측벽 스페이서를 형성하는 것을 포함한다. 상기 제1 및 제2 게이트 전극은 제1 물질의 제1 절연막으로 덮힌다. 제2 물질의 제2 절연막이 상기 제1 절연막 상에 형성된다. 상기 제2 절연막은 그 내부에 하부의 상기 제1 절연막의 제1 영역을 노출하는 제1 개구부를 정의하도록 패터닝된다.

Description

자기 정렬 콘택 형성 기술을 이용한 집적 회로 장치의 제조 방법{METHODS OF FORMING INTEGRATED CIRCUIT DEVICES USING SELF-ALIGNED CONTACT FORMATION TECHNIQUES}
본 발명은 자기 정렬 콘택 형성 기술을 이용한 집적 회로 장치의 제조 방법에 관한 것이다.
고집적 회로를 형성하기 위한 기술은 종종 감소된 측면 치수(lateral dimension)를 갖는 회로 형태를 정의하는 포토리소그래피적으로 정의된 패터닝 공정을 활용한다. 그러나, 포토리소그래피 정렬과 관련된 한계(tolerance)가 반드시 현재 집적 회로 장치의 측면 치수에서의 지속적인 감소에 따라 스케일 다운되는 것은 아니기 때문에, 백-엔드 공정(back-end processing) 동안 콘택홀의 형성은 집적 회로 장치가 구현된 칩이 테스트될 때, 허용될 수 없는 높은 불량율 및 낮은 수율을 초래한다. 특히, 상대적으로 높은 종횡비(aspect ratio)의 콘택홀을 형성하는 것이 필요한 제조 공정에서는 더욱 그렇다. 당업계에 이미 숙지되었듯이, 포토리소그래피 정렬에 있어서 미소한 오차는 다층 배선(multi-level wiring)을 포함하는, 상대적으로 깊은 콘택홀에서의 전기적 배선(interconnect)과 주위 액티브 및 패시브 장치 구조사이에서 전기적 단락(short)의 원인이 될 수 있다.
자기 정렬 특성을 갖는 콘택 형성 기술의 한 예가 "콘택 분리를 향상시키는 콘택홀 스페이서를 이용한 집적 회로 장치 형성 방법"이란 명칭의 미국 특허 제7,875,551호 에 개시되어 있다. 자기 정렬 특성을 갖는 콘택 형성 기술의 다른 예는 "반도체 집적 회로 장치에서 자기 정렬 콘택 구조 형성 방법"이란 명칭으로 미국특허 제6,881,859호에 개시되어 있다.
본 발명이 해결하고자 하는 과제는, 콘택 형성시 미스 얼라인먼트로 인한 전기적 단락을 감소시키고 공정 마진을 증가시킬 수 있는 자기 정렬 콘택 형성 기술을 이용한 집적 회로 장치의 제조 방법에 대한 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 집적 회로 장치의 제조 방법의 일 태양은 기판 상에 나란하게 제1 및 제2 게이트 전극을 형성하고, 상기 제1 및 제2 게이트 전극의 측벽 상에 각각 제1 및 제2 측벽 스페이서를 형성하고, 제1 물질의 제1 절연막으로 상기 제1 및 제2 게이트 전극을 덮고, 상기 제1 절연막 상에 제2 물질의 제2 절연막을 형성하고, 상기 제2 절연막 내에 상기 제1 절연막의 제1 영역을 노출하는 제1 개구부를 정의하도록 상기 제2 절연막을 패터닝하고, 식각 마스크로 상기 제2 절연막을 사용하여, 상기 제1 절연막 내에 상기 기판의 제1 영역, 상기 제1 게이트 전극 상의 제1 측벽 스페이서 및 상기 제2 게이트 전극 상의 제2 측벽 스페이서를 노출하는 제2 개구부를 정의하도록 상기 제1 절연막의 상기 제1 영역을 선택적으로 식각하고, 상기 제1 및 제2 개구부의 측벽, 제1 및 제2 측벽 스페이서 및 상기 기판의 노출된 상기 제1 영역을 상기 제2 물질을 포함하는 절연 보호막으로 라이닝하고, 상기 기판의 상기 제1 영역이 노출되도록 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이로부터 상기 절연 보호막의 일부를 제거하고, 상기 제2 개구부 및 상기 제1 개구부의 적어도 일부를 도전성 물질로 채우는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 집적 회로 장치의 제조 방법의 다른 태양은 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극의 양 측벽상에 측벽 스페이서를 형성하고, 제1 물질의 제1 절연막으로 상기 게이트 전극을 덮고, 상기 제1 절연막 상에 제2 물질의 제2 절연막을 형성하고, 상기 제2 절연막 내에 상기 제1 절연막의 제1 영역을 노출하는 제1 개구부가 정의되도록 상기 제2 절연막을 패터닝하고, 상기 패턴된 제2 절연막을 식각 마스크로, 상기 제1 절연막 내에 상기 게이트 전극의 상면을 노출하는 제2 개구부가 정의되도록 상기 제1 절연막의 상기 제1 영역을 선택적으로 식각하고, 상기 제1 및 제2 개구부의 측멱 및 상기 게이트 전극의 상면을 상기 제2 물질을 포함하는 절연 보호막으로 라이닝하고, 상기 게이트 전극의 상면이 노출되도록 제2 개구부 내의 상기 절연 보호막의 일부를 제거하고, 상기 제2 개구부 및 상기 제1 개구부의 적어도 일부를 상기 게이트 전극의 상면과 접하는 도전성 물질로 채우는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a 내지 도 1h는 본 발명의 실시예 들에 따른 집적 회로 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 ""직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below 또는 beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1a 내지 도 1h를 참조하면, 본 발명의 실시예 들에 따른 집적 회로 장치 형성 방법들은 여기서 설명되는 자기 정렬 콘택 형성 기술을 이용한다. 도 1에 도시된 바와 같이, 본 실시예들에 따른 방법들은 집적 회로 기판(10) 상에 서로 나란하게 다수의 게이트 전극(14)을 형성하는 것을 포함한다. 게이트 전극(14)은 금속-산화물-반도체(MOS) 제조 기술에 적합한 절연된 게이트 전극(insulated gate electrode)일 수 있으며, 예를 들어, 게이트 절연막, 상기 게이트 절연막 상의 도전성 게이트(예, 폴리실리콘 게이트) 및 상기 도전성 게이트 상의 실리사이드 콘택층을 포함할 수 있다. 집적 회로 기판(10)은 예를 들어, 반도체 기판 또는 내부에 반도체 영역을 갖는 SOI(Silicon On Insulator) 기판일 수 있다. 저농도의 상대적으로 얕은 소오스/드레인(LDD) 확산 영역(12b)은, 게이트 전극(14)을 임플란트 마스크로 이용하여 기판(10) 내에 제1 도즈(dose) 및 제1 에너지 레벨로 소오스/드레인 영역에 불순물(dopants)을 주입하여 형성할 수 있다. 예를 들어, 예시된 집적 회로 장치가 N-채널 MOS 트랜지스터인 경우, N형 소오스/드레인 영역 불순물(예, 인)이 예를 들어, 할로 임플란트 기술을 이용하여 기판(10)으로 주입될 수 있다. 이어서 예시된 바와 같이, 게이트 전극(14)의 양 측벽에 측벽 스페이서(16)(예, 질화막 스페이서)가 형성될 수 있다. 측벽 스페이서(16)는 절연 스페이서막(예, 질화막)을 컨포말하게 증착하고, 이어서 에치 백(etch-back) 공정으로 게이트 전극(14)의 상면 및 기판(10)의 상면으로부터 증착된 스페이서막의 일부를 제거하여 형성될 수 있다. 고농도의 상대적으로 깊은 소오스/드레인 확산 영역(12a)은, 게이트 전극(14)과 측벽 스페이서(16)를 임플란트 마스크로 기판(10) 내에 제2 도즈 및 제2 에너지 레벨로 소오스/드레인 영역 불순물을 주입하여 형성할 수 있다. 소오스/드레인 영역 불순물을 주입하고 이어서 주입된 불순물을 활성화하는 어닐링 공정이 수행될 수 있다.
도 1b 및 도 1c를 참조하면, 게이트 전극(14)과 측벽 스페이서(16)를 측벽 스페이서(16)에 대해 식각 선택비를 갖는 제1 물질(예, 실리콘 산화물, silicon dioxide)로 형성된 제1 절연막(20)으로 덮는다. 제1 절연막(20)은 게이트 전극(14) 상에 제1 물질을 포함하는 층을 컨포멀하게 증착한 후 화학 기계적 연마(CMP)를 수행하여 제1 절연막(20)을 형성하므로 비교적 평탄한 상면을 가질 수 있다. 이어서, 도 1c에 도시된 바와 같이, 제1 절연막(20) 상에 제2 물질(예, 실리콘 질화물)을 포함하는 제2 절연막(30)을 형성한다. 제2 물질은 후속 공정 동안 상기 제1 물질에 대해 식각 선택비를 갖는 물질에서 선택되는 것이 바람직하다.
도 1d를 참조하면, 포토레지스트 마스크(미도시)를 이용하여 포토리소그래피적으로 정의된 식각 공정을 수행하여 제2 절연막(30) 내에 다수의 제1 개구부(32a-32c)를 형성한다. 다수의 제1 개구부(32a-32c)는 각각 제1 절연막(20)의 제1 영역을 노출시킨다. 이어서, 도 1e에 도시된 바와 같이, 제1 절연막(20)의 노출된 제1 영역을 선택적으로 식각하여 제1 절연막(20) 내에 기판(10)의 제1 영역(예, 소오스/드레인 영역(12a, 12b)) 및 측벽 스페이서(16)를 노출시키는 제2 개구부(32a'-32b')와 대응하는 게이트 전극(14)의 상면을 노출시키는 제2 개구부(32b'-32c')를 형성한다. 이러한 선택적 식각 공정은 식각 마스크로 패턴된 제2 절연막(30)을 사용한다.
이어서, 도 1f에 도시된 바와 같이, 제1 및 제2 개구부(32a-32c, 32a'-32c')의 측벽, 측벽 스페이서(16), 기판(10)의 노출된 영역 및 게이트 전극(14)의 노출된 상면을 제2 물질의 절연 보호막(40)으로 라이닝(lining)한다. 이어서, 도 1g에 도시된 바와 같이, 절연 보호막(40)의 일부를 선택적으로 제거하여 기판(10)의 일부 및 게이트 전극(14)의 상면의 일부를 노출시키고, 제2 개구부(32a'-32c')내에 자기 정렬 측벽 스페이서(40')를 형성한다. 이어서, 도 1h에 도시된 바와 같이, 제2 개구부(32a'-32c')는 도전성 물질(예, 금속)으로 채우고 평탄화하여 각각 배선(interconnects)(50a-50c)를 형성한다. 전기적 배선(50a-50c)은 측벽 스페이서(40')의 존재로 인해 증가된 수율을 제공한다. 자기 정렬 측벽 스페이서(40')는 기판(10)에 인접하여 측면으로 제거된 구조들 사이에 추가적인 전기적 분리도를 제공함으로써 개구부(32a-32c, 32a'-32c')를 형성하는 과정에서 포토리소그래피 정렬에 있어서의 오차를 보상할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 20: 제1 절연막
30: 제2 절연막 40: 절연 보호막
32a-32c: 제1 개구부 32a'-32c' 제2 개구부
40': 자기 정렬 측벽 스페이서

Claims (12)

  1. 기판 상에 나란하게 제1 및 제2 게이트 전극을 형성하고,
    상기 제1 및 제2 게이트 전극의 측벽 상에 각각 제1 및 제2 측벽 스페이서를 형성하고,
    제1 물질의 제1 절연막으로 상기 제1 및 제2 게이트 전극을 덮고,
    상기 제1 절연막 상에 제2 물질의 제2 절연막을 형성하고,
    상기 제2 절연막 내에 상기 제1 절연막의 제1 영역을 노출하는 제1 개구부를 정의하도록 상기 제2 절연막을 패터닝하고,
    식각 마스크로 상기 제2 절연막을 사용하여, 상기 제1 절연막 내에 상기 기판의 제1 영역, 상기 제1 게이트 전극 상의 제1 측벽 스페이서 및 상기 제2 게이트 전극 상의 제2 측벽 스페이서를 노출하는 제2 개구부를 정의하도록 상기 제1 절연막의 상기 제1 영역을 선택적으로 식각하고,
    상기 제1 및 제2 개구부의 측벽, 제1 및 제2 측벽 스페이서 및 상기 기판의 노출된 상기 제1 영역을 상기 제2 물질을 포함하는 절연 보호막으로 라이닝하고,
    상기 기판의 상기 제1 영역이 노출되도록 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이로부터 상기 절연 보호막의 일부를 제거하고,
    상기 제2 개구부 및 상기 제1 개구부의 적어도 일부를 도전성 물질로 채우는 것을 포함하는 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 절연막의 상기 제1 영역을 선택적으로 식각하는 것은 상기 제1 절연막 내에 상기 제2 게이트 전극의 상면을 노출하는 제2 개구부가 정의되도록 상기 제1 절연막의 상기 제1 영역을 식각하는 것을 포함하고,
    상기 라이닝하는 것은 상기 노출된 제2 게이트 전극의 상면 상에 상기 절연 보호막을 형성하는 것을 포함하는 집적 회로 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제2 절연막은 실리콘 질화물을 포함하는 집적 회로 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 절연막은 실리콘 산화물을 포함하는 집적 회로 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 도전성 물질로 채우는 것은 상기 제2 개구부 및 상기 제1 개구부를 상기 기판의 상기 제1 영역과 접하는 금속 배선으로 채우는 것을 포함하는 집적 회로 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 및 제2 게이트 전극 사이에 기판 내에 소오스/드레인 확산 영역을 형성하고,
    상기 도전성 물질로 채우는 것은 상기 제1 개구부 및 상기 제2 개구부를 상기 소오스/드레인 확산 영역과 접하는 금속 배선으로 채우는 것을 더 포함하는 집적 회로 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 및 제2 측벽 스페이서를 형성하는 것은 상기 제1 및 제2 게이트 전극을 임플란트 마스크로 상기 기판 내로 제1 소오스 및 드레인 영역 불순물을 주입한 후에 수행되고, 상기 제1 및 제2 게이트 전극을 덮는 것은 상기 제1 및 제2 게이트 전극과 상기 제1 및 제2 측벽 스페이서를 임플란트 마스크로 상기 기판 내에 제2 소오스/드레인 영역 불순물을 주입한 후에 수행되는 집적 회로 장치의 제조 방법.
  8. 기판 상에 게이트 전극을 형성하고,
    상기 게이트 전극의 양 측벽상에 측벽 스페이서를 형성하고,
    제1 물질의 제1 절연막으로 상기 게이트 전극을 덮고,
    상기 제1 절연막 상에 제2 물질의 제2 절연막을 형성하고,
    상기 제2 절연막 내에 상기 제1 절연막의 제1 영역을 노출하는 제1 개구부가 정의되도록 상기 제2 절연막을 패터닝하고,
    상기 패턴된 제2 절연막을 식각 마스크로, 상기 제1 절연막 내에 상기 게이트 전극의 상면을 노출하는 제2 개구부가 정의되도록 상기 제1 절연막의 상기 제1 영역을 선택적으로 식각하고,
    상기 제1 및 제2 개구부의 측멱 및 상기 게이트 전극의 상면을 상기 제2 물질을 포함하는 절연 보호막으로 라이닝하고,
    상기 게이트 전극의 상면이 노출되도록 제2 개구부 내의 상기 절연 보호막의 일부를 제거하고,
    상기 제2 개구부 및 상기 제1 개구부의 적어도 일부를 상기 게이트 전극의 상면과 접하는 도전성 물질로 채우는 것을 포함하는 집적 회로 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 절연 보호막의 일부를 제거하는 것은,
    상기 제2 절연막 내에 상기 제1 개구부의 측벽 상에 보호 스페이서를 형성하기 위해 상기 절연 보호막을 식각하는 것을 포함하는 집적 회로 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 물질은 실리콘 산화물(silicon dioxide)을 포함하고, 상기 제2 물질은 실리콘 질화물을 포함하는 집적 회로 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 도전성 물질로 채우는 것은 상기 제2 개구부 및 상기 제1 개구부를 상기 게이트 전극의 상면과 접하는 금속 배선으로 채우는 것을 포함하는 집적 회로 장치의 제조 방법.
  12. 제8항에 있어서,
    상기 측벽 스페이서를 형성하는 것은 상기 게이트 전극을 임플란트 마스크로 상기 기판 내에 제1 소오스 및 드레인 영역 불순물을 주입한 후에 수행되고,
    상기 게이트 전극을 덮는 것은 상기 게이트 전극과 상기 측벽 스페이서를 임플란트 마스크로 상기 기판 내에 제2 소오스 및 드레인 영역 불순물을 주입한 후에 수행되는 집적 회로 장치의 제조 방법.
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