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CN111508843B - 半导体器件及其形成方法 - Google Patents

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CN111508843B CN201910097625.7A CN201910097625A CN111508843B CN 111508843 B CN111508843 B CN 111508843B CN 201910097625 A CN201910097625 A CN 201910097625A CN 111508843 B CN111508843 B CN 111508843B
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Abstract

一种半导体器件及其形成方法，方法包括：提供基底；在所述基底内形成第一阱区和第二阱区，第二阱区位于第一阱区内，所述第一阱区和第二阱区的导电类型相反；在所述基底上形成第一栅极结构和第二栅极结构，所述栅极结构位于部分第二阱区表面和部分第一阱区表面，所述第二栅极结构位于第一阱区表面，所述第二栅极结构与栅极结构之间具有第一开口；在所述第一开口内形成侧墙层，所述侧墙层覆盖第一开口底部和侧墙；在所述基底上形成介质层，所述介质层覆盖第一栅极结构、第二栅极结构和侧墙层；在所述介质层内形成悬浮插塞，所述悬浮插塞位于侧墙层和第二栅极结构上。所述方法提高了半导体器件的性能。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
功率半导体器件广泛应用于开关电源、汽车电子、工业控制、无线通信、电机控制等众多领域，功率半导体器件的两个必须指标是高击穿电压和低导通电阻。横向扩散金属氧化物半导体晶体管(Laterally Diffused Metal Oxide Semiconductor，LDMOS)是一种功率MOS器件，主要应用于功率集成电路。
一种非对称LDMOS的结构包括：位于基底内的第一阱区和第二阱区，第一阱区和第二阱区的导电离子类型不同；位于第一阱区和第二阱区上的栅极结构；分别位于栅极结构两侧基底内的源端掺杂层和漏端掺杂层，漏端掺杂层位于第一阱区内，源端掺杂层位于第二阱区内，源端掺杂层和漏端掺杂层内具有源漏离子，源漏离子导电类型与第一阱区阱离子导电类型相同，其中栅极结构覆盖的第二阱区为沟道区，漏端掺杂层与沟道区之间的第一阱区为LDMOS的漂移区。漂移区用于改变LDMOS的电场分布，提高LDMOS的击穿电压，但如果器件结构进一步缩小，其对击穿电压的提高作用不明显。因此随着半导体器件尺寸的缩小，提出了横向扩散增强金属氧化物半导体(Laterally Diffused Enhance Metal OxideSemiconductor，LDEMOS)晶体管结构，LDEMOS采用在栅极结构和漏端掺杂层上的介质层内形成悬浮插塞，对所述悬浮插塞通电，在悬浮插塞底部的基底内形成耗尽层，提高LDEMOS的击穿电压。
然而，现有技术形成的LDEMOS器件的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：提供基底；在所述基底内形成第一阱区和第二阱区，第二阱区位于第一阱区内，所述第一阱区和第二阱区的导电类型相反；在所述基底上形成第一栅极结构和第二栅极结构，所述栅极结构位于部分第二阱区表面和部分第一阱区表面，所述第二栅极结构位于第一阱区表面，所述第二栅极结构与栅极结构之间具有第一开口；在所述第一开口内形成侧墙层，所述侧墙层覆盖第一开口底部和侧墙；在所述基底上形成介质层，所述介质层覆盖第一栅极结构、第二栅极结构和侧墙层；在所述介质层内形成悬浮插塞，所述悬浮插塞位于侧墙层和第二栅极结构上。
可选的，还包括：在第二栅极结构侧壁形成第一侧墙；在栅极结构侧壁形成第二侧墙，所述侧墙层由第一侧墙和第二侧墙组成。
可选的，所述第二栅极结构与第一栅极结构之间的距离小于等于第一侧墙和第二侧墙的厚度和。
可选的，所述第二栅极结构与第一栅极结构之间的距离的范围为150nm～300nm。
可选的，所述第一侧墙与第二侧墙厚度相等，所述第一侧墙的厚度为小于等于1500埃。
可选的，形成所述第一侧墙的过程中，形成所述第二侧墙。
可选的，所述第一侧墙、第二侧墙和侧墙层的形成方法包括：在所述基底上形成侧墙材料层，所述侧墙材料层覆盖第一栅极结构和第二栅极结构；回刻蚀所述侧墙材料层，在所述第一栅极结构侧壁形成第二侧墙，在所述第二栅极结构侧壁形成第一侧墙，同时在第一开口内形成所述侧墙层。
可选的，所述悬浮插塞位于第一开口内的侧墙层上。
可选的，还包括：在所述第一栅极结构、第二栅极结构、第一侧墙和第二侧墙两侧的基底内形成源掺杂层和漏掺杂层，所述源掺杂层位于第二阱区内，所述漏掺杂层位于第一阱区内，所述源掺杂层和漏掺杂层的导电类型与第一阱区导电类型相同。
可选的，在所述介质层内形成源插塞和漏插塞，所述源插塞与源掺杂层电连接，所述漏插塞与漏掺杂层电连接。
可选的，所述源插塞、漏插塞和悬浮插塞的形成方法包括：在介质层表面形成第一掩膜层，所述第一掩膜层暴露出部分介质层表面；以所述第一掩膜层为掩膜，刻蚀所述介质层，在介质层内形成源插塞开口、漏插塞开口和悬浮插塞开口，所述源插塞开口暴露出部分源掺杂层，所述漏插塞开口暴露出部分漏掺杂层，所述源插塞开口暴露出部分第一开口内的第一侧墙和第二侧墙；在所述源插塞开口、漏插塞开口和悬浮插塞开口内和介质层上形成插塞材料层；平坦化所述插塞材料层，直至暴露出介质层表面，形成所述源插塞、漏插塞和悬浮插塞。
可选的，还包括：形成介质层前，形成源掺杂层和漏掺杂层后，在靠近第二栅极结构的部分第一栅极结构表面、侧墙层、第二栅极结构和第一栅极结构及漏掺杂层之间的部分基底表面形成保护层，所述保护层与漏掺杂层的距离大于等于零；形成保护层后，在所述保护层暴露出的基底表面、源掺杂层和漏掺杂层形成金属硅化物层。
可选的，所述金属硅化物层的材料包括：NiSi、CoSi或TiSi。
可选的，所述第一栅极结构包括：第一栅介质层和位于第一栅介质层上的第一栅极层。
可选的，所述第二栅极结构包括：第二栅介质层和位于第二栅介质层上的栅极层。
可选的，形成栅极结构的过程中，形成所述第二栅极结构。
可选的，在所述基底上形成第一栅极结构和第二栅极结构的方法包括：在所述基底上形成初始栅极结构膜，所述初始栅极膜结构覆盖第一阱区和第二阱区表面；在所述初始栅极膜表面形成第二掩膜层，所述第二掩膜层覆盖部分初始栅极结构膜，以所述第二掩膜层为掩膜，刻蚀所述初始栅极结构膜，形成第一栅极结构和第二栅极结构，所述第一栅极结构覆盖部分第一阱区和部分第二阱区表面，所述第二栅极结构覆盖位于第一阱区上。
可选的，所述第一阱区内具有第一离子，所述第二阱区内具有第二离子，所述第一离子和所述第二离子的导电类型相反；当所述栅极结构用于形成P型器件时，所述第一离子的导电类型为N型，所述第一离子包括磷离子、砷离子或锑离子；所述第二离子的导电类型为P型，所述第二离子包括硼离子、BF2-离子或铟离子；当所述栅极结构用于形成N型器件时，所述第一离子的导电类型为P型，所述第一离子包括硼离子、BF2-离子或铟离子；所述第二离子的导电类型为N型，所述第二离子包括磷离子、砷离子或锑离子。
可选的，所述第一阱区和第二阱区的形成方法包括：在所述基底上形成第一图形层，所述第一图形层暴露出部分基底表面；以所述第一图形层为掩膜，对所述基底进行第一离子注入，第一注入离子的注入离子为第一离子，在基底内形成第一阱区；去除所述第一图形层，在基底上形成第二图形层，所述第二图形层暴露部分第一阱区表面；以所述第二图形层为掩膜，对所述第二图形层暴露出的部分第一阱区表面进行第二离子注入，所述第二离子注入的注入离子为第二离子，在第一阱区内形成第二阱区。
相应的，本发明还提供采用上述任意一项方法所形成的半导体器件，包括：基底；位于所述基底内的第一阱区和第二阱区，第二阱区位于第一阱区内，所述第一阱区和第二阱区的导电类型相反；位于所述基底上的栅极结构和第二栅极结构，所述栅极结构覆盖部分第二阱区表面和部分第一阱区表面，所述第二栅极结构位于第一阱区表面，所述第二栅极结构与栅极结构之间具有第一开口；位于第一开口内的侧墙层；位于所述基底上形成介质层，所述介质层覆盖第二栅极结构和第一栅极结构和侧墙层；位于所述介质层内的悬浮插塞；所述悬浮插塞位于侧墙层和第二栅极结构上。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明提供的半导体器件的形成方法中，第二栅极结构用于限位第一开口，第一开口内形成侧墙层进行保护，悬浮插塞位于第二栅极结构或侧墙层上方，减少悬浮插塞与基底相连接的概率。同时，悬浮插塞只需位于第二栅极结构和侧墙层覆盖的基底上，即可减少过刻蚀的机率，因此形成悬浮插塞过程中的制程可调控范围较广，可以增大悬浮插塞与第一栅极结构之间的距离，减少悬浮插塞与第一栅极结构短接的概率。综上，提高了半导体器件的性能。
附图说明
图1是一种半导体器件的结构示意图；
图2至图7是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术的半导体器件的性能较差。
一种半导体器件，参考图1，包括：基底100；位于所述基底100内的第一阱区101和第二阱区102，所述第二阱区102位于第一阱区101内，所述第一阱区101与所述第二阱区102的导电类型相反；位于所述基底100上的栅极结构120，所述栅极结构120位于第一阱区101和第二阱区102上；位于栅极结构120侧壁的侧墙130；分别位于栅极结构120和侧墙130两侧的基底100内的源掺杂层142和漏掺杂层141，所述源掺杂层142位于第二阱区102内，所述漏掺杂层141位于第一阱区101内，所述源掺杂层142和漏掺杂层141的导电类型与第二阱区102导电类型相反；位于部分基底100表面、漏掺杂层141表面和源掺杂层142表面的金属硅化物层150；位于靠近漏掺杂层141的部分栅极结构120表面和部分栅极结构120与漏掺杂层141之间的基底100表面的保护层151；位于基底100上的介质层103，所述介质层103覆盖栅极结构120和侧墙130；位于介质层103内的源插塞162、漏插塞161和悬浮插塞170，所述源插塞162与源掺杂层表面的金属硅化物层150相连接，所述漏插塞161与漏掺杂层表面的金属硅化物层150相连接，所述悬浮插塞170位于栅极结构120与漏掺杂层141之间的侧墙130上。
上述半导体器件中，当在悬浮插塞170上施加电压时，在悬浮插塞170底部的阱区内形成耗尽区，即高阻区。栅极结构120覆盖的第二阱区102为半导体器件的沟道区，当在漏插塞上施加电压时，载流子的运动轨迹为：自漏掺杂层到达第一阱区，在第一阱区内需要绕过该空间电荷区到达沟道区，进而到达源掺杂层，从而导致半导体器件的击穿电压提高。
所述悬浮插塞的170的形成方法为在介质层103内形成悬浮插塞开口，在所述悬浮插塞开口内形成悬浮插塞。所述源插塞和漏插塞的形成方法为，为在介质层103内形成源插塞开口和漏插塞开口，分别在所述源插塞开口和所述漏插塞开口内形成源插塞和漏插塞。
为节约制程，形成源插塞开口和漏插塞开口过程中，形成悬浮插塞开口，然而源插塞开口和漏插塞开口底部具有金属硅化物层150，形成源插塞开口和漏插塞开口过程中，即使出现过刻蚀，也不会对源掺杂层142和漏掺杂层141造成损伤。但过刻蚀会使得悬浮插塞开口过深，暴露出基底100的第一阱区101表面，使得后续形成的悬浮插塞170与第一阱区101相连接，半导体器件性能不佳。
其次，悬浮插塞位于靠近漏掺杂层的侧墙上，形成悬浮插塞开口过程中，采用光刻胶图形层为掩膜，为保证形成的悬浮插塞开口的尺寸，往往光刻胶图形层内的开口大于悬浮插塞开口的实际尺寸。在过刻蚀过程中，也会导致悬浮插塞开口尺寸增大，会导致悬浮插塞开口暴露出部分栅极结构，从而导致悬浮插塞与栅极结构短接，影响半导体器件的性能。
为保证悬浮插塞不与基底和栅极结构接触，需要精确控制悬浮插塞与栅极结构上的金属硅化物的距离和悬浮插塞与第一阱区上的金属硅化物的距离，同时精确控制悬浮插塞开口的形成过程，因此生产效率较低，良率也较低。综上，半导体器件性能较差。
本发明中，在基底上形成第一栅极结构和第二栅极结构，所述第二栅极结构与第一栅极结构之间具有第一开口；在第一开口内形成侧墙层；悬浮插塞位于第二栅极结构和侧墙层上，能够减少悬浮插塞与基底和栅极结构短接的机率。所述方法提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图7是本发明一实施例中半导体器件形成过程的结构示意图。
请参考图2，提供基底200。
本实施例中，所述基底200为平面式半导体衬底。
其他实施例中，所述基底包括半导体衬底和位于半导体衬底上的鳍部。
本实施例中，所述半导体衬底的材料为单晶硅。所述半导体衬底还可以是多晶硅或非晶硅。所述半导体衬底的材料还可以为锗、锗化硅、砷化镓等半导体材料。
在所述基底200内形成第一阱区201和第二阱区202，第二阱区202位于第一阱区201内，所述第一阱区201和第二阱区202的导电类型相反。
所述第一阱区201内具有第一离子，所述第二阱区202内具有第二离子，所述第一离子和所述第二离子的导电类型相反。
当所述半导体为P型器件时，所述第一离子的导电类型为N型，所述第一离子包括磷离子、砷离子或锑离子；所述第二离子的导电类型为P型，所述第二离子包括硼离子、BF2-离子或铟离子。
当所述半导体为N型器件时，所述第一离子的导电类型为P型，所述第一离子包括硼离子、BF2-离子或铟离子；所述第二离子的导电类型为N型，所述第二离子包括磷离子、砷离子或锑离子。
所述第一阱区201和第二阱区202的形成方法包括：在所述基底200上形成第一图形层，所述第一图形层暴露出部分基底200表面；以所述第一图形层为掩膜，对所述基底200进行第一离子注入，第一注入离子的注入离子为第一离子，在基底200内形成第一阱区；去除所述第一图形层，在基底200上形成第二图形层，所述第二图形层暴露出部分第一阱区201表面；以所述第二图形层为掩膜，对所述第二图形层暴露出的部分第一阱区201表面进行第二离子注入，所述第二离子注入的注入离子为第二离子，在第一阱区201内形成第二阱区202。
本实施例中，所述半导体为N型器件，所述第一离子为硼离子，所述第二离子为磷离子。
请参考图3，在所述基底200上形成第一栅极结构210和第二栅极结构220，所述第一栅极结构210覆盖部分第二阱区202表面和部分第一阱区201表面，所述第二栅极结构220位于第一阱区201表面，所述第二栅极结构220与第一栅极结构210之间具有第一开口203。
所述第一开口203为后续形成侧墙层提供空间。
所述第二栅极结构220用于定义第一开口的尺寸。
所述第二栅极结构220与第一栅极结构210之间的距离的范围为150nm～300nm。
所述第二栅极结构220与第一栅极结构210之间的距离决定了第一开口的尺寸，使得第一侧墙和第二测覆盖第一开口侧壁和底部。所述第一开口的尺寸过大，后续在第一开口内形成第一侧墙和第二侧墙后，无法覆盖第一开口底部表面，后续形成的悬浮插塞与基底相接触的机率较高；所述第一开口过小，不利于第一侧墙和第二侧墙的沉积，工艺难度高。
所述第一栅极结构210包括：第一栅介质层和位于第一栅介质层上的第一栅极层。
所述第一栅介质层覆盖部分第二阱区202表面和部分第一阱区201表面。
本实施例中，所述第一栅极结构210的第一栅介质层为氧化硅，所述第一栅极结构210的第一栅极层为多晶硅。
所述第二栅极结构220包括：第二栅介质层和位于第二栅介质层上的第二栅极层。
所述第二栅介质层覆盖部分第一阱区201表面。
本实施例中，所述第二栅介质层的材料为氧化硅，所述第二栅极层的材料为多晶硅。
本实施例中，形成第一栅极结构210的过程中，形成所述第二栅极结构220。
形成所述第一栅极结构210和第二栅极结构220的方法包括：在所述基底200上形成初始栅极结构膜(未图示)，所述初始栅极结构膜覆盖第一阱区201和第二阱区202表面；在所述初始栅极结构膜表面形成第二掩膜层(未图示)，所述第二掩膜层覆盖部分初始栅极结构膜，以所述第二掩膜层为掩膜，刻蚀所述初始栅极结构膜，形成第一栅极结构210和第二栅极结构220。
所述初始栅极结构膜包括：初始栅介质膜和位于初始栅介质膜表面的初始栅极膜。
其他实施例中，形成第一栅极结构后，形成第二栅极结构；或者形成第二栅极结构后，形成第一栅极结构。
在一实施例中，形成伪栅极结构的过程中，形成所述第二栅极结构。
请参考图4，在第一开口203内形成侧墙层，所述侧墙层覆盖第一开口203底部和侧墙。
本实施例中，还包括：在第二栅极结构220侧壁形成第一侧墙232；在第一栅极结构210侧壁形成第二侧墙231；所述侧墙层由第一侧墙232和第二侧墙231组成。
所述第一侧墙232和第二侧墙231覆盖第一开口203侧壁和底部。
所述第一侧墙232与第二侧墙231厚度相等，所述第一侧墙232的厚度为小于等于1500埃。
形成所述第一侧墙232的过程中，形成所述第二侧墙231。
所述第一侧墙232和第二侧墙231的形成方法包括：在所述基底200上形成侧墙材料层(未图示)，所述侧墙材料层覆盖第一栅极结构210和第二栅极结构220；回刻蚀所述侧墙材料层，在所述第一栅极结构210侧壁形成第二侧墙231，在所述第二栅极结构220侧壁形成第一侧墙232，同时在第一开口203内形成所述侧墙层。
形成所述侧墙材料层的工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺中的一者或多者。
所述第一侧墙232和第二侧墙231的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
本实施例中，所述第一侧墙232和第二侧墙231的材料为氮化硅。
所述第一侧墙232和第二侧墙231的材料选择氮化硅，后续形成的介质层的材料为氧化硅，在刻蚀介质层形成悬浮插塞开口的过程中，选择刻蚀氧化硅和氮化硅刻蚀选择比较大的气体，在去除介质层的基础上，减少对第一开口内的第一侧墙和第二侧墙的刻蚀，减少悬浮插塞与基底相连的概率。
请参考图5，在所述第一栅极结构210、第二栅极结构220、第一侧墙232和第二侧墙231两侧的基底200内形成源掺杂层242和漏掺杂层241，所述源掺杂层242位于第二阱区202内，所述漏掺杂层241位于第一阱区201内，所述源掺杂层242和漏掺杂层241的导电类型与第一阱区201导电类型相同。
所述源掺杂层242和漏掺杂层241的形成方法包括：在第一栅极结构210、第二栅极结构220、第一侧墙232和第二侧墙231两侧的基底200内形成源漏凹槽(未图示)；在所述源漏凹槽内分别外延形成源掺杂层242和漏掺杂层241。
所述源掺杂层242和所述漏掺杂层241内具有源漏离子，所述源漏离子的导电类型与第一离子相同。
当所述第一栅极结构210用于形成P型器件时，所述源掺杂层242和所述漏掺杂层241的材料包括硅、锗或硅锗；所述源漏离子为P型离子，所述源漏离子包括硼离子、BF2-离子或铟离子。
当所述第一栅极结构210用于形成N型器件时，所述源掺杂层242和所述漏掺杂层241的材料包括硅、砷化镓或铟镓砷；所述源漏离子为N型离子，所述源漏离子包括磷离子、砷离子或锑离子。
在所述源漏凹槽内分别外延形成源掺杂层242和所述漏掺杂层241的过程中，还包括对所述源掺杂层242和所述漏掺杂层241进行原位掺杂，在源掺杂层242和所述漏掺杂层241内掺杂源漏离子。
当在漏掺杂层上施加漏端电压时，所述漏端电压所产生的载流子类型与第一阱区201内的载流子类型相反，从而发生中和反应，使得到达栅极结构的漏端载流子数量减小，从而实现分压。在栅极结构所承受的电压一定的情况下，漏端能够承受更高的电压，从而使得半导体器件能够承受的电压增大，提高了半导体器件的性能。
形成源掺杂层242和所述漏掺杂层241后，在靠近第二栅极结构220的部分第一栅极结构210表面、侧墙层、第二栅极结构220和第一栅极结构210及漏掺杂层241之间的部分基底200表面形成保护层205，所述保护层205与漏掺杂层241的距离大于等于零；形成保护层205后，在所述保护层205暴露出的基底200表面、源掺杂层242表面和漏掺杂层241表面形成金属硅化物层204。
所述保护层205在形成金属硅化物层的过程中起保护作用。
所述保护层205的材料包括氧化硅。
所述金属硅化物层204的材料包括NiSi、CoSi或TiSi。
本实施例中，所述金属硅化物层204的材料为CoSi。
形成所述金属硅化物层204的方法包括：在基底200上形成金属层(未图示)，所述金属层覆盖第一栅极结构210和第二侧墙231以及保护层205；对所述金属层、基底和第一栅极结构进行退火处理，在所述保护层205暴露出的基底200表面、源掺杂层242表面和漏掺杂层241表面形成金属硅化物层204；形成金属硅化物层204后，采用湿法溶液，去除金属层，暴露出保护层205和未被保护层205覆盖的第二侧墙231。
请参考图6，在所述基底200上形成介质层250，所述介质层250覆盖第二栅极结构220、第一栅极结构210、第一侧墙232和第二侧墙231。
所述介质层250的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
本实施例中，所述介质层的材料为氧化硅。
继续参考图6，在介质层250内形成源插塞开口252、漏插塞开口251和悬浮插塞开口253，所述源插塞开口252暴露出部分源掺杂层242，所述漏插塞开口251暴露出部分漏掺杂层241。
所述源插塞开口252为后续形成源插塞提供空间。
所述漏插塞开口251为后续形成漏插塞提供空间。
所述悬浮插塞开口253为后续形成悬浮插塞提供空间。
本实施例中，所述源插塞开口252暴露出源掺杂层242表面的金属硅化物层204；所述漏插塞开口251暴露出漏掺杂层241表面的金属硅化物层204。
所述悬浮插塞开口253位于侧墙层、第二栅极结构220和邻近漏掺杂层241的第一侧墙232之间的基底200上。
本实施例中，所述悬浮插塞开口253暴露出部分第一开口内侧墙层，即暴露出部分第一开口内的第一侧墙和第二侧墙。
所述源插塞开口252、漏插塞开口251和悬浮插塞开口253的形成方法包括：在介质层250表面形成第一掩膜层(未图示)，所述第一掩膜层暴露出部分介质层250表面；以所述第一掩膜层为掩膜，刻蚀所述介质层250，直至暴露出源掺杂层242表面的金属硅化物层204表面和漏掺杂层241表面的金属硅化物层204表面，在介质层250内形成所述源插塞开口252、漏插塞开口251和悬浮插塞开口253。
在一实施例中，所述悬浮插塞开口253暴露出部分第二栅极结构220。
第一栅极结构210和邻近漏掺杂层241的第一侧墙232之间的基底200上具有位于第一开口203内的第一侧墙232和第二侧墙231、以及第二栅极结构220，悬浮插塞开口253暴露出位于第一开口203内的第一侧墙232和第二侧墙231、以及第二栅极结构220中的一者或多者。
第一侧墙232和第二侧墙231、以及第二栅极结构220的材料与介质层的材料不同，当发生过刻蚀时，第一开口203内的第一侧墙232和第二侧墙231、以及第二栅极结构220能起到保护作用，减少悬浮插塞开口253与基底200相连接的概率。同时，悬浮插塞开口只需位于栅极结构和漏掺杂层之间的第一侧墙、第二侧墙或第二栅极结构覆盖的基底上，即可减少过刻蚀的机率，因此形成悬浮插塞过程中的制程可调控范围较广，可以增大悬浮插塞与栅极结构之间的距离，减少悬浮插塞与栅极结构短接的概率，提高半导体器件的性能。
在一实施例中，所述介质层包括第一介质层和位于第一介质层表面的第二介质层，所述第一介质层覆盖第二栅极结构和伪栅极结构侧壁。
所述第一介质层的形成方法包括：在所述第二栅极结构、伪栅极结构、源掺杂层和漏掺杂层上形成初始第一介质层；平坦化所述初始第一介质层，直至暴露出栅极结构的顶部表面，形成所述第一介质层。
形成所述第一介质层后，去除伪栅极结构，在介质层内形成栅开口；在栅开口内形成栅极结构；形成栅极结构后，在第一介质层表面形成第二介质层，所述第二介质层覆盖第一栅极结构和第二栅极结构。
所述第一栅极结构包括：第一栅介质层和位于第一栅介质层表面的栅极层。所述第一栅极结构的第一栅介质层材料为高k介质材料(介电系数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。所述栅极层的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。所述第一栅极结构还包括：位于第一栅介质层和基底之间的界面层。所述界面层的材料包括氧化硅。
请参考图7，在所述介质层250内形成源插塞262、漏插塞261和悬浮插塞263；所述源插塞262与源掺杂层242电连接，所述漏插塞261与漏掺杂层241电连接，所述悬浮插塞263位于侧墙层和第二栅极结构220上。
本实施例中，所述源插塞262与源掺杂层242表面的金属硅化物层204相接触；所述漏插塞261与漏掺杂层241表面的金属硅化物层204相接触。
形成源插塞262、漏插塞261和悬浮插塞263的方法包括：在所述源插塞开口252、漏插塞开口251和悬浮插塞开口253内和介质层250上形成插塞材料层(未图示)；平坦化所述插塞材料层，直至暴露出介质层250表面，形成所述源插塞262、漏插塞261和悬浮插塞263。
形成所述插塞材料层的工艺为沉积工艺，如化学气相沉积工艺。
所述插塞材料层的材料为金属，如钨。
悬浮插塞263位于第二栅极结构220或侧墙层上方，减少悬浮插塞263与基底200相连接的概率。同时，悬浮插塞263只需位于第二栅极结构220和侧墙层覆盖的基底200上，即可减少过刻蚀的机率，因此形成悬浮插塞263过程中的制程可调控范围较广，可以增大悬浮插塞263与第一栅极结构210之间的距离，减少悬浮插塞263与第一栅极结构210短接的概率。综上，提高了半导体器件的性能。
相应的，本实施例还提供一种采用上述方法形成的半导体器件，参考图7，包括：基底200；位于所述基底200内的第一阱区201和第二阱区202，第二阱区202位于第一阱区201内，所述第一阱区201和第二阱区202的导电类型相反；位于所述基底200上的第一栅极结构210和第二栅极结构220，所述第一栅极结构210覆盖部分第二阱区202表面和部分第一阱区201表面，所述第二栅极结构220位于第一阱区201表面，所述第二栅极结构220与第一栅极结构210之间具有第一开口；位于第一开口内的侧墙层；位于所述基底200上形成介质层250，所述介质层250覆盖第二栅极结构220和第一栅极结构210和侧墙层；位于所述介质层250内的悬浮插塞263；所述悬浮插塞263位于侧墙层和第二栅极结构220上。
所述基底200参照前述实施例的内容，不再详述。
所述第一栅极结构210和第二栅极结构220的结构和位置参考前述实施例的内容，不再详述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体器件的形成方法，其特征在于，包括：
提供基底；
在所述基底内形成第一阱区和第二阱区，第二阱区位于第一阱区内，所述第一阱区和第二阱区的导电类型相反；
在所述基底上形成第一栅极结构和第二栅极结构，所述第一栅极结构位于部分第二阱区表面和部分第一阱区表面，所述第二栅极结构位于第一阱区表面，所述第二栅极结构与所述第一栅极结构之间具有第一开口；
在所述第一开口内形成侧墙层，所述侧墙层覆盖第一开口底部和侧墙；
在所述基底上形成介质层，所述介质层覆盖第一栅极结构、第二栅极结构和侧墙层；
在所述介质层内形成悬浮插塞，所述悬浮插塞位于所述第一开口内的侧墙层和第二栅极结构上。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在第二栅极结构侧壁形成第一侧墙；在第一栅极结构侧壁形成第二侧墙，所述侧墙层由第一侧墙和第二侧墙组成。
3.根据权利要求2所述的半导体器件的形成方法，所述第二栅极结构与第一栅极结构之间的距离小于等于第一侧墙和第二侧墙的厚度和。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述第二栅极结构与第一栅极结构之间的距离的范围为150nm～300nm。
5.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述第一侧墙与第二侧墙厚度相等，所述第一侧墙的厚度为小于等于1500埃。
6.根据权利要求2所述的半导体器件的形成方法，其特征在于，形成所述第一侧墙的过程中，形成所述第二侧墙。
7.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述第一侧墙、第二侧墙和侧墙层的形成方法包括：在所述基底上形成侧墙材料层，所述侧墙材料层覆盖第一栅极结构和第二栅极结构；回刻蚀所述侧墙材料层，在所述第一栅极结构侧壁形成第二侧墙，在所述第二栅极结构侧壁形成第一侧墙，同时在第一开口内形成所述侧墙层。
8.根据权利要求2所述的半导体器件的形成方法，其特征在于，还包括：在所述第一栅极结构、第二栅极结构、第一侧墙和第二侧墙两侧的基底内形成源掺杂层和漏掺杂层，所述源掺杂层位于第二阱区内，所述漏掺杂层位于第一阱区内，所述源掺杂层和漏掺杂层的导电类型与第一阱区导电类型相同。
9.根据权利要求8所述的半导体器件的形成方法，其特征在于，在所述介质层内形成源插塞和漏插塞，所述源插塞与源掺杂层电连接，所述漏插塞与漏掺杂层电连接。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述源插塞、漏插塞和悬浮插塞的形成方法包括：在介质层表面形成第一掩膜层，所述第一掩膜层暴露出部分介质层表面；以所述第一掩膜层为掩膜，刻蚀所述介质层，在介质层内形成源插塞开口、漏插塞开口和悬浮插塞开口，所述源插塞开口暴露出部分源掺杂层，所述漏插塞开口暴露出部分漏掺杂层；在所述源插塞开口、漏插塞开口和悬浮插塞开口内和介质层上形成插塞材料层；平坦化所述插塞材料层，直至暴露出介质层表面，形成所述源插塞、漏插塞和悬浮插塞。
11.根据权利要求8所述的半导体器件的形成方法，其特征在于，还包括：形成介质层前，形成源掺杂层和漏掺杂层后，在靠近第二栅极结构的部分第一栅极结构表面、侧墙层、第二栅极结构和第一栅极结构及漏掺杂层之间的部分基底表面形成保护层，所述保护层与漏掺杂层的距离大于等于零；形成保护层后，在所述保护层暴露出的基底表面、源掺杂层和漏掺杂层形成金属硅化物层。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，所述金属硅化物层的材料包括：NiSi、CoSi或TiSi。
13.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一栅极结构包括：第一栅介质层和位于第一栅介质层上的第一栅极层。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二栅极结构包括：第二栅介质层和位于第二栅介质层上的栅极层。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第一栅极结构的过程中，形成所述第二栅极结构。
16.根据权利要求12所述的半导体器件的形成方法，其特征在于，在所述基底上形成第一栅极结构和第二栅极结构的方法包括：在所述基底上形成初始栅极结构膜，所述初始栅极结构膜覆盖第一阱区和第二阱区表面；在所述初始栅极结构膜表面形成第二掩膜层，所述第二掩膜层覆盖部分初始栅极结构膜，以所述第二掩膜层为掩膜，刻蚀所述初始栅极结构膜，形成第一栅极结构和第二栅极结构，所述第一栅极结构覆盖部分第一阱区和部分第二阱区表面，所述第二栅极结构覆盖位于第一阱区上。
17.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一阱区内具有第一离子，所述第二阱区内具有第二离子，所述第一离子和所述第二离子的导电类型相反；当所述栅极结构用于形成P型器件时，所述第一离子的导电类型为N型，所述第一离子包括磷离子、砷离子或锑离子；所述第二离子的导电类型为P型，所述第二离子包括硼离子、BF2-离子或铟离子；当所述栅极结构用于形成N型器件时，所述第一离子的导电类型为P型，所述第一离子包括硼离子、BF2-离子或铟离子；所述第二离子的导电类型为N型，所述第二离子包括磷离子、砷离子或锑离子。
18.根据权利要求14所述的半导体器件的形成方法，其特征在于，所述第一阱区和第二阱区的形成方法包括：在所述基底上形成第一图形层，所述第一图形层暴露出部分基底表面；以所述第一图形层为掩膜，对所述基底进行第一离子注入，第一注入离子的注入离子为第一离子，在基底内形成第一阱区；去除所述第一图形层，在基底上形成第二图形层，所述第二图形层暴露部分第一阱区表面；以所述第二图形层为掩膜，对所述第二图形层暴露出的部分第一阱区表面进行第二离子注入，所述第二离子注入的注入离子为第二离子，在第一阱区内形成第二阱区。
19.一种采用权利要求1至18任一项所述方法所形成的半导体器件，其特征在于，包括：
基底；
位于所述基底内的第一阱区和第二阱区，第二阱区位于第一阱区内，所述第一阱区和第二阱区的导电类型相反；
位于所述基底上的第一栅极结构和第二栅极结构，所述第一栅极结构覆盖部分第二阱区表面和部分第一阱区表面，所述第二栅极结构位于第一阱区表面，所述第二栅极结构与栅极结构之间具有第一开口；
位于第一开口内的侧墙层；位于所述基底上形成介质层，所述介质层覆盖第二栅极结构和第一栅极结构和侧墙层；
位于所述介质层内的悬浮插塞；所述悬浮插塞位于侧墙层和第二栅极结构上。
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