JPH01268049A - 拡散抵抗素子 - Google Patents
拡散抵抗素子Info
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- JPH01268049A JPH01268049A JP63096291A JP9629188A JPH01268049A JP H01268049 A JPH01268049 A JP H01268049A JP 63096291 A JP63096291 A JP 63096291A JP 9629188 A JP9629188 A JP 9629188A JP H01268049 A JPH01268049 A JP H01268049A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は所要の導電型の半導体領域を用いて構成される
拡散抵抗素子に関し、特に、そのＦＥＴ効果を抑制した
拡散抵抗素子に間する。
拡散抵抗素子に関し、特に、そのＦＥＴ効果を抑制した
拡散抵抗素子に間する。
本発明の拡散抵抗素子は、第１導電型半導体領域中の第
２導電型半導体領域に形成された第１導電型半導体領域
からなる第１の拡散抵抗体に、上記第２導電型半導体領
域を第２の拡散抵抗体として並列接続させ、さらにその
第２の拡散抵抗体を上記第１の拡散抵抗体に対して！＠
バイアスとならないように電気的に分離したことにより
、そのＦＥＴ効果を抑制して安定した抵抗値を得るもの
である。
２導電型半導体領域に形成された第１導電型半導体領域
からなる第１の拡散抵抗体に、上記第２導電型半導体領
域を第２の拡散抵抗体として並列接続させ、さらにその
第２の拡散抵抗体を上記第１の拡散抵抗体に対して！＠
バイアスとならないように電気的に分離したことにより
、そのＦＥＴ効果を抑制して安定した抵抗値を得るもの
である。
〔従来の技術）
種々の信号処理回路を半導体集積回路装置で構成する場
合、その抵抗素子として、半導体基板に不純物を拡散さ
せ、その不純物拡散領域から形成した拡散抵抗素子が用
いられることがある。
合、その抵抗素子として、半導体基板に不純物を拡散さ
せ、その不純物拡散領域から形成した拡散抵抗素子が用
いられることがある。
第５図は、従来の拡散抵抗素子の一例であり、Ｐ型の半
導体基板５１にＮ型のエピタキシャル層５２が形成され
、そのＮ型のエピタキシャル層５２の表面の一部にＰ型
の不純物拡散領域５３が形成されている。上記半導体基
板５１の表面を覆う絶縁膜５４は、上記Ｐ型の不純物拡
散領域５３の両端及び上記Ｎ型のエピタキシャル層５２
の一部で開口され、それら開口部分に電極５５ａ、５５
ｂ及び５５ｃが設けられている。ここで、当該拡散抵抗
体の端子は、電極５５ａ、５５ｂであり、電極５５ｃは
、所要の電圧印加のために設けられている。また、この
ような拡散抵抗体に関する技術としては、特開昭５６−
５０５５３号公報に記載される先行技術が存在する。
導体基板５１にＮ型のエピタキシャル層５２が形成され
、そのＮ型のエピタキシャル層５２の表面の一部にＰ型
の不純物拡散領域５３が形成されている。上記半導体基
板５１の表面を覆う絶縁膜５４は、上記Ｐ型の不純物拡
散領域５３の両端及び上記Ｎ型のエピタキシャル層５２
の一部で開口され、それら開口部分に電極５５ａ、５５
ｂ及び５５ｃが設けられている。ここで、当該拡散抵抗
体の端子は、電極５５ａ、５５ｂであり、電極５５ｃは
、所要の電圧印加のために設けられている。また、この
ような拡散抵抗体に関する技術としては、特開昭５６−
５０５５３号公報に記載される先行技術が存在する。
このような拡散抵抗素子の用途の一例としては、第６図
や第７図に示すように、非反転アンプや反転アンプに用
いるものがある。これらは、−ＩＩ的に知られているよ
うに、その抵抗で利得が決まる。
や第７図に示すように、非反転アンプや反転アンプに用
いるものがある。これらは、−ＩＩ的に知られているよ
うに、その抵抗で利得が決まる。
すなわち、第６図の非反転アンプでは、二つの抵抗Ｒ＋
、Ｒｚで利得が決まり、利得Ａ＝（１＋Ｒ１／Ｒ１）で
ある、また、第７図の反転アンプでは、その利得Ａ−−
（Ｒ２／Ｒ１）である。
、Ｒｚで利得が決まり、利得Ａ＝（１＋Ｒ１／Ｒ１）で
ある、また、第７図の反転アンプでは、その利得Ａ−−
（Ｒ２／Ｒ１）である。
上述の拡散抵抗素子を形成する半導体装置では、ローパ
ワーで動作させるためにそのシート抵抗率ρ、が高めら
れ、集積度を高めるために拡散層の接合を浅くする傾向
にある。
ワーで動作させるためにそのシート抵抗率ρ、が高めら
れ、集積度を高めるために拡散層の接合を浅くする傾向
にある。
ところが、そのような高シート抵抗率化やシャロージャ
ンクシラン化を図った場合に、上記拡散抵抗素子では、
ＦＥＴ効果が顕著になり、その抵抗値の変化が問題とな
ってきている。すなわち、第５図の例によると、拡散抵
抗素子は不純物拡散領域５３を利用しており、その接合
部５６では空乏１５７が生ずる。この空乏層５７は、不
純物濃度が低ければ拡がり、接合部５６が浅ければそれ
だけ不純物拡散領域５３の空乏層５７以外の令■域の割
合が小さ（なる、このため、空乏層５７の拡がりによる
ＦＥＴ効果が顕著になり、その抵抗値がずれ易くなる。
ンクシラン化を図った場合に、上記拡散抵抗素子では、
ＦＥＴ効果が顕著になり、その抵抗値の変化が問題とな
ってきている。すなわち、第５図の例によると、拡散抵
抗素子は不純物拡散領域５３を利用しており、その接合
部５６では空乏１５７が生ずる。この空乏層５７は、不
純物濃度が低ければ拡がり、接合部５６が浅ければそれ
だけ不純物拡散領域５３の空乏層５７以外の令■域の割
合が小さ（なる、このため、空乏層５７の拡がりによる
ＦＥＴ効果が顕著になり、その抵抗値がずれ易くなる。
さらに、上述の拡散抵抗素子を用いて回路を構成した場
合、例えば第６図や第７図に示すアンプでは、そのＦＥ
Ｔ効果によって、利得が変動し、歪みが生ずると言った
問題につながる。
合、例えば第６図や第７図に示すアンプでは、そのＦＥ
Ｔ効果によって、利得が変動し、歪みが生ずると言った
問題につながる。
また、上記公報に開示される技術は、抵抗体の高い電位
側と、抵抗体を内部に有するウェル（ランド；島状領域
）を短絡して、ウェルの電位を制御するものである。し
かし、ＤＣバイアスを供給するための抵抗分割がＡでな
い場合や、抵抗の両端の電位がＡＣ信号によって振られ
る場合には、やはりＦＥＴ効果から、安定した抵抗値が
得られないという問題が生じていた。
側と、抵抗体を内部に有するウェル（ランド；島状領域
）を短絡して、ウェルの電位を制御するものである。し
かし、ＤＣバイアスを供給するための抵抗分割がＡでな
い場合や、抵抗の両端の電位がＡＣ信号によって振られ
る場合には、やはりＦＥＴ効果から、安定した抵抗値が
得られないという問題が生じていた。
そこで、本発明は上述の技術的な課題に鑑み、そのＦＥ
Ｔ効果を抑制して安定した抵抗値を得るような拡散抵抗
素子の堤供を目的とする。
Ｔ効果を抑制して安定した抵抗値を得るような拡散抵抗
素子の堤供を目的とする。
（課題を解決するための手段〕
上述の技術的な課題を解決するために、本発明の拡散抵
抗素子は、第１導電型半導体領域中の第２導電型半導体
領域に形成された第１導電型半導体領域からなる第１の
拡散抵抗体と、上記第２導電型半導体領域からなる第２
の拡散抵抗体を並列接続し、且つその第２の拡散抵抗体
を上記第１の拡散抵抗体に対して順バイアスとならない
ように電気的に分離したことを特徴としている。
抗素子は、第１導電型半導体領域中の第２導電型半導体
領域に形成された第１導電型半導体領域からなる第１の
拡散抵抗体と、上記第２導電型半導体領域からなる第２
の拡散抵抗体を並列接続し、且つその第２の拡散抵抗体
を上記第１の拡散抵抗体に対して順バイアスとならない
ように電気的に分離したことを特徴としている。
ここで、順バイアスとならないように電気的に分離する
手段としては、本発明では、例えばバッファ（エミッタ
ホロワ、ソースホロワ）やレベルシフト回路等を用いる
ことができる。
手段としては、本発明では、例えばバッファ（エミッタ
ホロワ、ソースホロワ）やレベルシフト回路等を用いる
ことができる。
ＦＥＴ効果は、ＰＮ接合部に形成される空乏層が接合の
両端に加わる逆バイアス電圧に依存して変化することに
より生ずる。そこで、本発明の拡散抵抗素子では、上記
第２導電型半導体領域からなる第２の拡散抵抗体を、そ
の内部の第１導電型半導体領域である第１の拡散抵抗体
と並列接続させる。この並列接続によって、２つの拡散
抵抗体の間のＰＮ接合に亘って同相のバイアス状態とさ
れ、ＦＥＴ効果は抑制される。上記第２の拡散抵抗体に
注目してみると、第２の拡散抵抗体は基板としての第１
導電型半導体領域との間で、ＦＥＴ効果を受ける傾向に
ある。そこで、第２の拡散抵抗体自体を順バイアスとな
らないように電気的に分離する手段により分離する。こ
の分離によって、並列接続された抵抗体のＦＥＴ効果は
本質的に除去されることになる。
両端に加わる逆バイアス電圧に依存して変化することに
より生ずる。そこで、本発明の拡散抵抗素子では、上記
第２導電型半導体領域からなる第２の拡散抵抗体を、そ
の内部の第１導電型半導体領域である第１の拡散抵抗体
と並列接続させる。この並列接続によって、２つの拡散
抵抗体の間のＰＮ接合に亘って同相のバイアス状態とさ
れ、ＦＥＴ効果は抑制される。上記第２の拡散抵抗体に
注目してみると、第２の拡散抵抗体は基板としての第１
導電型半導体領域との間で、ＦＥＴ効果を受ける傾向に
ある。そこで、第２の拡散抵抗体自体を順バイアスとな
らないように電気的に分離する手段により分離する。こ
の分離によって、並列接続された抵抗体のＦＥＴ効果は
本質的に除去されることになる。
そして、順バイアスとならないように電気的に分離する
手段をバッファやレベルシフト回路とする時では、第１
及び第２の拡散抵抗体の間の電位を同相に維持すること
も同時に行われることになる。
手段をバッファやレベルシフト回路とする時では、第１
及び第２の拡散抵抗体の間の電位を同相に維持すること
も同時に行われることになる。
本発明の好適な実施例を図面を参照しながら説明する。
第１の実施例
本実施例の拡散抵抗素子は、並列接続された２つの拡散
抵抗体とバッファを用いて、ＦＥＴ効果を十分に除去し
ようとするものである。
抵抗体とバッファを用いて、ＦＥＴ効果を十分に除去し
ようとするものである。
まず、その回路構成を第１図に示す。第１図に示すよう
に、本実施例の拡散抵抗素子は、第１導電型半導体領域
（Ｐ型のシリコン基板）中の第２導電型半導体領域（Ｎ
型のつ、Ｙ、ルｗＩ域）に形成された第１導電型半導体
ｉｌ域からなる第１の拡散抵抗体１に、上記第２導電型
半導体領域（Ｎ型のウェル領域）からなる第２の拡散抵
抗体２が並列接続されており、バッファ３．４がそれぞ
れ第１の拡散抵抗体Ｉと第２の拡散抵抗体２の各端子の
間に設けられている。すなわち、」−記第１の拡散抵抗
体ｌの一方の端子５には、バッファ３の入力側が接続さ
れ、そのバッファ３の出力側に上記第２の拡散抵抗体２
の一方の端子が接続されている。
に、本実施例の拡散抵抗素子は、第１導電型半導体領域
（Ｐ型のシリコン基板）中の第２導電型半導体領域（Ｎ
型のつ、Ｙ、ルｗＩ域）に形成された第１導電型半導体
ｉｌ域からなる第１の拡散抵抗体１に、上記第２導電型
半導体領域（Ｎ型のウェル領域）からなる第２の拡散抵
抗体２が並列接続されており、バッファ３．４がそれぞ
れ第１の拡散抵抗体Ｉと第２の拡散抵抗体２の各端子の
間に設けられている。すなわち、」−記第１の拡散抵抗
体ｌの一方の端子５には、バッファ３の入力側が接続さ
れ、そのバッファ３の出力側に上記第２の拡散抵抗体２
の一方の端子が接続されている。
」二記第１の拡散抵抗体１の他方の端子６には、バッフ
ァ４の入力側が接続され、そのバッファ４の出力側に上
記第２の拡散抵抗体２の他方の端子が接続されている。
ァ４の入力側が接続され、そのバッファ４の出力側に上
記第２の拡散抵抗体２の他方の端子が接続されている。
なお、上記第２の拡散抵抗体２は、等偏向にＰ型のシリ
コン基板によってバイアスされた形となり、その間のＰ
Ｎ接合では寄生容Ｉ Ｃｃ ｓも形成される。
コン基板によってバイアスされた形となり、その間のＰ
Ｎ接合では寄生容Ｉ Ｃｃ ｓも形成される。
このような回路構成からなる本実施例の拡散抵抗素子は
、第１の拡散抵抗体１が第２の拡散抵抗体２と並列に接
続され、この並列接続の関係から、２つの拡散抵抗体の
間のＰＮ接合に亘って同相のバイアス状態とされ、その
ＦＥＴ効果は抑制される。そして、その並列接続はバッ
ファ３，４を介して行われており、従って、第２の拡散
抵抗体２を第１の拡散抵抗体１と同電位に維持して、２
つの拡散抵抗体１．２の間を零バイアスに保つと共に、
第２の拡散抵抗体２の基板との間のＰＮ接合によるＦＥ
Ｔ効果を遮断している。
、第１の拡散抵抗体１が第２の拡散抵抗体２と並列に接
続され、この並列接続の関係から、２つの拡散抵抗体の
間のＰＮ接合に亘って同相のバイアス状態とされ、その
ＦＥＴ効果は抑制される。そして、その並列接続はバッ
ファ３，４を介して行われており、従って、第２の拡散
抵抗体２を第１の拡散抵抗体１と同電位に維持して、２
つの拡散抵抗体１．２の間を零バイアスに保つと共に、
第２の拡散抵抗体２の基板との間のＰＮ接合によるＦＥ
Ｔ効果を遮断している。
第２図は、本実施例の拡散抵抗素子の要部断面図であっ
て、Ｐ型のシリコン基板１３に形成されたＮ−型のウェ
ル領域１２と、そのＮ−型のウェル領域１２に形成され
たＰ型の不純物拡散領域１１とを有している。表面を被
覆する絶縁膜１４には開口部が形成されており、その開
口部には各拡散抵抗体の端子の電極となるように、電極
２１゜２２．２３．２４が設けられている。そして、こ
れら電極２１と電極２２の間及び電極２３と電極２４の
間には、バッファ１５．１６が接続されている。
て、Ｐ型のシリコン基板１３に形成されたＮ−型のウェ
ル領域１２と、そのＮ−型のウェル領域１２に形成され
たＰ型の不純物拡散領域１１とを有している。表面を被
覆する絶縁膜１４には開口部が形成されており、その開
口部には各拡散抵抗体の端子の電極となるように、電極
２１゜２２．２３．２４が設けられている。そして、こ
れら電極２１と電極２２の間及び電極２３と電極２４の
間には、バッファ１５．１６が接続されている。
さらに詳しく説明すると、上記Ｐ型のシリコン基板１１
は接地されており、このシリコン基板１１の他の領域に
は、例えばトランジスタ等の能動素子やキャパシタ等の
受動素子が形成される。Ｎ型のウェル領域１２は、他の
素子と分離されて形成されており、そのウェル領域１２
中に上記Ｐ型の不純物拡散領域１１が形成されている。
は接地されており、このシリコン基板１１の他の領域に
は、例えばトランジスタ等の能動素子やキャパシタ等の
受動素子が形成される。Ｎ型のウェル領域１２は、他の
素子と分離されて形成されており、そのウェル領域１２
中に上記Ｐ型の不純物拡散領域１１が形成されている。
ウェル領域１２の基板表面部分には、オーミックコンタ
クトをとるためのＮ゛型の高濃度不純物拡散領域２５．
２５が設けられており、これらＮ゛型の高濃度不純物拡
散領域２５．２５を介して、ウェル領域１２は上記電極
２１．２４と接続している。
クトをとるためのＮ゛型の高濃度不純物拡散領域２５．
２５が設けられており、これらＮ゛型の高濃度不純物拡
散領域２５．２５を介して、ウェル領域１２は上記電極
２１．２４と接続している。
第１の拡散抵抗体としてのＰ型の不純物拡散領域１１は
、Ｎ−型のウェル領域１２に基板内で囲まれて形成され
ている。そして、絶縁膜１４で被覆された基板の主面に
臨んでいる。このＰ型の不純物拡散領域１１は、両端に
上記高濃度不純物拡散領域２５．２５と並行するように
端子が設けられ、その端子としての電極２２．２３が上
記絶縁膜１４に形成された閉口部を介して当ＩＰ型の不
純物拡散領域１１と接続している。
、Ｎ−型のウェル領域１２に基板内で囲まれて形成され
ている。そして、絶縁膜１４で被覆された基板の主面に
臨んでいる。このＰ型の不純物拡散領域１１は、両端に
上記高濃度不純物拡散領域２５．２５と並行するように
端子が設けられ、その端子としての電極２２．２３が上
記絶縁膜１４に形成された閉口部を介して当ＩＰ型の不
純物拡散領域１１と接続している。
上記バッファ１５は、高インピーダンス端子である入力
側が上記電極２２に接続する。そのバッファ１５の出力
側は上記電極２１に接続する。同様に、上記バッファ１
６は、高インピーダンス端子である入力側が上記電極２
３に接続する。そのバッファ１６の出力側は上記電極２
４に接続する。
側が上記電極２２に接続する。そのバッファ１５の出力
側は上記電極２１に接続する。同様に、上記バッファ１
６は、高インピーダンス端子である入力側が上記電極２
３に接続する。そのバッファ１６の出力側は上記電極２
４に接続する。
そして、バッファ１５の入力側が接続した上記電極２２
は、当該拡散抵抗素子の一方の端子１７とされ、バッフ
ァ１６の入力側が接続した上起電掻２３は、当該拡散抵
抗素子の他方の端子１８とされる。
は、当該拡散抵抗素子の一方の端子１７とされ、バッフ
ァ１６の入力側が接続した上起電掻２３は、当該拡散抵
抗素子の他方の端子１８とされる。
第２図に示す拡散抵抗素子では、第２の拡散抵抗体を構
成するＰ型の不純物拡散領域１１と、第１の拡散抵抗体
を構成するＮ−型のウェル領域１２とが各バッファ１５
．１６を介して同電位に維持され、２つの拡散抵抗体の
間を零バイアスに保っている。これは、Ｐ型の不純物拡
散領域１１とＮ−型のウェル領域１２の間のＰＮ接合２
０が順バイアスとされる場合には、ＰＮダイオードのＯ
Ｎ電流が流れることになるが、零バイアスや逆バイアス
とすることで、ＰＮ接合２０で０Ｎｔｆ流が流れること
が防止されることになる。従って、有効に低歪みの抵抗
体として機能し得る。
成するＰ型の不純物拡散領域１１と、第１の拡散抵抗体
を構成するＮ−型のウェル領域１２とが各バッファ１５
．１６を介して同電位に維持され、２つの拡散抵抗体の
間を零バイアスに保っている。これは、Ｐ型の不純物拡
散領域１１とＮ−型のウェル領域１２の間のＰＮ接合２
０が順バイアスとされる場合には、ＰＮダイオードのＯ
Ｎ電流が流れることになるが、零バイアスや逆バイアス
とすることで、ＰＮ接合２０で０Ｎｔｆ流が流れること
が防止されることになる。従って、有効に低歪みの抵抗
体として機能し得る。
また、さらに、この拡散抵抗素子では、そのバッファ１
５．１６のインピーダンス特性から、第２の拡散抵抗体
の基板との間のＰＮ接合１９によるＦＥＴ効果を遮断す
ることができる。従って、著しく歪みの除去された状態
で、抵抗が動作することになる。
５．１６のインピーダンス特性から、第２の拡散抵抗体
の基板との間のＰＮ接合１９によるＦＥＴ効果を遮断す
ることができる。従って、著しく歪みの除去された状態
で、抵抗が動作することになる。
なお、上述の実施例では、順バイアスとならないように
電気的に分離する手段をバッファ１５゜１６としたが、
レベルシフト回路によって、ＰＮ接合２０が逆バイアス
を維持するようにしても良い、また、導電型のＰ、 Ｎ
はそれぞれ反対の構成としても良い。
電気的に分離する手段をバッファ１５゜１６としたが、
レベルシフト回路によって、ＰＮ接合２０が逆バイアス
を維持するようにしても良い、また、導電型のＰ、 Ｎ
はそれぞれ反対の構成としても良い。
第２の実施例
本実施例は、上述の構成を有する拡散抵抗素子を、それ
ぞれ非反転アンプと反転アンプに用いた例である。
ぞれ非反転アンプと反転アンプに用いた例である。
まず、第３図は、非反転アンプの例である。演算増幅器
３１の一端子には、抵抗３２．３３が接続されており、
抵抗３２の他端は出力端子と接続され、抵抗３３の他端
は接地されている。これら各抵抗３２．３３には、それ
ぞれ入力側（高インピーダンス側）を該抵抗３２．３３
に接続するようなバッファ３４，３６．３７．３９が設
けられている。そして、バッファ３４．３６の出力側の
間には抵抗３５が設けられ、バッファ３７．３９の出力
側の間には抵抗３８が設けられている。なお、演算増幅
器３１の子端子には、入力信号が供給される。
３１の一端子には、抵抗３２．３３が接続されており、
抵抗３２の他端は出力端子と接続され、抵抗３３の他端
は接地されている。これら各抵抗３２．３３には、それ
ぞれ入力側（高インピーダンス側）を該抵抗３２．３３
に接続するようなバッファ３４，３６．３７．３９が設
けられている。そして、バッファ３４．３６の出力側の
間には抵抗３５が設けられ、バッファ３７．３９の出力
側の間には抵抗３８が設けられている。なお、演算増幅
器３１の子端子には、入力信号が供給される。
この回路において、抵抗３２．３３が第１の拡散抵抗体
であり、抵抗３５．３８が第２の拡散抵抗体である。こ
のため、そのＦＥＴ効果が著しく抑制されることになり
、従って、歪みの極めて小さな利得が得られることにな
る。
であり、抵抗３５．３８が第２の拡散抵抗体である。こ
のため、そのＦＥＴ効果が著しく抑制されることになり
、従って、歪みの極めて小さな利得が得られることにな
る。
次に、第４図は、反転アンプの例である。演算増幅器４
１の子端子には、抵抗４２．４３が接続されており、抵
抗４２の他端は出力端子と接続され、抵抗４３の他端は
入力信号が供給されている。
１の子端子には、抵抗４２．４３が接続されており、抵
抗４２の他端は出力端子と接続され、抵抗４３の他端は
入力信号が供給されている。
これら各抵抗４２．４３には、それぞれ入力端（高イン
ピーダンス側）を該抵抗４２．４３に接続するようなバ
ッファ４４，４６，４７．４９が設けられている。そし
て、バッファ４４．４６の出力側の間には抵抗４５が設
けられ、バッファ４７．４９の出力側の間には抵抗４８
が設けられている。なお、演算増幅器３１の一端子は、
接地されている。
ピーダンス側）を該抵抗４２．４３に接続するようなバ
ッファ４４，４６，４７．４９が設けられている。そし
て、バッファ４４．４６の出力側の間には抵抗４５が設
けられ、バッファ４７．４９の出力側の間には抵抗４８
が設けられている。なお、演算増幅器３１の一端子は、
接地されている。
この回路においても同様に、抵抗４２．４３が第１の拡
散抵抗体であり、抵抗４５．４８が第２の拡散抵抗体で
ある。このため、そのＦＥＴ効果が著しく抑制されるこ
とになり、従って、歪みの極めて小さな利得が得られる
ことになる。
散抵抗体であり、抵抗４５．４８が第２の拡散抵抗体で
ある。このため、そのＦＥＴ効果が著しく抑制されるこ
とになり、従って、歪みの極めて小さな利得が得られる
ことになる。
なお、上述の実施例で各バッファは、レベルシフト回路
としても良い。レベルシフト回路にした場合では、第１
及び第２の拡散抵抗体の間のＰＮ接合が逆バイアスに維
持されるものとする。
としても良い。レベルシフト回路にした場合では、第１
及び第２の拡散抵抗体の間のＰＮ接合が逆バイアスに維
持されるものとする。
本発明の拡散抵抗素子は、上述のように、第１の拡散抵
抗体と第２の拡散抵抗体の間のＰＮ接合が、その接合全
体に亘って零バイアス若しくは逆バイアスに維持される
。このため、そのＰＮ接合によるＦＥＴ効果は、十分に
抑制される。さらに、第２の拡散抵抗体は、バッファや
レベルシフト回路等のと記順バイアスとならないように
電気的に分離する手段によって分離されるため、基板と
の間のＦＥＴ効果も遮断されることになり、低い歪みの
回路を得ることができる。
抗体と第２の拡散抵抗体の間のＰＮ接合が、その接合全
体に亘って零バイアス若しくは逆バイアスに維持される
。このため、そのＰＮ接合によるＦＥＴ効果は、十分に
抑制される。さらに、第２の拡散抵抗体は、バッファや
レベルシフト回路等のと記順バイアスとならないように
電気的に分離する手段によって分離されるため、基板と
の間のＦＥＴ効果も遮断されることになり、低い歪みの
回路を得ることができる。
第１図は本発明の拡散抵抗素子の一例の回路図、第２図
は本発明の拡散抵抗素子の一例の７部断面図、第３図は
本発明の拡散抵抗素子の一例を用いた非反転アンプの回
路図、第４図は本発明の拡散抵抗素子の一例を用いた反
転アンプの回路図である。 また、第５図は従来の拡散抵抗素子の一例の要部断面図
、第６図は一般的な非反転アンプの回路図、第７図は一
般的な反転アンプの回路図である。 １・・・第１の拡散抵抗体 ２・・・第２の拡散抵抗体 ３．４・・・バッファ １１・・・Ｐ型の不純物拡散領域 １２・・・Ｎ−型のウェル領域 １３・・・Ｐ型のシリコン基板 １５．１６・・・バッファ 特許出願人 ソニー株式会社 代理人弁理士 小池 晃（他２名） 第１図 第２図 第３図 ム２ ！４図
は本発明の拡散抵抗素子の一例の７部断面図、第３図は
本発明の拡散抵抗素子の一例を用いた非反転アンプの回
路図、第４図は本発明の拡散抵抗素子の一例を用いた反
転アンプの回路図である。 また、第５図は従来の拡散抵抗素子の一例の要部断面図
、第６図は一般的な非反転アンプの回路図、第７図は一
般的な反転アンプの回路図である。 １・・・第１の拡散抵抗体 ２・・・第２の拡散抵抗体 ３．４・・・バッファ １１・・・Ｐ型の不純物拡散領域 １２・・・Ｎ−型のウェル領域 １３・・・Ｐ型のシリコン基板 １５．１６・・・バッファ 特許出願人 ソニー株式会社 代理人弁理士 小池 晃（他２名） 第１図 第２図 第３図 ム２ ！４図
Claims (1)
- 第１導電型半導体領域中の第２導電型半導体領域に形
成された第１導電型半導体領域からなる第１の拡散抵抗
体と、上記第２導電型半導体領域からなる第２の拡散抵
抗体を並列接続し、且つその第２の拡散抵抗体を上記第
１の拡散抵抗体に対して順バイアスとならないように電
気的に分離したことを特徴とする拡散抵抗素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63096291A JPH01268049A (ja) | 1988-04-19 | 1988-04-19 | 拡散抵抗素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63096291A JPH01268049A (ja) | 1988-04-19 | 1988-04-19 | 拡散抵抗素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01268049A true JPH01268049A (ja) | 1989-10-25 |
Family
ID=14160967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63096291A Pending JPH01268049A (ja) | 1988-04-19 | 1988-04-19 | 拡散抵抗素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01268049A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0881684A1 (en) * | 1997-05-29 | 1998-12-02 | EM Microelectronic-Marin SA | Integrated circuit resistor structure |
| US6667538B2 (en) * | 2000-05-24 | 2003-12-23 | Sony Corporation | Semiconductor device having semiconductor resistance element and fabrication method thereof |
| KR100482359B1 (ko) * | 1997-07-11 | 2006-05-11 | 삼성전자주식회사 | 반도체소자및그제조방법 |
| JP2012109535A (ja) * | 2010-10-20 | 2012-06-07 | Asahi Kasei Electronics Co Ltd | 抵抗素子及び反転バッファ回路 |
| JP2022093739A (ja) * | 2018-03-29 | 2022-06-23 | ラピスセミコンダクタ株式会社 | 電圧増幅回路装置及び電圧印加回路 |
-
1988
- 1988-04-19 JP JP63096291A patent/JPH01268049A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0881684A1 (en) * | 1997-05-29 | 1998-12-02 | EM Microelectronic-Marin SA | Integrated circuit resistor structure |
| KR100482359B1 (ko) * | 1997-07-11 | 2006-05-11 | 삼성전자주식회사 | 반도체소자및그제조방법 |
| US6667538B2 (en) * | 2000-05-24 | 2003-12-23 | Sony Corporation | Semiconductor device having semiconductor resistance element and fabrication method thereof |
| US6902992B2 (en) | 2000-05-24 | 2005-06-07 | Sony Corporation | Method of fabricating semiconductor device having semiconductor resistance element |
| JP2012109535A (ja) * | 2010-10-20 | 2012-06-07 | Asahi Kasei Electronics Co Ltd | 抵抗素子及び反転バッファ回路 |
| US8723294B2 (en) | 2010-10-20 | 2014-05-13 | Asahi Kasei Microdevices Corporation | Resistance element and inverting buffer circuit |
| JP2022093739A (ja) * | 2018-03-29 | 2022-06-23 | ラピスセミコンダクタ株式会社 | 電圧増幅回路装置及び電圧印加回路 |
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